CN102299073A - Vdmos器件及其制作方法 - Google Patents

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Abstract

本发明提供VDMOS器件的制作方法，包括：提供半导体衬底，所述半导体衬底上形成有第一N型外延层；在所述第一N型外延层上方形成具有开口的硬掩膜层；沿所述开口刻蚀第一N型外延层至露出半导体衬底，形成P型阻挡图形；在所述P型阻挡图形内形成P型阻挡层，与所述第一N型外延层厚度相同；去除所述硬掩膜层；在所述第一N型外延层和P型阻挡层上形成第二N型外延层；在所述第二N型外延层上方形成栅极，在栅极两侧的第二N型外延层内形成源极，在与栅极和源极对应的半导体衬底背面形成漏极。所述方法不需要进行多次离子注入和高温退火，一次形成均匀度较好的P型阻挡层，所述方法工艺简单，容易控制，并降低了器件的制作成本。

Description

VDMOS器件及其制作方法
技术领域
本发明涉及功率器件，特别涉及利用选择性外延工艺制作VDMOS器件的方法及VDMOS器件的结构。
背景技术
垂直双扩散金属氧化物半导体场效应管(VDMOS)作为功率器件的一种，由于其具有高输入阻抗和低导通压降的优点而被广泛应用。现有技术VDMOS器件的制作方法如申请号为200810057881.5的中国专利申请中公开的，具体参考图1至图4所示。如图1所示，首先，提供N型半导体衬底100，在所述N型半导体衬底100上形成N型外延层101；然后，在所述N型外延层101上方依次形成栅氧化层111和位于所述栅氧化层111上方的多晶硅栅层108；接着，请参考图2，对所述N型外延层101进行P阱注入，形成P阱107，所述P阱107位于多晶栅层108的两侧；接着，对所述P阱107下方的N型外延层101进行离子注入，形成P型阻挡层104；然后，参考图3，进行重掺杂离子注入，在所述P阱107内形成N型重掺杂区106；最后，参考图4，进行金属化工艺，在多晶硅栅层108上方形成栅极金属层109，在N型重掺杂区106上方形成源极金属层110，在半导体衬底100的背面形成漏极金属层112，所述背面是指半导体衬底100上器件生长面的相对面。所述栅极金属层109与多晶硅栅层108共同构成栅极G，所述源极金属层110和N型重掺杂区106共同构成了源极S，所述漏极金属层112与半导体衬底100构成了漏极D。
现有技术形成的P型阻挡层的掺杂杂质的均匀性不好，增大了VDMOS器件的导通压降与沟道电阻。
为了解决上述问题，现有技术在所述N型外延层101进行多次离子注入以及高温退火步骤，在N型外延层101两侧形成P型阻挡层。但是多次离子注入和高温退火步骤，工艺复杂，离子注入的均匀性不好控制，并且制造成本高。
因此，需要一种VDMOS器件的制作方法，能够形成均匀性较好的P型阻挡层，同时工艺简单，容易控制，制造成本低。
发明内容
本发明解决的问题是提供了一种VDMOS器件的制作方法，能够形成均匀性较好的P型阻挡层，同时工艺简单，容易控制，制造成本低。
为解决上述问题，本发明提供了一种VDMOS器件的制作方法，包括：
提供半导体衬底，所述半导体衬底上形成有第一N型外延层；
在所述第一N型外延层上方形成具有开口的硬掩膜层；
沿所述开口刻蚀第一N型外延层至露出半导体衬底，形成P型阻挡图形；
在所述P型阻挡图形内形成P型阻挡层，与所述第一N型外延层厚度相同；
去除所述硬掩膜层；
在所述第一N型外延层和P型阻挡层上形成第二N型外延层；
在所述第二N型外延层上方形成栅极，在栅极两侧的第二N型外延层内形成源极，在与栅极和源极对应的半导体衬底背面形成漏极。
可选的，所述第一N型外延层的材料为外延单晶硅，厚度范围为5～20微米，电阻率范围为30～60欧姆·厘米。
可选的，所述P型阻挡层的材料为外延单晶硅，电阻率为10～20欧姆·厘米。
可选的，所述第二N型外延层的材料为外延单晶硅，厚度范围为3～5微米，电阻率为30～60欧姆·厘米。
可选的，所述P型阻挡层的形成方法为选择性外延法。
可选的，所述硬掩膜层的材质选自氧化硅、氮化硅、低温氧化物。
可选的，所述第二N型外延层和第一N型外延层的掺杂浓度和掺杂类型相同。
相应的，本发明还提供一种VDMOS器件，包括：半导体衬底，位于半导体衬底中的第一N型外延层，还包括：位于第一N型外延层两侧的与第一N型外延层厚度相同的P型阻挡层；位于所述第一N型外延层和P型阻挡层上方的第二N型外延层，位于所述第二N型外延层上的栅极，位于栅极两侧的第二N型外延层内的源极，位于栅极和源极对应的半导体衬底背面的漏极。
可选的，所述第一N型外延层的材料为外延单晶硅，厚度范围为5～20微米，电阻率范围为30～60欧姆·厘米。
可选的，所述P型阻挡层的材料为外延单晶硅，电阻率为10～20欧姆·厘米。
可选的，所述第二N型外延层的材料为外延单晶硅，厚度范围为3～5微米，电阻率为30～60欧姆·厘米。
与现有技术相比，本发明具有以下优点：
通过刻蚀N型外延层，并在N型外延层两侧形成与其相邻的P型阻挡层，所述方法无需进行高能离子注入，并且不需要进行多次离子注入和高温退火，一次形成均匀度较好的P型阻挡层，所述方法工艺简单，容易控制，并且降低了VDMOS器件的制作成本。
附图说明
图1至图4是现有技术VDMOS器件的制作方法剖面结构示意图；
图5是本发明的VDMOS器件制作方法流程示意图；
图6至图12是本发明的VDMOS器件制作方法剖面结构示意图。
具体实施方式
为了减小VDMOS器件的导通压降并且改善沟道电阻，现有技术提高第一N型外延层的掺杂浓度，在第一N型外延层两侧形成与第一N型外延层厚度相同的P型阻挡层。现有技术分为多个外延步骤形成第一N型外延层，其中，每个外延步骤形成一个子外延层，其厚度为第一N型外延层厚度的一部分。在形成一子外延层后，以一定的倾斜角度(例如是45度)对该子外延层进行P型离子注入，在所述子外延层两侧形成子阻挡层，直至多个子外延层构成所述第一N型外延层，所述子外延层两侧的子阻挡层构成P型阻挡层。通常为了保证注入的离子激活，现有技术在进行P型离子注入后还需要进行高温退火步骤。
由于现有技术需要多次离子注入以及高温退火步骤，使VDMOS器件制作方法工艺较复杂，不易控制，并且VDMOS器件的制造成本较高。发明人经过研究发现，对第一N型外延层进行刻蚀后，在其两侧直接形成与其厚度一致的P型阻挡层，然后在所述第一N型外延层和P型阻挡层上方形成第二N型外延层，在所述第二N型外延层形成VDMOS器件。所述方法简单，容易控制，形成的VDMOS器件的参数稳定，降低了生产成本。请参考图5，图5是本发明VDMOS器件制作方法流程示意图。所述方法包括：
步骤S1，提供半导体衬底，所述半导体衬底上形成有第一N型外延层；
步骤S2，在所述第一N型外延层上方形成具有开口的硬掩膜层；
步骤S3，沿所述开口刻蚀第一N型外延层至露出半导体衬底，形成P型阻挡图形；
步骤S4，在所述P型阻挡图形内形成P型阻挡层，与所述第一N型外延层厚度相同；
步骤S5，去除所述硬掩膜层；
步骤S6，在所述第一N型外延层和P型阻挡层上形成第二N型外延层；
步骤S7，在所述第二N型外延层上方形成栅极，在栅极两侧的第二N型外延层内形成源极，在与栅极和源极对应的半导体衬底背面形成漏极。
下面将结合具体实施例对本发明的技术方案进行详细说明。请参考图6至图12，图6至图12是本发明的VDMOS器件制作方法剖面结构示意图。
首先，请参考图6，提供半导体衬底200。作为一个实施例，所述半导体衬底200的导电类型为N型。在所述半导体衬底200上方形成第一N型外延层201。所述第一N型外延层201的材料为外延单晶硅，其电阻率范围为30～60欧姆·厘米，厚度范围为5～20微米，掺杂杂质为AS，掺杂杂质浓度范围为1E13～1E15cm-2。
继续参考图6，在所述第一N型外延层201上方沉积硬掩膜层202，所述硬掩膜层202的材质选自氧化硅或氮化硅。作为本发明的一个实例，所述硬掩膜层202的材质选自氧化硅，其厚度范围为300～500埃，形成方法可以是热氧化方法和低温氧化的方法。作为本发明的另一实施例，所述硬掩膜层202的材质可以为氮化硅，其厚度范围为500～3500埃，形成方法可以是低压气相沉积方法；当所述硬掩膜层202为氮化硅时，则硬掩膜层202和第一N型外延层201之间还包括厚度为20～100埃的缓冲氧化层，用于缓冲硬掩膜层202与第一N型外延层202之间的应力。
接着，参考图7，在所述硬掩膜层202上方形成光阻图案203，所述光阻图案203覆盖部分硬掩膜层202，以所述光阻图案203为掩膜，进行干法刻蚀工艺，去除未被所述光阻图案203保护的硬掩膜层202，在所述硬掩膜层202内形成开口d。需要说明的是，作为示意，在图7中仅示出了两个开口d之间的硬掩膜层202。
作为优选的实施例，参考图8，在所述硬掩膜层202内形成开口d后，保留所述光阻图案203，利用刻蚀所述硬掩膜层202的同一刻蚀机台，沿所述开口d进行刻蚀直至露出半导体衬底200，形成P型阻挡图形215，这样可以减小将产品暴露于空气的时间，减少产品的颗粒污染。然后，参考图9，进行湿法刻蚀工艺，去除光阻图案203。然后，在所述P型阻挡图形215内形成P型阻挡层204，与所述第一N型外延层201厚度相同。所述P型阻挡层204的制作方法为选择性外延工艺。所述P型阻挡层204的材料为外延单晶硅，电阻率为10～20欧姆·厘米。
作为又一实施例，可以在所述硬掩膜层内形成开口后，进行湿法刻蚀工艺，去除所述光阻图案。之后，沿所述开口进行干法刻蚀，直至露出半导体衬底，形成P型阻挡图形。然后，在所述P型阻挡图形内形成P型阻挡层。所述P型阻挡层的材料为外延单晶硅，电阻率为10～20欧姆·厘米。
接着，参考图10，进行刻蚀工艺，去除硬掩膜层202，露出剩余的第一N型外延层201；在所述剩余的第一N型外延层201和所述P型阻挡层204上方形成第二N型外延层205。所述第二N型外延层205的材质为外延单晶硅，其厚度范围为3～5微米，电阻率范围为10～20欧姆·厘米。所述第二N型外延层205与第一N型外延层201利用同一外延沉积参数形成，这样保证第二N型外延层205的电阻率和掺杂浓度、掺杂类型与第一N型外延层201完全相同。
如图10所示，经过上述步骤，在第一N型外延层201两侧形成了与其具有相反导电类型的P型阻挡层204，所述P型阻挡层204的厚度与第一N型外延层201相同。所述P型外延层204的电阻率需要根据现有技术的P型阻挡层的掺杂浓度和电阻率进行具体的设置。由于仅采用一个工艺步骤形成P型阻挡层，与现有技术采用多次外延工艺、多次离子注入以及高温退火工艺相比，大大减少了工艺步骤，降低了工艺复杂程度，降低了VDMOS器件的制造成本。
然后，请参考图11，在所述第二N型外延层205上沉积氧化层，对所述氧化层进行刻蚀，形成栅介质层211。所述栅介质层211的宽度大于其下方的第二N型外延层205的宽度。所述栅介质层211的厚度范围为30～1000埃。在所述栅介质层211上沉积多晶硅，对其进行刻蚀，形成多晶硅栅层208，所述多晶硅栅层208的厚度范围为1000～4000埃。
然后，继续参考图11，在所述栅介质层211和多晶硅栅208两侧的第二N型外延层205内进行P阱注入，形成P阱207。所述P阱207与P型阻挡层204、第一N型外延层205接触，并且所述P阱207的宽度大于其下方的P型阻挡层204的宽度。作为一个实施例，所述P阱注入的元素为B、BF2，能量范围为40～80KEV，剂量范围为1E12～1E13cm-2。然后，在所述P阱207内进行N型重掺杂离子注入，形成N型重掺杂区206。所述N型重掺杂离子注入的元素为P、As，能量范围为50～130KEV，剂量范围为1E15～2E16cm-2。
接着，参考图12，对所述器件进行金属化工艺，在所述N型重掺杂区206上方形成源极金属层210，在多晶硅栅层208上方形成栅极金属层209；对所述半导体衬底200进行背面减薄以及背面金属工艺，在多晶硅栅层208和N型重掺杂区206对应的半导体衬底200背面形成漏极金属层212。其中本发明所述背面是指半导体衬底200上器件生长面的相对面。所述多晶硅栅层208与栅极金属层209构成了VDMOS器件的栅极G，所述N型重掺杂区206与源极金属层210共同构成了VDMOS器件的源极S，所述半导体衬底200与漏极金属层212共同构成了VDMOS的漏极。
相应的，本发明还提供一种VDMOS器件，请参考图12，所述器件包括：N型半导体衬底200；位于所述半导体衬底200上方的第一N型外延层201，位于第一N型外延层201两侧的与第一N型外延层201厚度相同的P型阻挡层204；位于所述第一N型外延层201和P型阻挡层204上方的第二N型外延层205，位于所述第二N型外延层205上方的VDMOS的源极S，位于源极S两侧的第二N型外延层205内的栅极G，位于所述栅极S和源极G下方的半导体衬底200背面的VDMOS的漏极D。其中本发明所述背面是指半导体衬底200上器件生长面的相对面。所述源极S由位于P型阻挡层204上方的P阱207、位于P阱207内的N型重掺杂区206和位于N型重掺杂区206上方的源极金属210构成。所述栅极G由位于第二N型外延层205上方的多晶硅栅层208、位于所述多晶硅栅层208上方的栅极金属层209构成。所述漏极D由所述半导体衬底200和位于半导体衬底200背面的漏极金属层212构成。所述P阱207与所述第一N型外延层201、P型阻挡层204接触，并且P阱207的宽度大于所述P型阻挡层204的宽度。本实施例中，所述第一N型外延层201的材料为外延单晶硅，厚度范围为5～20微米，电阻率范围为30～60欧姆·厘米。所述P型阻挡层204的材料为外延单晶硅，电阻率为10～20欧姆·厘米。所述第二N型外延层205的材料为外延单晶硅，厚度范围为3～5微米，电阻率为30～60欧姆·厘米。
需要说明的是，本发明提供的制作VDMOS器件的制作方法，还可以用于制作绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)。作为一个实施例，所述方法包括：提供半导体衬底，所述半导体衬底上形成有第一N型外延层；在所述第一N型外延层上方形成具有开口的硬掩膜层；沿所述开口刻蚀第一N型外延层至露出半导体衬底，形成P型阻挡图形；在所述P型阻挡图形内形成P型阻挡层，与所述第一N型外延层厚度相同；去除所述硬掩膜层；在所述第一N型外延层和P型阻挡层上形成第二N型外延层；在所述第二N型外延层上方形成栅极，在栅极两侧的第二N型外延层内形成源极，在与栅极和源极对应的半导体衬底背面形成漏极。在制作所述漏极之前，需要对半导体衬底的背面进行P型重掺杂离子注入。其中本发明所述背面是指半导体衬底上器件生长面的相对面。
综上，本发明提供了一种VDMOS器件及其制作方法，所述方法直接在第一N型外延层两侧形成P型阻挡层，减少了VDMOS器件的制作步骤，降低了VDMOS器件的制作成本，所述方法还可以用于制作绝缘栅双极型晶体管。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (11)

1.一种VDMOS器件的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有第一N型外延层；
在所述第一N型外延层上方形成具有开口的硬掩膜层；
沿所述开口刻蚀第一N型外延层至露出半导体衬底，形成P型阻挡图形；
在所述P型阻挡图形内形成P型阻挡层，与所述第一N型外延层厚度相同；
去除所述硬掩膜层；
在所述第一N型外延层和P型阻挡层上形成第二N型外延层；
在所述第二N型外延层上方形成栅极，在栅极两侧的第二N型外延层内形成源极，在与栅极和源极对应的半导体衬底背面形成漏极。
2.如权利要求1所述的VDMOS器件的制作方法，其特征在于，所述第一N型外延层的材料为外延单晶硅，厚度范围为5～20微米，电阻率范围为30～60欧姆·厘米。
3.如权利要求1所述的VDMOS器件的制作方法，其特征在于，所述P型阻挡层的材料为外延单晶硅，电阻率为10～20欧姆·厘米。
4.如权利要求1所述的VDMOS器件的制作方法，其特征在于，所述第二N型外延层的材料为外延单晶硅，厚度范围为3～5微米，电阻率为30～60欧姆·厘米。
5.如权利要求1所述的VDMOS器件的制作方法，其特征在于，所述P型阻挡层的形成方法为选择性外延法。
6.如权利要求1所述的VDMOS器件的制作方法，其特征在于，所述硬掩膜层的材质选自氧化硅、氮化硅、低温氧化物。
7.如权利要求1所述的VDMOS器件的制作方法，其特征在于，所述第二N型外延层和第一N型外延层的掺杂浓度和掺杂类型相同。
8.一种VDMOS器件，包括：半导体衬底，位于半导体衬底上方的第一N型外延层，其特征在于，还包括：位于第一N型外延层两侧的与第一N型外延层厚度相同的P型阻挡层；位于所述第一N型外延层和P型阻挡层上方的第二N型外延层，位于所述第二N型外延层上的栅极，位于栅极两侧的第二N型外延层内的源极，位于栅极和源极对应的半导体衬底背面的漏极。
9.如权利要求9所述的VDMOS器件，其特征在于，所述第一N型外延层的材料为外延单晶硅，厚度范围为5～20微米，电阻率范围为30～60欧姆·厘米。
10.如权利要求9所述的VDMOS器件，其特征在于，所述P型阻挡层的材料为外延单晶硅，电阻率为10～20欧姆·厘米。
11.如权利要求9所述的VDMOS器件的制作方法，其特征在于，所述第二N型外延层的材料为外延单晶硅，厚度范围为3～5微米，电阻率为30～60欧姆·厘米。
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PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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