CN101692426A

CN101692426A - 一种垂直双扩散mos晶体管的制备方法

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Publication number: CN101692426A
Application number: CN200910197167A
Authority: CN
Inventors: 刘宪周; 克里丝; 张雨
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2009-10-14
Filing date: 2009-10-14
Publication date: 2010-04-07

Abstract

一种垂直双扩散MOS晶体管制备方法，首先在外延层表面水平方向位于沟道区旁侧的位置沉积厚度较厚的绝缘层，再采用常规工艺方法完成垂直双扩散MOS晶体管源、漏、栅的制备。厚绝缘层的引入，增加了多晶硅栅和外延层之间的相对距离，即增加了栅-漏电容两极板间的距离，从而在不改变多晶硅栅面积、不增大器件导通电阻的情况下，有效减小了器件的栅-漏电容，大大缩短了MOS晶体管开关过程中对栅-漏电容的充放电时间，提高了MOS晶体管的开关速度，并降低其动态损耗，使器件性能有了很大提高。

Description

一种垂直双扩散MOS晶体管的制备方法

技术领域

本发明涉及MOS器件制备方法，具体涉及垂直结构的双扩散MOS晶体管制备方法，属于半导体技术领域。

背景技术

在半导体集成电路中，以双扩散MOS晶体管为基础的电路，简称DMOS，利用两种杂质原子的侧向扩撒速度差，形成自对准的亚微米沟道，可以达到很高的工作频率和速度。而DMOS晶体管又可分为横向DMOS晶体管(简称LDMOS)和垂直DMOS晶体管(VDMOS)两种。其中，垂直DMOS晶体管由于其良好的性能和高集成度，在半导体集成电路领域中得到越来越多的应用。

图1a为传统垂直双扩散MOS晶体管(简称VDMOS)100剖面结构示意图。如图1a所示，垂直双扩散MOS晶体管100在N⁺硅衬底110上生长一层N^-外延层120，电子由N⁺源掺杂区104流经沟道105后改为垂直方向由衬底110流出。因此，漏电极101由硅片底面引出，硅片表面只有源电极102和栅电极103，有利于提高集成度，其中，多晶硅栅130和外延层120之间有一栅氧化层106，用于将多晶硅栅130和有源区隔开。

图1b为垂直双扩散MOS晶体管100单元结构内的寄生元件示意图，图1c为垂直双扩散MOS晶体管100带有寄生元件的等效电路图，如1b及图1c所示，漏极和源极短接时的输入电容Ciss＝Cgs+Cgd，栅极和源极短接时的输出电容Coss＝Cds+Cgd，而栅极和源极短接时的反向传输电容Crss＝Cgd，其中，反向传输电容Crss通常指米勒电容(Miller Capacitance)，是影响器件电压上升和回落时间以及开关延时的重要参数。

由于具有相对较高的开关速度且需要的功率较低，MOS晶体管，特别是垂直双扩散MOS晶体管(VDMOS)在开关领域中被广泛的使用。然而，MOS晶体管中的动态损耗占据了变换器总损失中较大的百分比，动态损耗与器件的上升和回落时间(rise and fall times)成正比，而器件的上升和回落时间又与器件的反向传输电容(即：栅-漏电容)，也就是米勒电容成比例。如图1a所示，由于在垂直双扩散MOS晶体管100中，其漏极101和栅极103大面积交叠，会产生较大的米勒电容，因此，由米勒电容所引起的动态损耗在垂直双扩散MOS晶体管中表现的尤为严重。

在现有技术中，降低MOS晶体管栅-漏电容Cgd的方法通常有两种：一种方法是减小栅极、漏极的面积，但该方法会带来较大的导通电阻Rds(on)，在增大开关损耗的同时，也会造成器件电流、电压等其他性能的下降；另一种方法是降低栅极和漏极的相对接触面积，通常采用的手段是对栅极采用一定的屏蔽技术，从而减小栅-漏的相对电容。此外，在中国专利CN101268543A中，提供了一种降低CMOS器件中米勒电容的方法，通过将位于多晶硅栅和半导体衬底之间的栅氧化层设置为高介电常数和低介电常数交错布置的混合介质层，并配合在栅极的不同侧进行不同角度注入引发损伤因子，从而产生非对称的底切，以降低MOS器件的米勒倍增因子。该方法所涉及介质层的沉积、离子注入、退火等工艺步骤繁多，且对工艺精度要求较高，需严格控制工艺成本，此外，根据CMOS器件的结构特点，该方法只适用于源极、栅极、漏极位于半导体衬底同一侧的MOS晶体管，对于源/栅极和漏极分别位于半导体衬底两侧的垂直双扩散MOS晶体管结构而言，该方法对米勒电容的改善力度有限。

发明内容

本发明要解决的技术问题是，提供一种垂直双扩散MOS晶体管制备方法，有效降低MOS晶体管的栅-漏电容，从而降低开关过程中的动态损耗，提高器件性能。

为解决上述技术问题，本发明提供的垂直双扩散MOS晶体管制备方法包括以下步骤：

(1)提供第一半导体类型的半导体衬底，并在半导体衬底表面生长第一半导体类型的外延层；

(2)在外延层表面沉积绝缘层，通过光刻在绝缘层表面开刻蚀窗口，并对绝缘层进行刻蚀，形成长方体岛状结构；

(3)清洗后在外延层表面依次制备栅氧化层和多晶硅栅层，并通过光刻在多晶硅栅层表面开刻蚀窗口，依次刻蚀多晶硅栅层和栅氧化层至露出所述外延层表面，形成一外延层窗口；

(4)在外延层窗口处依次进行垂直双扩散MOS晶体管第二半导体类型掺杂的沟道区和第一半导体类型的源掺杂区的掺杂，并完成源、漏电极的制备。

本发明提供的垂直双扩散MOS晶体管制备方法中，栅氧化层采用热氧化生长。在绝缘层覆盖外延层表面的位置，热氧化生长的栅氧化层位于绝缘层和外延层表面之间，且由于绝缘层的作用，栅氧化层位于绝缘层下方部分的厚度略小于其他部分的厚度，而多晶硅栅层位于栅氧化层表面，并完全覆盖绝缘层。在该方法中，绝缘层、栅氧化层以及多晶硅栅层的刻蚀，均采用干法刻蚀实现，通常采用的干法刻蚀方法为等离子体刻蚀或反应离子刻蚀。

本发明提供的垂直双扩散MOS晶体管制备方法中，绝缘层的沉积采用热氧化生长或化学气相淀积(CVD)方法，所沉积绝缘层的厚度D≥栅氧化层的厚度，在常规制备工艺中，所沉积绝缘层的厚度D通常不小于

此外，所沉积的绝缘层与垂直双扩散MOS晶体管的沟道区在水平方向上间隔一距离，该距离为0.2μm～1μm。作为优选技术方案，该绝缘层为单层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳氮氧化硅中任意一种；作为可选技术方案，该绝缘层为多层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳氮氧化硅中任意几种的组合。

本发明提供的垂直双扩散MOS晶体管制备方法中，沟道区为轻掺杂区域，其掺杂方式为扩散或低能离子注入，并经高温推进形成，而源掺杂区为重掺杂区域，其掺杂方式为高浓度离子注入，且沟道区环绕包围整个源掺杂区域。

本发明提供的垂直双扩散MOS晶体管制备方法中，多晶硅栅的淀积、沟道区和源区的掺杂以及源、漏电极的制备均采用标准常规半导体工艺实现，其制备方法与普通MOS晶体管一致。在该制备方法中，半导体衬底的掺杂浓度大于外延层的掺杂浓度，此外，源掺杂区为重掺杂区域，其掺杂浓度约为1E21cm^-3，大于半导体衬底的掺杂浓度，远大于外延层的掺杂浓度；而沟道区为轻掺杂区域，其掺杂浓度约为1E17cm^-3。作为可选技术方案，第一半导体类型为N型，第二半导体类型为P型；作为另一可选技术方案，第一半导体类型为P型，第二半导体类型为N型。

本发明的技术效果是，通过外延层表面、水平方向上位于沟道区旁侧的位置沉积一厚度较厚的绝缘层，增加了垂直双扩散MOS晶体管多晶硅栅和外延层之间的相对距离，即相当于增加了栅-漏电容两极板间的距离，且该方法沉积的绝缘层厚度可控，从而在不改变多晶硅栅面积、不增大器件导通电阻的前提下，减小了垂直双MOS晶体管的栅-漏电容(即：米勒电容)，大大缩短了MOS晶体管在开关过程中对栅-漏电容的充放电时间，提高了MOS晶体管的开关速度，在不受器件尺寸限制的情况下，降低其动态损耗，使器件性能有了很大提高。

附图说明

图1a为传统垂直双扩散MOS晶体管剖面结构示意图；

图1b为垂直双扩散MOS晶体管单元结构内寄生元件示意图；

图1c为垂直双扩散MOS晶体管带有寄生元件的等效电路图；

图2为本发明提供的双扩散MOS晶体管制备方法流程示意图；

图3a～图3f为本发明提供的双扩散MOS晶体管制备方法工艺步骤结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。

图2为本发明提供的垂直双扩散MOS晶体管制备方法流程示意图。

本具体实施方式中，垂直双扩散MOS晶体管结构300的制备方法包括以下步骤：

步骤一，提供半导体衬底310，并在半导体衬底310表面生长一外延层320。

该步骤中，如图3a所示，所涉及的半导体衬底310及外延层320均为第一半导体类型掺杂，其中，外延层320位于半导体衬底310表面，半导体衬底310的掺杂浓度高于外延层320的掺杂浓度。

步骤二，在外延层320表面沉积一绝缘层305，并光刻刻蚀形成长方体岛状绝缘层305。

该步骤中，绝缘层305的沉积采用热氧化生长或化学气相淀积(CVD)方法，其厚度D≥栅氧化层303的厚度，作为较佳实施方案，绝缘层35的厚度

而绝缘层305的刻蚀则采用干法刻蚀方法，常用的干法刻蚀方法为等离子体刻蚀或反应离子刻蚀。如图3b所示，光刻刻蚀在外延层320表面形成长方体岛状的绝缘层305，用以增大多晶硅栅和外延层之间的相对距离，从而减小栅-漏电容。作为可选技术方案，绝缘层305为单层结构，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳氮氧化硅中任意一种；作为又一可选技术方案，绝缘层305为多层结构，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳氮氧化硅中任意几种的组合。

步骤三，在外延层320表面依次制备栅氧化层303和多晶硅栅层304，并光刻刻蚀形成外延层320窗口。

该步骤中，栅氧化层303采用热氧化生长，其厚度为

如图3c所示，在绝缘层305覆盖外延层320表面的位置，热氧化生长的栅氧化层303位于绝缘层305和外延层320表面之间，且由于绝缘层305的作用，栅氧化层303位于绝缘层305下方的部分厚度较薄，略小于其他位置栅氧化层303的厚度，而多晶硅栅层304沉积在栅氧化层303表面，并完全覆盖绝缘层305，在绝缘层305的位置，形成一突起，多晶硅栅304的宽度W₂通常为10μm～20μm，大于刻蚀形成的长方体岛状绝缘层305的宽度W₁。此外，该步骤中涉及的栅氧化层303以及多晶硅栅层304的刻蚀均采用干法刻蚀实现，通常采用的干法刻蚀方法为等离子体刻蚀或反应离子刻蚀。多晶硅栅层304和栅氧化层303依次刻蚀后，曝露出一外延层320窗口，用以沟道区302和源掺杂区301的离子注入。

步骤四，依次完成沟道区302、源掺杂区301的掺杂以及源、漏电极等的制备。

该步骤中，沟道区302和源掺杂区301的掺杂均以多晶硅栅层304和栅氧化层303为掩膜进行。其中，沟道区302为第二导电类型的轻掺杂区域，其掺杂浓度约为1E17cm^-3，且其边缘位置的掺杂浓度略低于中间位置，其掺杂方式为扩散或低能离子注入，并经高温推进形成，如图3d所示，沟道区302和绝缘层305在水平方向上间隔一距离，该距离L为0.2μm～1μm；而源掺杂区301为第一导电类型的轻掺杂区域，其掺杂浓度约为1E21cm^-3，大于半导体衬底的掺杂浓度，远大于外延层的掺杂浓度，其掺杂方式为高浓度离子注入，如图3e所示，沟道区302环绕包围整个源掺杂区301，源掺杂区301的宽度W₃为6μm～8μm。

该步骤中，如图3f所示，半导体衬底310底面溅射形成一金属层307，用以引出垂直双扩散MOS晶体管300的漏电极312；外延层320表面溅射形成金属层308，金属层308与源掺杂区直接接触并与多晶硅栅304相隔离，用以引出垂直双扩散MOS晶体管300的源电极311；在多晶硅栅304表面，同样溅射一金属层309覆盖多晶硅栅304，用以引出栅电极313(313a/313b)。

如图3f所示，本具体实施方式提供的垂直双扩散MOS晶体管300制备方法中，除绝缘层305的沉积和刻蚀外，其他工艺步骤均与常规垂直双扩散MOS晶体管制备方法一致。此外，本具体实施方式中，多晶硅栅304侧壁沉积一正硅酸乙酯(TEOS)热氧化分解形成的无定形二氧化硅，作为侧间隙壁(Spacer)306，用于定义源掺杂区301的扩散区域，从而避免短沟道效应的发生。该侧间隙壁(Spacer)306的制备，可根据器件及工艺需要灵活设置。

作为最佳实施例，第一半导体类型为N型，第二半导体类型为P型。即：在N+掺杂的半导体衬底310上外延N-掺杂的外延层320，并在外延层320表面热氧化或化学气象淀积形成厚绝缘层305，并将其光刻刻蚀形成长方体岛状结构，之后在外延层320表面依次热氧化生长栅氧化层303、淀积多晶硅栅层304，光刻刻蚀形成外延层320窗口后，先后掺杂形成P-掺杂的沟道区302和N++掺杂的源掺杂区301，并制备源、漏电极，该垂直双扩散MOS晶体管300为NMOS晶体管。

作为又一实施例，第一半导体类型为P型，第二半导体类型为N型。即：在P+掺杂的半导体衬底310上外延P-掺杂的外延层320，并在外延层320表面热氧化或化学气象淀积形成厚绝缘层305，并将其光刻刻蚀形成长方体岛状结构，之后在外延层320表面依次热氧化生长栅氧化层303、淀积多晶硅栅层304，光刻刻蚀形成外延层320窗口后，先后掺杂形成N-掺杂的沟道区302和P++掺杂的源掺杂区301，并制备源、漏电极，该垂直双扩散MOS晶体管300为PMOS晶体管。

作为最佳实施例的参数选择，垂直双扩散MOS晶体管300的多晶硅栅极304宽度W₂为15μm，源掺杂区301的宽度W₃为7μm，掺杂浓度为1E21cm^-3，栅氧化层303的厚度为

绝缘层305为热氧化生长的二氧化硅，其厚度D为

绝缘层305与沟道区302在水平方向的间隔距离L为0.3μm～0.7μm，具体为0.5μm，沟道区302的掺杂浓度为1E17cm^-3，且沟道区302中间区域的掺杂浓度较高，边缘区域的掺杂浓度较低。

该具体实施方式中，垂直双扩散MOS晶体管结构300的栅-漏电容主要由位于多晶硅栅304和半导体衬底310以及外延层320之间的栅氧化层303和绝缘层305所造成的，在MOS晶体管工作过程中，多晶硅栅304和第一半导体类型掺杂的外延层320分别充当电容器的两金属平板，而位于二者之间的栅氧化层303和绝缘氧化层305则充当位于两金属平板之间的高介电常数介质，根据电容量的计算公式

其中：s为电容极板面积；d为极板间距离；k为静电力常量；ε为极板间所填充介质的介电常数。在栅氧化层303与多晶硅栅304之间引入一厚度较厚的绝缘氧化层305，即相当于增大了电容极板多晶硅栅304和外延层320之间的距离，从而在不减小多晶硅栅304面积的前提下，既保证了较小的导通电阻，又减小了MOS晶体管的栅-漏电容(米勒电容)，减少了MOS晶体管开关过程中对反向传输电容C_rss(即：C_gd)的充放电时间，从而减小了MOS晶体管的上升和回落时间以及开关延时，大大降低了其动态损耗，使器件性能得到更进一步的提高。

此外，绝缘层305与沟道区302在水平方向上保持一定距离的间隔，即绝缘层305不覆盖沟道区302，在垂直双扩散MOS晶体管结构300中，沟道区302与多晶硅栅304之间仍只间隔一薄层栅氧化层303，在垂直双扩散MOS晶体管300栅氧化层淀积前，先在水平方向上位于其沟道区302旁侧的位置淀积一厚度较厚的绝缘层305，除减小MOS晶体管300的栅-漏电容外，不会对器件其他性能产生任何影响，很好的保证了垂直双MOS晶体管300的器件功能。

在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。

Claims

1.一种垂直双扩散MOS晶体管制备方法，其步骤包括：

(1)提供第一半导体类型的半导体衬底，并在所述半导体衬底表面生长第一半导体类型的外延层；

(2)在所述外延层表面沉积绝缘层，通过光刻在所述绝缘层表面开刻蚀窗口，并对所述绝缘层进行刻蚀，形成长方体岛状结构；

(3)清洗后在所述外延层表面依次制备栅氧化层和多晶硅栅层，并通过光刻在所述多晶硅栅层表面开刻蚀窗口，依次刻蚀所述多晶硅栅层和栅氧化层至露出所述外延层表面，形成外延层窗口；

(4)在所述外延层窗口处依次进行垂直双扩散MOS晶体管第二半导体类型掺杂的沟道区和第一半导体类型的源掺杂区的掺杂，并完成源、漏电极的制备。

2.根据权利要求1所述的垂直双扩散MOS晶体管制备方法，其特征在于，所述栅氧化层的制备采用热氧化生长方法。

3.根据权利要求1所述的垂直双扩散MOS晶体管制备方法，其特征在于，所述多晶硅栅层位于栅氧化层表面，并完全覆盖所述绝缘层。

4.根据权利要求1所述的垂直双扩散MOS晶体管制备方法，其特征在于，所述绝缘层、栅氧化层以及多晶硅栅层的刻蚀，均采用干法刻蚀方法。

5.根据权利要求1所述的垂直双扩散MOS晶体管制备方法，其特征在于，所述绝缘层的沉积采用热氧化生长或化学气相淀积方法。

6.根据权利要求5所述的垂直双扩散MOS晶体管制备方法，其特征在于，所述绝缘层的厚度D≥所述栅氧化层的厚度。

7.根据权利要求6所述的垂直双扩散MOS晶体管制备方法，其特征在于，所述绝缘层与所述沟道区在水平方向上间隔一距离。

8.根据权利要求7所述的垂直双扩散MOS晶体管制备方法，其特征在于，所述绝缘层与所述沟道区在水平方向上间隔距离为0.2μm～1μm。

9.根据权利要求7所述的垂直双扩散MOS晶体管制备方法，其特征在于，所述绝缘层为单层结构，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳氮氧化硅中任意一种。

10.根据权利要求7所述的垂直双扩散MOS晶体管制备方法，其特征在于，所述绝缘层为多层结构，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳氮氧化硅中任意几种的组合。

11.根据权利要求1所述的垂直双扩散MOS晶体管制备方法，其特征在于，所述沟道区为轻掺杂，其掺杂方式为扩散或低能离子注入，并经高温推进形成。

12.根据权利要求1所述的垂直双扩散MOS晶体管制备方法，其特征在于，所述源掺杂区为重掺杂，其掺杂方式为高浓度离子注入。

13.根据权利要求1所述的垂直双扩散MOS晶体管制备方法，其特征在于，所述第一半导体类型为N型，所述第二半导体类型为P型。

14.根据权利要求1所述的垂直双扩散MOS晶体管制备方法，其特征在于，所述第一半导体类型为P型，所述第二半导体类型为N型。

15.根据权利要求1～14任意一项所述的垂直双扩散MOS晶体管制备方法，其特征在于，所述半导体衬底的掺杂浓度大于所述外延层的掺杂浓度，所述源掺杂区的掺杂浓度大于所述半导体衬底的掺杂浓度。