CN110429131A - 一种具有高开关速度的平面栅器件结构及其制造方法 - Google Patents
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Abstract
本发明公开了一种具有高开关速度的平面栅器件结构及其制造方法，该平面栅器件结构，包括半导体衬底或外延层，所述半导体衬底或外延层上间隔设置有一组平面栅，所述平面栅包括设置在中间位置的第一栅电极绝缘层，从第一栅电极绝缘层向两侧延伸的第二栅电极绝缘层及设置在第一栅电极绝缘层和第二栅电极绝缘层上的栅电极，所述第一栅电极绝缘层的厚度大于第二栅电极绝缘层的厚度。该结构的平面栅加工方法简单且易于实现，具有该平面栅结构的器件具有更低的栅漏电容，更快的开关速度和更低的开关功耗，可广泛应用于MOSFET、IGBT和MCT等功率半导体器件领域。
Description
技术领域
本发明涉及功率半导体器件领域，尤其涉及一种具有高开关速度的平面栅器件结构及其制造方法。
背景技术
平面栅结构常应用于高耐压功率半导体器件中，尤其是应用于具有MOS结构的功率半导体器件如MOSFET、IGBT以及MCT等器件中。与传统双极结构的器件相比，具有MOS结构的器件以其高开关速度见长，主要应用于高速开关的电路中。器件寄生电容的大与小，直接影响到器件开关速度的慢与快，也影响到器件开关功耗的高与低。在通常的平面栅结构功率半导体器件中，栅电极下只有一层栅电极绝缘层，即对应本发明中的第二栅电极绝缘层。为减小平面栅结构器件的寄生电容，通常是将栅电极下的这层绝缘层的厚度适当加厚，但这相应地会影响到器件的开启电压等参数，其可调范围有限。
发明内容
本发明的目的之一是提供一种具有高开关速度的平面栅器件结构，解决现有器件进一步降低寄生电容，提高开关速度，降低开关功耗的问题。本发明所述平面栅的中间栅部分下的比第二栅电极绝缘层厚的第一栅电极绝缘层的存在，可进一步降低平面栅功率半导体器件的寄生栅漏电容，从而进一步提升开关速度，降低开关功耗。
本发明的另一目的是提供一种具有高开关速度的平面栅器件结构的制造方法，在实现本发明所述的器件结构的同时，可与现有工艺相兼容。
本发明解决其技术问题所采用的技术方案是：
一种具有高开关速度的平面栅器件结构，包括半导体衬底或外延层，所述半导体衬底或外延层上间隔设置有一组平面栅，所述平面栅包括设置在中间位置的第一栅电极绝缘层，从第一栅电极绝缘层向两侧延伸的第二栅电极绝缘层及设置在第一栅电极绝缘层和第二栅电极绝缘层上的栅电极，所述第一栅电极绝缘层的厚度大于第二栅电极绝缘层的厚度；
所述第二栅电极绝缘层的底部连接设置有相互独立的第一掺杂区域和第二掺杂区域，第二掺杂区域位于第一掺杂区域的上方；第一掺杂区域内掺杂形成与半导体衬底或外延层具有相反导电类型的第二类掺杂半导体，第二掺杂区域内掺杂形成与半导体衬底或外延层具有相同导电类型的第一类掺杂半导体，所述第二掺杂区域的下方向下和向远离平面栅的方向延伸设置有第三掺杂区域，第三掺杂区域内掺杂形成与半导体衬底或外延层具有相反导电类型且比第一掺杂区域内杂质浓度高、比第二掺杂区域内杂质浓度低的第二类掺杂半导体；
相邻两平面栅间的第一掺杂区域相互连通，相邻两平面栅间的第三掺杂区域相互连通。
优选的，所述第一栅电极绝缘层从半导体衬底或外延层的表面向上延伸。
作为第一栅电极绝缘层的另一种设置方式，所述第一栅电极绝缘层从半导体衬底或外延层的表面向下延伸沉入半导体衬底或外延层内。
为保证器件在导通时电流通道不受影响导通电阻不增大，所述第一栅电极绝缘层与第一掺杂区域之间的距离大于器件导通时第一栅电极绝缘层与第一掺杂区域之间载流子的扩散长度。
优选的，所述第一掺杂区域内的第二类掺杂半导体的杂质峰值掺杂浓度为1013～1017个原子/cm2，所述第二掺杂区域内的第一类掺杂半导体的杂质峰值掺杂浓度为1019-1021个原子/cm2，所述第三掺杂区域内的第二类掺杂半导体的杂质峰值掺杂浓度为1016～1020个原子/cm2。
本发明还公开了一种具有高开关速度的平面栅器件结构的制造方法，包括以下步骤：
1)在半导体衬底或外延层上形成一组第一栅电极绝缘层；
2)在第一栅电极绝缘层两侧的半导体衬底或外延层表面通过热氧化形成第二栅电极绝缘层；
3)在第一栅电极绝缘层和第二栅电极绝缘层之上，通过化学气相淀积和杂质掺杂形成一层导电性能良好的栅电极，从而在半导体衬底或外延层上形成一组平面栅；
4)通过平面栅自对准，用离子注入工艺对半导体衬底或外延层的表层进行杂质掺杂，之后采用热处理工艺加工，分别在第二栅电极绝缘层下方的半导体衬底或外延层中形成第一掺杂区域和第二掺杂区域；
5)通过自对准并采用离子注入工艺对半导体衬底或外延层的表层进行杂质掺杂，之后采用热处理工艺加工，在相邻两个平面栅之间且在第一掺杂区域内形成第三掺杂区域。
具体的，所述步骤1)中第一栅电极绝缘层的具体形成方法为在半导体衬底或外延层的表面，通过热氧化或者化学气相淀积形成一层半导体绝缘层；然后通过光刻、干法刻蚀或者湿法刻蚀工艺加工去掉不需要的部分，从而形成一组第一栅电极绝缘层。
作为另一种方案，所述步骤1)中第一栅电极绝缘层的具体形成方法为在半导体衬底或外延层的表面通过光刻、干法刻蚀工艺加工，形成一组沟槽；然后在沟槽中通过热氧化或者化学气相淀积工艺形成一层半导体绝缘层；再通过干法刻蚀或者湿法刻蚀工艺加工去掉沟槽外不需要的部分，从而形成一组第一栅电极绝缘层。
本发明的有益效果：
具有MOS结构的功率半导体器件，其栅的结构有平面栅和沟槽栅两种。对于平面栅，其栅结构由平行于半导体衬底或外延层表面的栅电极绝缘介质层和栅电极构成，相互间平行设置的半导体衬底或外延层、栅电极绝缘介质层和栅电极正好形成一种电容结构，半导体衬底或外延层与栅电极之间的栅电极绝缘介质层相当于电容两极板之间的介质层，其厚度越厚，电容就越小，对应于第一栅电极绝缘层的部分贡献于MOS结构功率半导体器件的栅极-漏极间寄生电容Cgd，对应于第二栅电极绝缘层的部分贡献于MOS结构功率半导体器件的栅极-源极间寄生电容Cgs。在功率半导体器件等效电路中，输入电容和输出电容都受Cgd影响，Cgd越大，输入电容和输出电容也越大。输入电容和输出电容会直接影响器件的开关速度，电容越大，开关速度越慢。在开关电路应用中，功率半导体器件的功耗由导通功耗和开关功耗构成，电路的开关频率越高，开关速度慢的器件开关功耗就越大，在一定程度上成为降低功耗的主要矛盾。因此，要降低器件的开关功耗，就要提升器件的开关速度，也就要降低包括Cgd在内的寄生电容，因而加厚栅电极绝缘介质层就非常必要。
但是，对应于Cgs的栅电极下第二栅电极绝缘层的厚度，还影响器件开关工作时的开启电压，在一定程度上加厚绝缘层的厚度，可以通过调整第一掺杂半导体的掺杂浓度进行开启电压的补偿恢复，但其可调的范围有限。但是，平面栅对应于Cgd的中间部分的第一栅电极绝缘介质层的厚度则不影响器件的开启电压。因此，本发明通过在平面栅的中间部分，设置比两侧的第二栅电极绝缘层厚度更厚的第一栅电极绝缘层，从而可以在调厚第二栅电极绝缘层厚度以减小栅源寄生电容Cgs的基础上通过进一步调厚第一栅电极绝缘层的厚度来进一步减小栅漏寄生电容Cgd，从而可以进一步提升器件的开关速度，降低开关功耗。本发明的另一种方案则是将第一栅电极绝缘层设置在半导体衬底或外延层中，这种结构可以改善器件表面的平坦性，有利于后续工艺组合加工，避免表面台阶过大带来覆盖性问题和刻蚀残留问题。
已公开的具有平面栅的功率半导体器件制造方法，其在形成栅电极之前，只设置了一层栅电极绝缘层即本专利中所述的第二栅电极绝缘层，而本发明所公开的具有高开关速度的平面栅器件结构的制造方法，除了在栅电极下设置一层第二栅电极绝缘层之外，还设置有第一栅电极绝缘层，其制造方法是，在半导体衬底或外延层的表面，通过热氧化或者化学气相淀积以及后续光刻、刻蚀工艺加工，设置第一栅电极绝缘层，或者，在半导体衬底或外延层中的表面一侧，通过光刻刻蚀工艺加工，设置沟槽，之后在沟槽中通过热氧化或者化学气相淀积以及后续的刻蚀工艺加工，设置第一栅电极绝缘层。这种制造方法易于加工，也与通常加工工艺相兼容。
以下将结合附图和实施例，对本发明进行较为详细的说明。
附图说明
图1a是本发明在半导体衬底或外延层上设置一组第一栅电极绝缘层的示意图。
图1b1是本发明在半导体衬底或外延层上设置一组沟槽的示意图。
图1b2是图1b1在沟槽中设置一组第一栅电极绝缘层的示意图。
图2a是图1a在半导体衬底或外延层的表面第一栅电极绝缘层的两侧设置第二栅电极绝缘层的示意图。
图2b是图1b2在半导体衬底或外延层的表面第一栅电极绝缘层的两侧设置第二栅电极绝缘层的示意图。
图3a是图2a在第一栅电极绝缘层和第二栅电极绝缘层之上设置栅电极的示意图。
图3b是图2b在第一栅电极绝缘层和第二栅电极绝缘层之上设置栅电极的示意图。
图4a1是图3a在半导体衬底或外延层的表面形成一组平面栅的示意图。
图4a2是图4a1中单个平面栅包括左侧栅、中间栅和右侧栅三部分的示意图。
图4b1是图3b在半导体衬底或外延层的表面形成一组平面栅的示意图。
图4b2是图4b1中单个平面栅包括左侧栅、中间栅和右侧栅三部分的示意图。
图5a是图4a1在第二栅电极绝缘层下的半导体衬底或外延层中设置第一掺杂区域的示意图。
图5b是图4b1在第二栅电极绝缘层下的半导体衬底或外延层中设置第一掺杂区域的示意图。
图6a是图5a在第二栅电极绝缘层下的半导体衬底或外延层中设置第二掺杂区域的示意图。
图6b是图5b在第二栅电极绝缘层下的半导体衬底或外延层中设置第二掺杂区域的示意图。
图7a是图6a在相邻两个平面栅之间且在第一掺杂区域内设置第三掺杂区域的示意图。
图7b是图6b在相邻两个平面栅之间且在第一掺杂区域内设置第三掺杂区域的示意图。
具体实施方式
实施例1：
一种具有高开关速度的平面栅器件结构，如图7a所示，包括半导体衬底或外延层100，所述半导体衬底或外延层100表面上设置有一组平面栅10。所述平面栅10包括设置在中间位置的第一栅电极绝缘层102，所述第一栅电极绝缘层102从半导体衬底或外延层100的表面向上延伸，凸出半导体衬底或外延层100的表面。从第一栅电极绝缘层102向两侧延伸的第二栅电极绝缘层103及设置在第一栅电极绝缘层102和第二栅电极绝缘层103上的栅电极104，所述第一栅电极绝缘层102的厚度大于第二栅电极绝缘层103的厚度。所述第一栅电极绝缘层102与其上方的栅电极104构成中间栅10B，位于中间栅10B左侧的第二栅电极绝缘层103与其上方的栅电极104构成左侧栅10A，位于中间栅10B右侧的第二栅电极绝缘层103与其上方的栅电极104构成右侧栅10C，如图4a2所示。
所述第二栅电极绝缘层103的底部连接设置有相互独立的第一掺杂区域105和第二掺杂区域106，第二掺杂区域106位于第一掺杂区域105的上方。第一掺杂区域105内掺杂形成与半导体衬底或外延层100具有相反导电类型的第二类掺杂半导体，第二掺杂区域106内掺杂形成与半导体衬底或外延层100具有相同导电类型的第一类掺杂半导体，所述第二掺杂区域106的下方向下和向远离平面栅10的方向延伸设置有第三掺杂区域107，第三掺杂区域107内掺杂形成与半导体衬底或外延层100具有相反导电类型且比第一掺杂区域105内杂质浓度高、比第二掺杂区域106内杂质浓度低的第二类掺杂半导体。相邻两平面栅10间的第一掺杂区域105相互连通，相邻两平面栅10间的第三掺杂区域107相互连通。
所述左侧栅10A和右侧栅10C的宽度分别为1～10um，中间栅宽度为1～20um，所述第二栅电极绝缘层103厚度为0.05～0.5um，所述第一栅电极绝缘层102的厚度大于第二栅电极绝缘层103，为0.1～5.0um，栅电极104的厚度为0.15～1.0um。所述第一掺杂区域105内的第二类掺杂半导体的杂质峰值掺杂浓度为1013～1017个原子/cm2，第二掺杂区域106内的第一类掺杂半导体的杂质峰值掺杂浓度为1019～1021个原子/cm2，第三掺杂区域107内的第二类掺杂半导体的杂质峰值掺杂浓度为1016～1020个原子/cm2，其掺杂浓度比第一掺杂区域105内的杂质浓度高比第二掺杂区域106内的杂质浓度低。
上述具有高开关速度的平面栅器件结构的制造方法，包括以下步骤：
1)在半导体衬底或外延层100的表面，通过热氧化或者化学气相淀积形成一层半导体绝缘层；
之后通过光刻、干法刻蚀或者湿法刻蚀工艺加工去掉不需要的部分，形成一组第一栅电极绝缘层102，厚度为0.1～5.0μm，如图1a所示。
2)在第一栅电极绝缘层102两侧的半导体衬底或外延层100的表面，通过热氧化形成第二栅电极绝缘层103，厚度为0.05～0.5μm，如图2a所示。
3)在第一栅电极绝缘层102和第二栅电极绝缘层103之上，通过化学气相淀积和杂质掺杂形成一层导电性能良好的栅电极104，厚度0.15～1.0um，如图3a所示。
再通过光刻、干法刻蚀工艺加工去掉不需要的部分，在半导体衬底或外延层100的表面，形成一组平面栅10，如图4a1所示。
所述平面栅10包括左侧栅10A、中间栅10B和右侧栅10C三部分，如图4a2所示。
中间栅10B由第一栅电极绝缘层102和其上的栅电极104组成，宽度为1～20um。
左侧栅10A和右侧栅10C由比第一栅电极绝缘层102薄的第二栅电极绝缘层103和其上的栅电极104组成，宽度分别为1～10um。
4)通过平面栅10自对准，用离子注入工艺对半导体衬底或外延层100的表层进行杂质掺杂，之后采用热处理工艺加工，在所述左侧栅10A和右侧栅10C下的半导体衬底或外延层100中先加工形成第一掺杂区域105，如图5a所示；再加工形成第二掺杂区域106，如图6a所示。
第一掺杂区域105内掺杂形成与半导体衬底或外延层100具有相反导电类型的第二类掺杂半导体，其杂质峰值掺杂浓度为1013～1017个原子/cm2。
第二掺杂区域106设置在第一掺杂区域105内，第二掺杂区域106内掺杂形成与半导体衬底或外延层100具有相同导电类型的第一类掺杂半导体，其杂质峰值掺杂浓度为1019～1021个原子/cm2。
5)通过自对准并采用离子注入工艺对半导体衬底或外延层100的表层进行杂质掺杂，然后采用热处理工艺加工，在相邻两个平面栅10之间且在第一掺杂区域105内设置有第三掺杂区域107，如图7a所示。
第三掺杂区域107内掺杂形成与半导体衬底或外延层100具有相反导电类型且比第一掺杂区域105杂质浓度高、比第二掺杂区域106杂质浓度低的第二类掺杂半导体，其杂质峰值掺杂浓度为1016～1020个原子/cm2。
实施例2：
一种具有高开关速度的平面栅器件结构，如图7b所示，包括半导体衬底或外延层100，所述半导体衬底或外延层100表面上设置有一组平面栅10，所述平面栅10包括设置在中间位置的第一栅电极绝缘层102，所述第一栅电极绝缘层102从半导体衬底或外延层100的表面向下延伸沉入半导体衬底或外延层100内。且所述第一栅电极绝缘层102与第一掺杂区域105之间的距离大于器件导通时第一栅电极绝缘层102与第一掺杂区域105之间载流子的扩散长度。从第一栅电极绝缘层102向两侧延伸的第二栅电极绝缘层103及设置在第一栅电极绝缘层102和第二栅电极绝缘层103上的栅电极104，所述第一栅电极绝缘层102的厚度大于第二栅电极绝缘层103的厚度。所述第一栅电极绝缘层102与其上方的栅电极104构成中间栅10B，位于中间栅10B左侧的第二栅电极绝缘层103与其上方的栅电极104构成左侧栅10A，位于中间栅10B右侧的第二栅电极绝缘层103与其上方的栅电极104构成右侧栅10C，如图4a2所示。
所述第二栅电极绝缘层103的底部连接设置有相互独立的第一掺杂区域105和第二掺杂区域106，第二掺杂区域106位于第一掺杂区域105的上方。第一掺杂区域105内掺杂形成与半导体衬底或外延层100具有相反导电类型的第二类掺杂半导体，第二掺杂区域106内掺杂形成与半导体衬底或外延层100具有相同导电类型的第一类掺杂半导体，所述第二掺杂区域106的下方向下和向远离平面栅10的方向延伸设置有第三掺杂区域107，第三掺杂区域107内掺杂形成与半导体衬底或外延层100具有相反导电类型且比第一掺杂区域105内杂质浓度高、比第二掺杂区域106内杂质浓度低的第二类掺杂半导体。相邻两平面栅10间的第一掺杂区域105相互连通，相邻两平面栅10间的第三掺杂区域107相互连通。
所述左侧栅10A和右侧栅10C的宽度分别为1～10um，中间栅宽度为1～20um，所述沟槽，深度为0.1～5.0um，所述第二栅电极绝缘层103，厚度为0.05～0.5um，所述第一栅电极绝缘层102，其厚度大于第二栅电极绝缘层103，为0.1～5.0um，栅电极104的厚度为0.15～1.0um左右。所述第一掺杂区域105内的第二类掺杂半导体的杂质峰值掺杂浓度为1013～1017个原子/cm2，第二掺杂区域106内的第一类掺杂半导体的杂质峰值掺杂浓度为1019～1021个原子/cm2，第三掺杂区域107内的第二类掺杂半导体的杂质峰值掺杂浓度为1016～1020个原子/cm2，其掺杂浓度比第一掺杂区域105内的杂质浓度高比第二掺杂区域106内的杂质浓度低。
上述具有高开关速度的平面栅器件结构的制造方法，包括以下步骤：
1)在半导体衬底或外延层100中的表面一侧，通过光刻、干法刻蚀工艺加工形成一组沟槽101，深度为0.1～5.0um，如果1b1所示；
沟槽101与第一掺杂区域105之间的宽度大于器件导通时沟槽101与第一掺杂区域105之间载流子的扩散长度；
然后在沟槽101中通过热氧化或者化学气相淀积工艺形成一层半导体绝缘层；
再通过干法刻蚀或者湿法刻蚀工艺加工去掉沟槽101外不需要的部分，形成一组第一栅电极绝缘层102，厚度为0.1～5.0μm，如图1b2所示。
2)在第一栅电极绝缘层102两侧的半导体衬底或外延层100的表面，通过热氧化形成第二栅电极绝缘层103，厚度为0.05～0.5μm，如图2b所示。
3)在第一栅电极绝缘层102和第二栅电极绝缘层103之上，通过化学气相淀积和杂质掺杂形成一层导电性能良好的栅电极104，厚度0.15～1.0um，如图3b所示。
通过光刻、干法刻蚀工艺加工去掉不需要的部分，在半导体衬底或外延层100的表面，形成一组平面栅10，如图4b1所示。
所述平面栅10包括左侧栅10A、中间栅10B和右侧栅10C三部分，如图4b2所示。
中间栅10B由第一栅电极绝缘层102和其上的栅电极104组成，宽度为1～20um。
左侧栅10A和右侧栅10C由比第一栅电极绝缘层102薄的第二栅电极绝缘层103和其上的栅电极104组成，宽度分别为1～10um。
4)通过平面栅10自对准，用离子注入工艺对半导体衬底或外延层100的表层进行杂质掺杂，然后采用热处理工艺加工，在所述左侧栅10A和右侧栅10C下半导体衬底或外延层100中先形成第一掺杂区域105，如图5b所示；再通过同样的方法形成第二掺杂区域106，如图6b所示。
第一掺杂区域105内掺杂形成与半导体衬底或外延层100具有相反导电类型的第二类掺杂半导体，其杂质峰值掺杂浓度为1013～1017个原子/cm2。
第二掺杂区域106设置在第一掺杂区域105内，第二掺杂区域106内掺杂形成与半导体衬底或外延层100具有相同导电类型的第一类掺杂半导体，其杂质峰值掺杂浓度为1019～1021个原子/cm2。
5)通过自对准并采用离子注入工艺对半导体衬底或外延层100的表层进行杂质掺杂，然后采用热处理工艺加工，在相邻两个平面栅10之间且在第一掺杂区域105内设置有第三掺杂区域107，如图7b所示。
第三掺杂区域107内掺杂形成与半导体衬底或外延层100具有相反导电类型且比第一掺杂区域105杂质浓度高、比第二掺杂区域106杂质浓度低的第二类掺杂半导体，其杂质峰值掺杂浓度为1016～1020个原子/cm2。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (8)
1.一种具有高开关速度的平面栅器件结构，包括半导体衬底或外延层(100)，其特征在于：所述半导体衬底或外延层(100)上间隔设置有一组平面栅(10)，所述平面栅(10)包括设置在中间位置的第一栅电极绝缘层(102)，从第一栅电极绝缘层(102)向两侧延伸的第二栅电极绝缘层(103)及设置在第一栅电极绝缘层(102)和第二栅电极绝缘层(103)上的栅电极(104)，所述第一栅电极绝缘层(102)的厚度大于第二栅电极绝缘层(103)的厚度；
所述第二栅电极绝缘层(103)的底部连接设置有相互独立的第一掺杂区域(105)和第二掺杂区域(106)，第二掺杂区域(106)位于第一掺杂区域(105)的上方；第一掺杂区域(105)内掺杂形成与半导体衬底或外延层(100)具有相反导电类型的第二类掺杂半导体，第二掺杂区域(106)内掺杂形成与半导体衬底或外延层(100)具有相同导电类型的第一类掺杂半导体，所述第二掺杂区域(106)的下方向下和向远离平面栅(10)的方向延伸设置有第三掺杂区域(107)，第三掺杂区域(107)内掺杂形成与半导体衬底或外延层(100)具有相反导电类型且比第一掺杂区域(105)内杂质浓度高、比第二掺杂区域(106)内杂质浓度低的第二类掺杂半导体；
相邻两平面栅(10)间的第一掺杂区域(105)相互连通，相邻两平面栅(10)间的第三掺杂区域(107)相互连通。
2.如权利要求1所述的具有高开关速度的平面栅器件结构，其特征在于：所述第一栅电极绝缘层(102)从半导体衬底或外延层(100)的表面向上延伸。
3.如权利要求1所述的具有高开关速度的平面栅器件结构，其特征在于：所述第一栅电极绝缘层(102)从半导体衬底或外延层(100)的表面向下延伸沉入半导体衬底或外延层(100)内。
4.如权利要求3所述的具有高开关速度的平面栅器件结构，其特征在于：所述第一栅电极绝缘层(102)与第一掺杂区域(105)之间的距离大于器件导通时第一栅电极绝缘层(102)与第一掺杂区域(105)之间载流子的扩散长度。
5.如权利要求1至4任意一项所述的具有高开关速度的平面栅器件结构，其特征在于：所述第一掺杂区域(105)内的第二类掺杂半导体的杂质峰值掺杂浓度为1013～1017个原子/cm2，所述第二掺杂区域(106)内的第一类掺杂半导体的杂质峰值掺杂浓度为1019～1021个原子/cm2，所述第三掺杂区域(107)内的第二类掺杂半导体的杂质峰值掺杂浓度为1016～1020个原子/cm2。
6.一种具有高开关速度的平面栅器件结构的制造方法，其特征在于：包括以下步骤：
1)在半导体衬底或外延层(100)上形成一组第一栅电极绝缘层(102)；
2)在第一栅电极绝缘层(102)两侧的半导体衬底或外延层(100)表面通过热氧化形成第二栅电极绝缘层(103)；
3)在第一栅电极绝缘层(102)和第二栅电极绝缘层(103)之上，通过化学气相淀积和杂质掺杂形成一层导电性能良好的栅电极(104)，从而在半导体衬底或外延层(100)上形成一组平面栅(10)；
4)通过平面栅(10)自对准，用离子注入工艺对半导体衬底或外延层(100)的表层进行杂质掺杂，之后采用热处理工艺加工，分别在第二栅电极绝缘层(103)下方的半导体衬底或外延层(100)中形成第一掺杂区域(105)和第二掺杂区域(106)；
5)通过自对准并采用离子注入工艺对半导体衬底或外延层(100)的表层进行杂质掺杂，之后采用热处理工艺加工，在相邻两个平面栅(10)之间且在第一掺杂区域(105)内形成第三掺杂区域(107)。
7.如权利要求6所述具有高开关速度的平面栅器件结构的制造方法，其特征在于：所述步骤1)中第一栅电极绝缘层(102)的具体形成方法为在半导体衬底或外延层(100)的表面，通过热氧化或者化学气相淀积形成一层半导体绝缘层；然后通过光刻、干法刻蚀或者湿法刻蚀工艺加工去掉不需要的部分，从而形成一组第一栅电极绝缘层(102)。
8.如权利要求6所述具有高开关速度的平面栅器件结构的制造方法，其特征在于：所述步骤1)中第一栅电极绝缘层(102)的具体形成方法为在半导体衬底或外延层(100)的表面通过光刻、干法刻蚀工艺加工，形成一组沟槽(101)；然后在沟槽(101)中通过热氧化或者化学气相淀积工艺形成一层半导体绝缘层；再通过干法刻蚀或者湿法刻蚀工艺加工去掉沟槽(101)外不需要的部分，从而形成一组第一栅电极绝缘层(102)。
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