CN116313807B - 一种双层侧墙结构的超结功率mosfet器件的制备方法及超结功率mosfet器件 - Google Patents

一种双层侧墙结构的超结功率mosfet器件的制备方法及超结功率mosfet器件 Download PDF

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Abstract

本发明提供一种双层侧墙结构的超结器件的制备方法及超结器件，属于半导体技术领域，包括：步骤S1，提供一超结器件，超结器件具有一栅极多晶硅层；步骤S2，于栅极多晶硅层的侧面形成一具有氧化层和多晶硅层的双层侧墙结构。有益效果：本发明在超结器件的栅极多晶硅层侧壁形成了一个包含有氧化层和多晶硅层的双层侧墙结构，栅极多晶硅层通过侧壁的氧化层与侧壁的多晶硅层新形成一个寄生电容Csr，该寄生电容Csr与原栅源电容并联，从而增大了输入电容，减小了栅极电压的振荡，有效改善了产品的抗电磁干扰能力。

Description

一种双层侧墙结构的超结功率MOSFET器件的制备方法及超结 功率MOSFET器件
技术领域
本发明涉及半导体技术领域，尤其涉及一种双层侧墙结构的超结器件的制备方法及超结器件。
背景技术
功率MOSFET器件作为半导体分立器件的主要开关功率器件之一，被大量的应用于模块电源中，随着技术发展对于器件耐压的提高、损耗的降低、模块电源的功率密度的提高等方面的要求愈加严格，但若一味的减少MOSFET器件的损耗，容易产生严重的电磁干扰(Electromagnetic Interference，EMI)现象。功率MOSFET器件的EMI问题主要是在开关过程中电流变化率di/dt、电压变化率dv/dt较大而引起的，超结MOSFET器件(下文中简称为超结器件)作为新一代的功率MOS，相比传统的垂直双扩散金属-氧化物半导体场效应晶体管(VDMOS)器件，其具有更高的功率密度，更快的反应速度，相对应地，超结器件的EMI问题也更加突出，因此对产品的应用拓扑电路设计有了更高的要求，如何在保证电源效率的同时，降低应用端的设计难度，增强超结器件自身的抗EMI能力是必要的且必须引起重视的问题。
发明内容
为了解决以上技术问题，本发明提供了一种双层侧墙结构的超结器件的制备方法及超结器件。
本发明所解决的技术问题可以采用以下技术方案实现：
一种双层侧墙结构的超结器件的制备方法，包括：
步骤S1，提供一超结器件，所述超结器件具有一栅极多晶硅层；
步骤S2，于所述栅极多晶硅层的侧面形成一具有氧化层和多晶硅层的双层侧墙结构。
优选地，所述步骤S1具体包括：
步骤S11，于一衬底上形成一外延层，并于所述外延层内部形成P型柱区，所述柱区与所述外延层形成N型和P型相互交替的超结结构；
步骤S12，于所述柱区的上方分别形成一体区，并通过一场氧化层刻蚀形成所述超结器件的有源区；
步骤S13，于上述表面形成一栅氧化层和具有第一预设厚度的多晶硅层，并通过光刻工艺刻蚀形成所述栅极多晶硅层，得到所述超结器件的栅极。
优选地，所述步骤S11中，所述柱区采用深沟槽技术形成；或者所述柱区采用多次外延技术形成。
优选地，所述步骤S2具体包括：
步骤S21，于所述超结器件的表面形成一具有第二预设厚度的氧化层，并于所述氧化层上形成一具有一第三预设厚度的多晶硅层；·
步骤S22，利用侧墙工艺和无阻挡层式刻蚀工艺将表面的所述多晶硅层和所述氧化层被蚀刻掉，保留所述栅极多晶硅层侧面的所述氧化层和所述多晶硅层，形成所述双层侧墙结构。
优选地，所述步骤S21中，所述氧化层的厚度小于所述超结器件的栅氧化层的厚度。
优选地，所述步骤S22中，保留的所述氧化层的宽度与所述第二预设厚度相等；和/或
保留的所述多晶硅层的宽度与所述第三预设厚度相等。
优选地，所述步骤S2之后，还包括：
步骤S3，于所述体区中进行蚀刻和注入退火，形成所述源区；
步骤S4，于所述所述双层侧墙结构的上方淀积形成一隔离层，并进行接触孔的刻蚀、金属层的淀积；
步骤S5，于所述金属层的表面分别形成一钝化层，并于器件背面形成一背面金属层。
本发明提供一种双层侧墙结构的超结器件，采用如上述的双层侧墙结构的超结器件的制备方法制备得到，所述器件包括：
一超结器件，所述超结器件具有一栅极多晶硅层；
一双层侧墙结构，包括一具有第二预设厚度的氧化层和具有一第三预设厚度的多晶硅层，形成于所述栅极多晶硅层的侧面。
优选地，所述超结器件包括：
外延层，形成于一衬底上；
柱区，形成于所述外延层内，所述柱区与所述外延层形成N型和P型相互交替的超结结构；
体区，分别形成于所述柱区的上方；
栅极多晶硅层，包括栅氧化层和具有第一预设厚度的多晶硅层，所述栅极多晶硅层覆盖所述外延层表面除所述体区的区域，并部分覆盖所述体区上表面。
优选地，所述氧化层的宽度与所述第二预设厚度相等；和/或
所述多晶硅层的宽度与所述第三预设厚度相等。
本发明技术方案的优点或有益效果在于：
本发明在超结器件的栅极多晶硅层侧壁形成了一个包含有氧化层和多晶硅层的双层侧墙结构，栅极多晶硅层通过侧壁的氧化层与侧壁的多晶硅层新形成一个寄生电容Csr，该寄生电容Csr与原栅源电容并联，从而增大了输入电容，减小了栅极电压的振荡，有效改善了产品的抗电磁干扰能力。
附图说明
本发明附图以N型超结MOSFET的结构进行说明：
图1为现有技术中，现有的超结MOSFET器件的示意图；
图2为本发明较佳实施例中，一种双层侧墙结构的超结器件的制备方法的总流程示意图；
图3为本发明较佳实施例中，一种双层侧墙结构的超结器件的制备方法的分步骤流程示意图；
图4为本发明较佳实施例中，双层侧墙结构中形成新的寄生电容Csr的示意图。
图5为本发明较佳实施例中，形成柱区后的示意图；
图6为本发明较佳实施例中，形成体区后的示意图。
图7为本发明较佳实施例中，形成栅极区后示意图；
图8为本发明较佳实施例中，淀积氧化层和多晶硅层的示意图；
图9为本发明较佳实施例中，在栅极多晶硅层侧壁形成双层侧墙结构的示意图；
图10为本发明较佳实施例中，形成源区后的示意图；
图11为本发明较佳实施例中，制备得到的具有双层侧墙结构的超结器件的元胞示意图。
附图标记说明：
1、衬底；2、外延层；3、柱区；4、体区；5、栅氧化层；
6、栅极多晶硅层；7、氧化层，8、多晶硅层；9、源区；
10、隔离层；11、金属层；12、钝化层；13、背面金属层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图的N型超结MOS和具体实施例对本发明作进一步说明，但不作为本发明的限定。
如图1所示，为现有的超结器件在多晶硅栅极和源极形成后，会直接淀积ILD作为与金属层之间的介质隔离层，其栅源电容Cgs按其结构，主要由栅极与N+源区9交叠电容Cgs(n)，栅极与P型体区4的交叠电容Cgs(p)，以及源极和栅极的寄生电容Csp共同组成，其大小主要与栅氧化层5、P型体区4和N+源区9相关。
在此基础上，本发明实施例通过适当增加功率器件本身的寄生电容，是提高功率MOSFET的抗EMI能力的有效措施。
本发明的较佳的实施例中，基于现有技术中存在的上述问题，现提供一种双层侧墙结构的超结器件的制备方法，属于半导体技术领域，如图2所示，包括：
步骤S1，提供一超结器件，超结器件具有一栅极多晶硅层6；
步骤S2，于栅极多晶硅层6的侧面形成一具有氧化层7和多晶硅层8的双层侧墙结构。
具体的，本发明实施例提供一种可改善EMI性能的超结器件的制备方法，利用侧墙(spacer)工艺，在现有的超结器件的栅极多晶硅层6的侧壁引入氧化层7和多晶硅(Poly)层8，形成一个双层侧墙结构，如图4所示，栅极多晶硅层6通过侧壁的氧化层7与侧壁的多晶硅层8新形成一个寄生电容Csr，该寄生电容Csr与原栅源电容并联，共同组成新的栅源电容Cgs，即Cgs＝Cgs(n)+Cgs(p)+Csp+Csr；其中，Cgs(n)为原有栅电极与N+源区9的交叠电容；Cgs(p)为栅极与P型体区4的交叠电容；Csp为器件源极和栅极的寄生电容；Csr为栅极多晶硅层6通过侧壁的氧化层7与侧壁的多晶硅层8的寄生电容。由于寄生电容Csr的存在，必然使得现有的超结器件中的原栅源电容增大，进而增大了输入电容，改善了栅极电压的振荡，提高其产品的EMI能力。
进一步的，相比原栅源电容，新的栅源电容Cgs的增大幅度由寄生电容Csr的大小决定，通过调整寄生电容Csr的大小，改善器件在开关过程中产生的栅极震荡，提高器件的EMI性能。
作为优选的实施方式，其中，如图3所示，步骤S1具体包括：
步骤S11，如图5所示，于一衬底1上形成一外延层2，并于外延层2中的两侧分别形成一柱区3，柱区3与外延层2形成N型和P型相互交替的超结结构；
步骤S12，如图6所示，于柱区3的上方分别形成一体区4，并通过一场氧化层刻蚀形成超结器件的有源区；
步骤S13，如图7所示，于上述表面形成一栅氧化层5和具有第一预设厚度c的多晶硅层，并通过光刻工艺刻蚀形成栅极多晶硅层6，得到超结器件的栅极。
作为优选的实施方式，其中，步骤S11中，柱区3采用深沟槽技术形成；或者柱区3采用多次外延技术形成。
具体的，在本实施例中，首先，提供一高浓度掺杂的N+型衬底1，在衬底1上形成N-型外延层2，利用标准的深沟槽技术或者多次外延技术在外延层2中形成P型柱区3，P型柱区3与N-型外延层2形成交替排列的超结结构，作为超结器件的耐压层；然后，在上述器件的外延层2中，利用光刻扩散技术形成P型体区4，P型体区4位于上述P型柱区3的上方；之后，在上述器件表面进行氧化层的淀积并进行有源区的光刻，形成场氧化层；最后，在上述器件表面进行栅氧化层5的淀积，在栅氧化层5表面进行多晶硅层的淀积，在栅极区域利用光刻刻蚀工艺刻蚀出栅极多晶硅层6，上述多晶硅层的厚度为第一预设厚度c。
进一步的，外延层2的电阻率大于衬底1的电阻率。
作为优选的实施方式，其中，如图3所示，步骤S2具体包括：
步骤S21，如图8所示，于超结器件的表面形成一具有第二预设厚度b的氧化层7，并于氧化层7上形成一具有一第三预设厚度a的多晶硅层8；
步骤S22，如图9所示，利用侧墙工艺和无阻挡层式刻蚀工艺将表面的多晶硅层和氧化层被蚀刻掉，保留栅极多晶硅层6侧面的氧化层7和多晶硅层8，形成双层侧墙结构。
作为优选的实施方式，其中，步骤S21中，氧化层7的厚度小于超结器件的栅氧化层5的厚度。
作为优选的实施方式，其中，步骤S22中，保留的氧化层7的宽度与第二预设厚度b相等；和/或
保留的多晶硅层8的宽度与第三预设厚度相等。
具体的，在本实施例中，首先，在上述步骤S13形成的超结器件的表面淀积一层氧化层7，该氧化层7具有第二预设厚度b，第二预设厚度b小于栅氧化层5的厚度；在氧化层7上再淀积一第三预设厚度为a的多晶硅层8；然后，利用侧墙(Spacer)工艺，进行无阻挡层式刻蚀(Blanket Etch)，由于无阻挡层式刻蚀工艺采用各项异性蚀刻，表面的多晶硅和氧化层会被蚀刻掉，而在栅极多晶硅侧壁的氧化层7和多晶硅层8被保留，形成特殊的双层侧墙结构。其中，侧壁保留的氧化层7的宽度与步骤S21中淀积的氧化层的厚度相等，即保留的氧化层7的宽度为第二预设厚度b；侧壁保留的多晶硅层8的宽度与步骤S21中淀积的多晶硅层的厚度相等，即保留的多晶硅层8的宽度为第三预设厚度a。
作为优选的实施方式，其中，如图3所示，步骤S2之后，还包括：
步骤S3，如图10所示，于体区4中进行蚀刻和注入退火，形成源区9；
步骤S4，如图11所示，于双层侧墙结构的上方淀积形成一隔离层10，并进行接触孔的刻蚀、金属层11的淀积；
步骤S5，如图11所示，于金属层11的表面分别形成一钝化层12，并于器件背面形成一背面金属层13。
具体的，在本实施例中，制备方法还包括：进行N+源区9的蚀刻和注入退火，形成N+源区9；淀积隔离层10(ILD)并刻蚀出接触孔，淀积金属层11进行回填，刻蚀出最终的金属层图形，在金属层10表面形成钝化层12，作为保护；最后进行背面CMP并形成背面金属层13，形成漏极。
本发明提供一种双层侧墙结构的超结器件，采用如上述的双层侧墙结构的超结器件的制备方法制备得到，如图11所示，器件包括：
一超结器件，超结器件具有一栅极多晶硅层6；
一双层侧墙结构，包括一具有第二预设厚度的氧化层7和具有一第三预设厚度的多晶硅层8，形成于栅极多晶硅层6的侧面。
作为优选的实施方式，其中，超结器件包括：
外延层2，形成于一衬底1上；
柱区3，分别形成于外延层内部，柱区3与外延层2形成N型和P型相互交替的超结结构；
体区4，分别形成于柱区3的上方；
栅极多晶硅层6，包括栅氧化层5和具有第一预设厚度的多晶硅层，栅极多晶硅层6覆盖外延层2表面除体区4的区域，并部分覆盖体区4上表面。
作为优选的实施方式，其中，氧化层7的宽度与第二预设厚度相等；和/或
多晶硅层8的宽度与第三预设厚度相等。
本发明实施例通过在现有的超结器件中引入了一种特殊的双层侧墙(Spacer)结构，在不改变其他工艺参数的情况下，调整了栅极电容，尤其是增加了栅源电容Cgs的容值大小，使产品在应用端产生更小的栅极震荡，改善产品和系统的EMI性能。
具体的，通过Spacer工艺，在超结MOSFET的栅极侧壁形成了一个包含有氧化层7和多晶硅层8的特殊双层Spacer结构，超结器件的原栅极多晶硅层6可以通过该结构，与侧壁的多晶硅层8形成一个新的电容结构Csr，该寄生电容Csr与原栅源电容Cgs并联，可以增大了原有的栅源电容Cgs，从而增大了输入电容，减小了栅极电压的振荡，有效改善了产品的EMI能力；
进一步的，该寄生电容Csr的大小与栅极多晶硅层6中的多晶硅层的第一预设厚度c，以及栅极多晶硅层6侧壁的氧化层7的宽度b有关，多晶硅层的厚度越厚，侧壁氧化层宽度越小，寄生电容Csr越大。
进一步的，由于多晶硅层的厚度c主要决定于产品的工艺设计方案，因此，本发明实施例中主要通过调整侧壁氧化层7的宽度b来进行调节寄生电容Csr的大小；
采用上述技术方案具有如下优点或有益效果：
本发明在不改变超结其他工艺的前提下，增大了原有的栅源Cgs电容，改善了产品的抗EMI能力；
同时，本发明同时兼容深沟槽工艺和多次外延工艺，无论哪种工艺，都可以通过在栅极多晶硅层6的侧壁引入本发明实施例中的双层侧墙结构，以优化产品的抗EMI能力。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (8)

1.一种双层侧墙结构的超结功率MOSFET器件的制备方法，其特征在于，包括：
步骤S1，提供一超结器件，所述超结器件具有一栅极多晶硅层；
步骤S2，于所述栅极多晶硅层的侧面形成一具有氧化层和多晶硅层的双层侧墙结构；
所述步骤S1具体包括：
步骤S11，于一衬底上形成一外延层，并于所述外延层内部形成P型柱区，所述柱区与所述外延层形成N型和P型相互交替的超结结构；
步骤S12，于所述柱区的上方分别形成一体区，并通过一场氧化层刻蚀形成所述超结器件的有源区；
步骤S13，于所述步骤S12制得器件的表面形成一栅氧化层和具有第一预设厚度的多晶硅层，并通过光刻工艺刻蚀形成所述栅极多晶硅层，得到所述超结器件的栅极；
所述步骤S2具体包括：
步骤S21，于所述步骤S1制得器件的表面形成一具有第二预设厚度的氧化层，并于所述氧化层上形成一具有一第三预设厚度的多晶硅层；
步骤S22，利用侧墙工艺和无阻挡层式刻蚀工艺将表面的所述多晶硅层和所述氧化层蚀刻掉，保留所述栅极多晶硅层侧面的所述氧化层和所述多晶硅层，形成所述双层侧墙结构；
所述步骤S2之后，还包括：步骤S3，于所述体区中进行蚀刻和注入退火，形成源区；步骤S4，于所述栅极多晶硅层和所述双层侧墙结构的上方淀积形成一隔离层；
所述栅极多晶硅层通过所述双层侧墙结构的所述氧化层与所述双层侧墙结构的所述多晶硅层形成一个寄生电容，所述寄生电容与栅源电容并联。
2.根据权利要求1所述的双层侧墙结构的超结功率MOSFET器件的制备方法，其特征在于，所述步骤S11中，所述柱区采用深沟槽技术形成；或者所述柱区采用多次外延技术形成。
3.根据权利要求1所述的双层侧墙结构的超结功率MOSFET器件的制备方法，其特征在于，所述步骤S21中，所述氧化层的厚度小于所述超结器件的栅氧化层的厚度。
4.根据权利要求1所述的双层侧墙结构的超结功率MOSFET器件的制备方法，其特征在于，所述步骤S22中，保留的所述氧化层的宽度与所述第二预设厚度相等；和/或
保留的所述多晶硅层的宽度与所述第三预设厚度相等。
5.根据权利要求1所述的双层侧墙结构的超结功率MOSFET器件的制备方法，其特征在于，所述步骤S4还包括：进行接触孔的刻蚀、金属层的淀积；
所述步骤S4之后还包括：步骤S5，于所述金属层的表面分别形成一钝化层，并于器件背面形成一背面金属层。
6.一种双层侧墙结构的超结功率MOSFET器件，其特征在于，采用如权利要求1-5任意一项所述的双层侧墙结构的超结功率MOSFET器件的制备方法制备得到，所述器件包括：
一超结器件，所述超结器件具有一栅极多晶硅层；
一双层侧墙结构，包括一具有第二预设厚度的氧化层和具有一第三预设厚度的多晶硅层，形成于所述栅极多晶硅层的侧面。
7.根据权利要求6所述的双层侧墙结构的超结功率MOSFET器件，其特征在于，所述超结器件包括：
外延层，形成于一衬底上；
柱区，形成于所述外延层内，所述柱区与所述外延层形成N型和P型相互交替的超结结构；
体区，分别形成于所述柱区的上方；
栅极多晶硅层，包括栅氧化层和具有第一预设厚度的多晶硅层，所述栅极多晶硅层覆盖所述外延层表面除所述体区的区域，并部分覆盖所述体区上表面。
8.根据权利要求6所述的双层侧墙结构的超结功率MOSFET器件，其特征在于，所述氧化层的宽度与所述第二预设厚度相等；和/或
所述多晶硅层的宽度与所述第三预设厚度相等。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1822390A (zh) * 2005-02-15 2006-08-23 半导体元件工业有限责任公司 半导体器件边缘终端结构及方法
CN101410951A (zh) * 2003-01-15 2009-04-15 国际商业机器公司 低栅极感生的漏极泄漏的金属氧化物半导体场效应晶体管结构及其制备方法
CN204088326U (zh) * 2013-03-11 2015-01-07 半导体元件工业有限责任公司 包括导电电极的电子装置
CN109103253A (zh) * 2017-06-21 2018-12-28 比亚迪股份有限公司 Mos型功率器件及其制备方法
CN112635558A (zh) * 2019-09-24 2021-04-09 上海先进半导体制造股份有限公司 N型漏极延伸金属氧化物半导体及其制作方法
CN113659010A (zh) * 2021-09-09 2021-11-16 捷捷微电(无锡)科技有限公司 一种集成rc吸收结构的mosfet器件及制作方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100487656B1 (ko) * 2003-08-12 2005-05-03 삼성전자주식회사 반도체 기판과 ″ｌ″형 스페이서 사이에 에어 갭을구비하는 반도체 소자 및 그 제조 방법
US11145739B2 (en) * 2016-03-04 2021-10-12 Intel Corporation Field effect transistors with a gated oxide semiconductor source/drain spacer

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101410951A (zh) * 2003-01-15 2009-04-15 国际商业机器公司 低栅极感生的漏极泄漏的金属氧化物半导体场效应晶体管结构及其制备方法
CN1822390A (zh) * 2005-02-15 2006-08-23 半导体元件工业有限责任公司 半导体器件边缘终端结构及方法
CN204088326U (zh) * 2013-03-11 2015-01-07 半导体元件工业有限责任公司 包括导电电极的电子装置
CN109103253A (zh) * 2017-06-21 2018-12-28 比亚迪股份有限公司 Mos型功率器件及其制备方法
CN112635558A (zh) * 2019-09-24 2021-04-09 上海先进半导体制造股份有限公司 N型漏极延伸金属氧化物半导体及其制作方法
CN113659010A (zh) * 2021-09-09 2021-11-16 捷捷微电(无锡)科技有限公司 一种集成rc吸收结构的mosfet器件及制作方法

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