CN111653616A - 一种igbt器件结构及其制备方法 - Google Patents
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Abstract
本发明公开了一种IGBT器件结构。包括：N‑衬底，N‑衬底的上表面为第一主面，N‑衬底的下表面为第二主面，第二主面一侧设置有FS层，FS层远离N‑衬底的一端设置有P+层与N+层，第一主面一侧设置有元胞，元胞包括与N‑衬底连接的P型体区、沟槽、设置在沟槽内的沟槽绝缘层、设置在沟槽绝缘层内的多晶硅栅、设置在P型体区远离N‑衬底一端的发射极金属，沟槽绝缘层贯穿P型体区且部分伸入N‑衬底。本发明还公开了一种IGBT器件结构制作方法。本发明提高IGBT的耐压可靠性，降低栅极电容，实现IGBT加MOSFET结合的器件结构，优化器件静动态损耗。
Description
技术领域
本发明涉及半导体器件与工艺制造领域，特别是涉及一种IGBT器件结构及其制备方法。
背景技术
绝缘双极晶体管IGBT（ Insulate Gate Bipolar Transistor），自发明以来，由于其优越的开关特性，已成为中高功率电子领域的主流开关器件，广泛应用于消费电子、工业、轨道交通、新能源汽车、能源发电等领域。
为了保障IGBT的阈值电压在合理范围内，栅极氧化层的厚度通常在1000A~2000A。IGBT的耐压击穿通常发生在沟槽的边角电场集中处。如果可以增加沟槽栅极氧化层的厚度以及沟槽的深度，优化IGBT击穿时的电场分布，IGBT的耐压可靠性将得到大幅度的提高。
IGBT在导通时，由于背面空穴载流子的注入，开通损耗相较金氧半场效晶体管MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）低很多，但IGBT在关断时，由于空穴载流子不能立即消失，所以相较MOSFET，IGBT的关断时间更长。
发明内容
本发明目的是提供一种IGBT器件结构，采用IGBT+MOSFET的结构，调节IGBT与MOSFET的比例，将会得到静动态损耗最优的器件结构。
本发明的第一方面，提出一种IGBT器件结构，包括：N-衬底，N-衬底的上表面为第一主面，N-衬底的下表面为第二主面，第二主面一侧设置有FS层，FS层远离N-衬底的一端设置有P+层与N+层，第一主面一侧设置有元胞，元胞包括与N-衬底连接的P型体区、沟槽、设置在沟槽内的沟槽绝缘层、设置在沟槽绝缘层内的多晶硅栅、设置在P型体区远离N-衬底一端的发射极金属，沟槽绝缘层贯穿P型体区且部分伸入N-衬底。
进一步的，P+层有两个，且N+层设置在两个P+层之间。
进一步的，P+层与N+层的宽度均为FS层的宽度的三分之一。
进一步的，沟槽绝缘层共有三个且相互之间等距分布，靠近N-衬底外侧的两个沟槽绝缘层内的多晶硅栅包括处于P型体区内的控制栅与处于N-衬底内的源极栅，远离N-衬底外侧的一个沟槽绝缘层内的多晶硅栅包括与发射极金属相连的源极栅。
进一步的，源极栅与沟槽之间的沟槽绝缘层的厚度是控制栅与沟槽之间的沟槽绝缘层的厚度的4~5倍。
进一步的，靠近N-衬底外侧的两个沟槽绝缘层远离N-衬底的一端两侧设置有N+源区，P型体区在远离N-衬底的一侧设置有P+区域且P+区域与N+源区相连。
本发明的第二方面，提出一种IGBT器件结构制备方法，包括如下步骤：S1、采用N-半导体材料作为N-衬底，在N-衬底上形成沟槽；S2、在沟槽中淀积厚的沟槽绝缘层，并填入多晶硅源极栅；S3、回刻部分源极栅，热生长形成栅极氧化层，淀积多晶硅形成控制栅；S4、制作P型体区、N+源区、P+区域；S5、淀积层间介质，通过光刻、干刻形成接触孔；S6、淀积发射极金属，对金属进行光刻、干刻形成图形；S7、背部减薄；S8、背面注入N；S9、背面注入N+层以及P+层，背部金属化。
本发明的有益效果为：1. 提高IGBT的耐压可靠性，降低栅极电容，实现IGBT加MOSFET结合的器件结构，优化器件静动态损耗。2. 与常规平面IGBT相比，本专利使用了两种沟槽栅电极结构，一种是具有厚绝缘层的、与源极（Source）金属连接的源极栅结构，一种是源极栅加控制栅的结构。较厚的源极栅极绝缘层可以有效提高器件耐压可靠性。在导电栅极沟槽中间加入源极栅沟槽，可以在保障耐压的前提下有效降低栅极电容，优化器件开关速度。器件的背面漏极区域采用的P+N+P+的模式，这样可以将IGBT的低静态损耗与MOSFET的低关断损耗结合起来，从而实现静动态最优化的器件结构。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本发明的实施例，并且与描述一起用于解释本发明的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本发明的一些实施例，而不是全部实施例。对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1为本发明实施例的一种IGBT器件结构的结构示意图；
图中：1-P型体区、2-沟槽、3-沟槽绝缘层、4-源极栅、5-控制栅、6-P+区域、7-N+源区、8-发射极金属、9-FS层、10-P+层、11-N+层、12-N-衬底。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
实施例一、
请参阅图1。本发明的一种IGBT器件结构，包括：N-衬底12，N-衬底12的上表面为第一主面，N-衬底12的下表面为第二主面，第二主面一侧设置有FS层9，FS层9远离N-衬底12的一端设置有P+层10与N+层11，第一主面一侧设置有元胞，元胞包括与N-衬底12连接的P型体区1、沟槽2、设置在沟槽2内的沟槽绝缘层3、设置在沟槽绝缘层3内的多晶硅栅、设置在P型体区1远离N-衬底12一端的发射极金属8，沟槽绝缘层3贯穿P型体区1且部分伸入N-衬底12。P+层10有两个，且N+层11设置在两个P+层10之间。P+层10与N+层11的宽度均为FS层9的宽度的三分之一。沟槽绝缘层3共有三个且相互之间等距分布，靠近N-衬底12外侧的两个沟槽绝缘层3内的多晶硅栅包括处于P型体区1内的控制栅5与处于N-衬底12内的源极栅4，远离N-衬底12外侧的一个沟槽绝缘层3内的多晶硅栅包括与发射极金属8相连的源极栅4。源极栅4与沟槽2之间的沟槽绝缘层3的厚度是控制栅5与沟槽2之间的沟槽绝缘层3的厚度的4~5倍。靠近N-衬底12外侧的两个沟槽绝缘层3远离N-衬底12的一端两侧设置有N+源区7，P型体区1在远离N-衬底12的一侧设置有P+区域6且P+区域6与N+源区7相连。
本结构可以有效提高器件耐压可靠性，降低栅极电容，优化器件静动态损耗。其将沟槽2分成不同的栅电极结构，利用较厚的栅极绝缘层优化器件的耐压可靠性，利用部分沟槽2接源极电位降低栅极电容，优化器件动态损耗。将器件的背面漏极注入区域由现有的P+型调整成P+N+P+型，在器件关断时利用MOSFET的快速关断能力，在器件导通时利用IGBT的低导通损耗能力，形成静动态损耗最优化的器件结构。
实施例二、
本发明的一种IGBT器件结构制备方法，包括如下步骤：
S1、采用N-半导体材料作为N-衬底12，在N-衬底12上形成沟槽2；形成沟槽2的方式可以是在第一主面上，淀积用于刻蚀沟槽的硬掩膜层，通过光刻胶选择性的掩蔽，对硬掩膜层进行刻蚀，形成多个用于沟槽2刻蚀的硬掩膜窗口，通过硬掩膜窗口，利用各项异性刻蚀在第一导电类型漂移区内形成多个沟槽2结构。
S2、在沟槽2中淀积厚的沟槽绝缘层3，并填入多晶硅源极栅；
S3、回刻部分源极栅4，热生长形成栅极氧化层，淀积多晶硅形成控制栅5；控制栅5使用等离子体增强型化学气相沉积工艺淀积SiO2制作。
S4、制作P型体区1、N+源区7、P+区域6；P型体区1采用低压力化学气相沉积的方法沉积氧化硅，旋涂正胶，并对准放置掩膜版，对准曝光之后进行显影，刻蚀出窗口。在N-衬底12上旋涂正胶，并对准放置掩膜版，对准曝光之后进行显影，注入N型杂质高温推结形成局部N型重掺杂，形成所述N+源区7。
S5、淀积层间介质，通过光刻、干刻形成接触孔；
S6、淀积发射极金属8，对金属进行光刻、干刻形成图形；
S7、背部减薄；采用化学机械抛光的方法对N-衬底12背部进行减薄，并根据器件设计减薄到设计厚度。
S8、背面注入N；在N-衬底12背面处旋涂正胶，并对准放置掩膜版，对准曝光之后进行显影，注入N型杂质高温推结形成FS层，注入剂量为6.5×1014cm-2，推结时间180min。
S9、背面注入N+层11以及P+层10，背部金属化。在N-衬底12背面处旋涂正胶，并对准放置掩膜版，对准曝光之后进行显影，注入P型杂质高温推结形成局部P型重掺杂，注入剂量为1.2×1015cm-2，并进行背面金属化，进行钝化保护。
上面描述的内容可以单独地或者以各种方式组合起来实施，而这些变型方式都在本发明的保护范围之内。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包含一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个…”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制。尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (7)
1.一种IGBT器件结构，其特征为，包括：N-衬底（12），所述N-衬底（12）的上表面为第一主面，所述N-衬底（12）的下表面为第二主面，所述第二主面一侧设置有FS层（9），所述FS层（9）远离所述N-衬底（12）的一端设置有P+层（10）与N+层（11），所述第一主面一侧设置有元胞，所述元胞包括与所述N-衬底（12）连接的P型体区（1）、沟槽（2）、设置在所述沟槽（2）内的沟槽绝缘层（3）、设置在所述沟槽绝缘层（3）内的多晶硅栅、设置在所述P型体区（1）远离所述N-衬底（12）一端的发射极金属（8），所述沟槽绝缘层（3）贯穿所述P型体区（1）且部分伸入所述N-衬底（12）。
2.根据权利要求1所述的一种IGBT器件结构，其特征为，所述P+层（10）有两个，且所述N+层（11）设置在两个所述P+层（10）之间。
3.根据权利要求2所述的一种IGBT器件结构，其特征为，所述P+层（10）与N+层（11）的宽度均为所述FS层（9）的宽度的三分之一。
4.根据权利要求1所述的一种IGBT器件结构，其特征为，所述沟槽绝缘层（3）共有三个且相互之间等距分布，靠近所述N-衬底（12）外侧的两个所述沟槽绝缘层（3）内的所述多晶硅栅包括处于所述P型体区（1）内的控制栅（5）与处于所述N-衬底（12）内的源极栅（4），远离所述N-衬底（12）外侧的一个所述沟槽绝缘层（3）内的所述多晶硅栅包括与所述发射极金属（8）相连的源极栅（4）。
5.根据权利要求4所述的一种IGBT器件结构，其特征为，所述源极栅（4）与所述沟槽（2）之间的所述沟槽绝缘层（3）的厚度是所述控制栅（5）与所述沟槽（2）之间的所述沟槽绝缘层（3）的厚度的4~5倍。
6.根据权利要求4所述的一种IGBT器件结构，其特征为，靠近所述N-衬底（12）外侧的两个所述沟槽绝缘层（3）远离所述N-衬底（12）的一端两侧设置有N+源区（7），所述P型体区（1）在远离所述N-衬底（12）的一侧设置有P+区域（6）且所述P+区域（6）与所述N+源区（7）相连。
7.根据权利要求1所述的一种IGBT器件结构制备方法，其特征为，包括如下步骤：S1、采用N-半导体材料作为N-衬底（12），在所述N-衬底（12）上形成沟槽（2）；S2、在所述沟槽（2）中淀积厚的沟槽绝缘层（3），并填入多晶硅源极栅；S3、回刻部分源极栅（4），热生长形成栅极氧化层，淀积多晶硅形成控制栅（5）；S4、制作P型体区（1）、N+源区（7）、P+区域（6）；S5、淀积层间介质，通过光刻、干刻形成接触孔；S6、淀积发射极金属（8），对金属进行光刻、干刻形成图形；S7、背部减薄；S8、背面注入N；S9、背面注入N+层（11）以及P+层（10），背部金属化。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WW01 | Invention patent application withdrawn after publication | ||
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Application publication date: 20200911 |