CN114975620A - 低输入电容的沟槽型igbt器件及制备方法 - Google Patents

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Abstract

本发明涉及一种低输入电容的沟槽型IGBT器件及制备方法。其对任一元胞，均包括两个呈长条状的元胞沟槽，在沿元胞沟槽的长度方向上，在元胞沟槽内设置若干槽内发射极导电多晶硅，所述槽内发射极导电多晶硅从元胞沟槽的槽口向元胞沟槽的底部方向延伸，且槽内发射极导电多晶硅通过多晶硅间介质层所在区域的栅极导电多晶硅绝缘隔离；在元胞沟槽间相互邻近的外侧壁上设置第一导电类型源区，所述第一导电类型源区沿元胞沟槽的长度方向分布，槽内发射极导电多晶硅在元胞沟槽内的底部位于第一导电类型源区的底部的下方。本发明在不影响米勒电容下，降低了输入电容，有效的降低了器件的开关损耗。

Description

低输入电容的沟槽型IGBT器件及制备方法
技术领域
本发明涉及一种沟槽型IGBT器件及制备方法，尤其是一种低输入电容的沟槽型IGBT器件及制备方法。
背景技术
IGBT是功率半导体器件中具有代表性的一类器件，因其同时具有高耐压、低导通压降、易驱动、开关速度快等优点，在开关电源、变频调速、新能源电机驱动等许多功率领域有重要的应用。
随着IGBT技术的发展，沟槽栅IGBT器件逐渐成为主流。为了提高沟槽栅IGBT芯片的电流密度，降低沟槽栅IGBT器件的损耗，沟槽栅IGBT器件的沟槽栅极密度越来越大。沟道栅极的密度越大，会导致IGBT的输入电容增大，从而导致IGBT的工作损耗增大。沟道栅极密度增大，IGBT的短路电流降增大，导致IGBT的短路能力降低。
为了降低IGBT器件的输入电容，现有技术中将IGBT器件中的部分栅极导电多晶硅与发射极相连。为了提高器件的短路能力，现有技术中取消局部N+发射极，使得器件的饱和电流下降，从而提升器件的短路能力。
虽然局部栅极导电多晶硅连接至发射极可以降低输入电容，但是米勒电容也降低，将导致器件工作时产生高的dU/dt，影响IGBT工作系统的稳定性。取消局部N+发射极，在工艺实现上，可通过增加光刻图形实现，但是实际工艺中N+发射极设置受光刻工艺的限制，工艺实现上具有一定的约束性。局部N+发射极还会沿着多晶栅极扩散，不利于短路电流的精确设置。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种低输入电容的沟槽型IGBT器件及制备方法，其在不影响米勒电容下，降低了输入电容，有效的降低了器件的开关损耗。
按照本发明提供的技术方案，所述低输入电容的沟槽型IGBT器件，包括具有第一导电类型的半导体基板以及制备于所述半导体基板中心区的元胞区，所述元胞区内包括若干并联分布的元胞，元胞区内的元胞采用沟槽结构；
在所述IGBT器件的俯视平面上，对任一元胞，均包括两个呈长条状的元胞沟槽，在元胞沟槽内均设置栅极导电多晶硅，所述栅极导电多晶硅通过沟槽绝缘氧化层与所在元胞沟槽的内侧壁以及底壁绝缘隔离；在沿元胞沟槽的长度方向上，在元胞沟槽内设置若干槽内发射极导电多晶硅，所述槽内发射极导电多晶硅从元胞沟槽的槽口向元胞沟槽的底部方向延伸，且槽内发射极导电多晶硅通过多晶硅间介质层所在区域的栅极导电多晶硅绝缘隔离；
在元胞沟槽间相互邻近的外侧壁上设置第一导电类型源区，所述第一导电类型源区沿元胞沟槽的长度方向分布，槽内发射极导电多晶硅在元胞沟槽内的底部位于第一导电类型源区的底部的下方；
所述元胞沟槽内的栅极导电多晶硅与栅极金属层欧姆接触，槽内发射极导电多晶硅与发射极金属层欧姆接触，所述栅极金属层、发射极金属层位于半导体基板正面的上方。
在元胞沟槽间还设置第二导电类型基区，第一导电类型源区位于所述第二导电类型基区内，元胞沟槽的槽底位于所述第二导电类型基区的下方；槽内发射极导电多晶硅的底部与第二导电类型基区对应，第二导电类型基区的底部位于槽内发射极导电多晶硅底部的下方。
在第二导电类型基区内还设置第二导电类型发射极接触区，所述第二导电类型发射极接触区与第二导电类型基区内的第一导电类型源区接触，第一导电类型源区间位于发射极接触孔的两侧；
第二导电类型发射极接触区在第二导电类型基区内的长度小于两元胞沟槽相应外侧壁之间的距离。
所述多晶硅间介质层包括二氧化硅层。
一种低输入电容的沟槽型IGBT器件的制备方法，所述制备方法包括如下步骤：
步骤1、提供第一导电类型的半导体基板，并在半导体基板的正面制备得到所需的元胞沟槽；
步骤2、在上述元胞沟槽内制备沟槽绝缘氧化层，所述沟槽绝缘氧化层覆盖元胞沟槽的内侧壁以及底壁；
步骤3、在上述半导体基板的正面进行多晶硅淀积，以得到填充于元胞沟槽内的栅极导电多晶硅，元胞沟槽内的栅极导电多晶硅通过沟槽绝缘氧化层与所在元胞沟槽的侧壁以及底壁绝缘隔离；
步骤4、选择性地掩蔽和刻蚀上述元胞沟槽内的栅极导电多晶硅，以在元胞沟槽内上部得到若干沟槽内槽体，所述沟槽内槽体从元胞沟槽槽口指向所述元胞沟槽槽底的方向垂直延伸；
步骤5、在上述沟槽内槽体内制备多晶硅间介质层，所述多晶硅间介质层覆盖沟槽内槽体的侧壁以及底壁；
步骤6、在上述半导体基板正面上方进行多晶硅淀积，以得到槽内发射极导电多晶硅；
步骤7、在上述半导体基板内制备第二导电类型基区以及位于所述第二导电类型基区内的第一导电类型源区，其中，元胞沟槽的槽底位于所述第二导电类型基区的下方；槽内发射极导电多晶硅的底部与第二导电类型基区对应，槽内发射极导电多晶硅在元胞沟槽内的底部位于第一导电类型源区的底部的下方，第二导电类型基区的底部位于槽内发射极导电多晶硅底部的下方；
步骤8、在上述半导体基板正面上方进行正面电极工艺，以得到所需的正面元胞电极，所述正面元胞电极包括栅极金属层以及发射极金属层层，其中，栅极金属层与元胞沟槽内的栅极导电多晶硅与欧姆接触，发射极金属层与槽内发射极导电多晶硅欧姆接触。
所述多晶硅间介质层包括二氧化硅层，所述多晶硅间介质层的厚度为100nm～500nm。
所述元胞沟槽的宽度为0.5μm～1.5μm，元胞沟槽的深度为4μm～8μm；元胞内，两元胞沟槽之间的间距为1μm～5μm。
所述沟槽绝缘氧化层的厚度为800nm～1400nm。
所述元胞内的元胞沟槽呈长条形，元胞内的两个元胞沟槽相互平行。
所述半导体基板的材料包括硅；在所述半导体基板的背面制备有背面电极结构。
所述“第一导电类型”和“第二导电类型”两者中，对于N型IGBT器件，第一导电类型指N型，第二导电类型为P型；对于P型IGBT器件，第一导电类型与第二导电类型所指的类型与N型半导体器件正好相反。
本发明的优点：当沿元胞沟槽的长度方向设置若干槽内发射极导电多晶硅时，槽内发射极导电多晶硅通过多晶硅间介质层与所在元胞沟槽内的栅极导电多晶硅绝缘隔离，通过槽内发射极导电多晶硅，使得元胞沟槽内栅极导电多晶硅与第一导电类型源区和第二导电类型基区的交叠区变小，从而降低了输入电容。由于嵌入到半导体基板内的栅极导电多晶硅的深度没有变化，所以米勒电容没有变化，即不会影响IGBT器件的米勒电容。
附图说明
图1为本发明IGBT器件的俯视图。
图2为图1中的A-A向剖视图。
图3为图1中的B-B向剖视图。
图4为图1中的C-C向剖视图。
附图标记说明：1-元胞沟槽、2-槽内发射极导电多晶硅、3-栅极导电多晶硅、4-N+源区、5-P型基区、6-P+发射极接触区、7-发射极接触孔、8-沟槽绝缘氧化层、9-半导体基板、10-多晶硅间介质层。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图1、图2、图3和图4所示：为了不影响米勒电容下，降低了输入电容，有效的降低了器件的开关损耗，以N型IGBT器件为例，本发明包括具有N型的半导体基板9以及制备于所述半导体基板9中心区的元胞区，所述元胞区内包括若干并联分布的元胞，元胞区内的元胞采用沟槽结构；
在所述IGBT器件的俯视平面上，对任一元胞，均包括两个呈长条状的元胞沟槽1，在元胞沟槽1内均设置栅极导电多晶硅3，所述栅极导电多晶硅3通过沟槽绝缘氧化层8与所在元胞沟槽1的内侧壁以及底壁绝缘隔离；
在沿元胞沟槽1的长度方向上，在元胞沟槽1内设置若干槽内发射极导电多晶硅2，所述槽内发射极导电多晶硅2从元胞沟槽1的槽口向元胞沟槽1的底部方向延伸，且槽内发射极导电多晶硅2通过多晶硅间介质层10所在区域的栅极导电多晶硅3绝缘隔离；
在元胞沟槽1间相互邻近的外侧壁上设置N+源区4，所述N+源区4沿元胞沟槽1的长度方向分布，槽内发射极导电多晶硅2在元胞沟槽1内的底部位于N+源区4的底部的下方；
所述元胞沟槽1内的栅极导电多晶硅3与栅极金属层欧姆接触，槽内发射极导电多晶硅2与发射极金属层欧姆接触，所述栅极金属层、发射极金属层位于半导体基板9正面的上方。
具体地，半导体基板9可以采用硅衬底等形式，具体可以根据需要选择，以能满足实际需求为准。元胞区一般制备于半导体基板9的正面，半导体基板9的正面为与所述半导体基板9背面相对应的表面，具体与现有相一致。元胞区内包括若干元胞，元胞区内的元胞并联分布，元胞区的具体作用与现有相一致。
本发明实施例中，元胞区内的元胞采用沟槽结构，即能形成沟槽型IGBT器件。如图1所示，在所述沟槽型IGBT器件的俯视平面上，任一元胞均采用相同的结构形式，具体地，任一元胞均包括两个元胞沟槽1，两个元胞沟槽1均呈长条状，当然，两个元胞沟槽1的长度方向相互平行。
在元胞沟槽1内填充有栅极导电多晶硅3，栅极导电多晶硅3均布在元胞沟槽1内，栅极导电多晶硅3通过元胞沟槽1内的沟槽绝缘氧化层8与所在元胞沟槽1的内侧壁以及底壁绝缘隔离，沟槽绝缘氧化层8一般可为通过热氧化工艺生长的热氧化层。
具体实施时，在沿元胞沟槽1的长度方向上，还设置若干槽内发射极导电多晶硅2，槽内发射极导电多晶硅2全部位于元胞沟槽1内，具体地，槽内发射极导电多晶硅2在元胞沟槽1内，从元胞沟槽1的槽口向元胞沟槽1的槽底方向延伸，槽内发射极导电多晶硅2在元胞沟槽1内的深度小于元胞沟槽1的深度，槽内发射极导电多晶硅2一般位于元胞沟槽1内上部。
在元胞沟槽1内设置槽内发射极导电多晶硅2后，所述槽内发射极导电多晶硅2通过多晶硅间介质层10与所在区域的栅极导电多晶硅3绝缘隔离，即槽内发射极导电多晶硅2通过多晶硅间介质层10与所述槽内发射极导电多晶硅2的外圈以及底部的栅极导电多晶硅2绝缘隔离。元胞沟槽1内相邻的槽内发射极导电多晶硅2通过栅极导电多晶硅3以及多晶硅间介质层10隔离。
具体实施时，所述多晶硅间介质层10包括二氧化硅层，当然，多晶硅间介质层10还可以采用其他的形式，以能满足将槽内发射极导电多晶硅2与栅极导电多晶硅3间绝缘隔离均可，此处不再赘述。
具体实施时，为了能形成导电沟道，元胞内元胞沟槽1相互对应邻近的外侧壁设置N+源区4，N+源区4与邻近元胞沟槽1的外侧壁接触，且沿所述元胞沟槽1的长度方向分布。如图1所示，元胞1内的两个元胞沟槽1，一元胞沟槽1邻近另一元胞沟槽1的外侧壁与N+源区4接触。本发明实施例中，槽内发射极导电多晶硅2在元胞沟槽1内的底部位于N+源区4的底部的下方。
为了能形成IGBT器件的栅电极以及发射极，所述元胞沟槽1内的栅极导电多晶硅3与栅极金属层欧姆接触，以利用栅极金属层形成IGBT器件的栅电极；槽内发射极导电多晶硅2与发射极金属层欧姆接触，以利用发射极金属层形成IGBT器件的发射极。所述栅极金属层、发射极金属层位于半导体基板9正面的上方，利用发射极金属层型层发射极、利用栅极金属层型层栅电极的具体情况与现有相一致，此处不再赘述。
进一步地，在元胞沟槽1间还设置P型基区5，N+源区4位于所述P型基区5内，元胞沟槽1的槽底位于所述P型基区5的下方；槽内发射极导电多晶硅2的底部与P型基区5对应，P型基区5的底部位于槽内发射极导电多晶硅2底部的下方。
具体实施时，在元胞沟槽1间还设置P型基区5，P型基区5的深度大于N+源区4在半导体基板9内的深度，一般地，先制备得到P型基区5，并在所述P型基区5内制备N+源区4。P型基区5一般横贯元胞区，元胞沟槽1贯穿P型基区5，即元胞沟槽1的槽底位于P型基区5的下方。槽内发射极导电多晶硅2的底部与P型基区5对应，具体是指槽内发射极导电多晶硅2的底部位于P型基区5的区间内，且P型基区5的底部位于槽内发射极导电多晶硅2底部的下方，即槽内发射极导电多晶硅2在元胞沟槽1内的底部，不会超过P型基区5的下方。
进一步地，在P型基区5内还设置P+发射极接触区6，所述P+发射极接触区6与第P型基区5内的N+源区4接触，N+源区4间位于发射极接触孔7的两侧；
P+发射极接触区6在P型基区5内的长度小于两元胞沟槽1相应外侧壁之间的距离。
本发明实施例中，在P型基区5内还设置P+发射极接触区6，P+发射极接触区6连接元胞内与元胞沟槽1外侧壁接触的N+源区4。具体实施时，发射极金属还需要与N+源区4以及P+发射极接触区6欧姆接触。
为了能达到所需的连接配合，还包括发射极接触孔7，发射极接触孔7与P+发射极接触区6正对应，N+源区4位于发射极接触孔7的两侧；从而在发射极金属层填充在发射极接触孔7内时，发射极金属层能与元胞内P+发射极接触区6以及两侧的N+源区4欧姆接触。
P+发射极接触区6的掺杂浓度大于P型基区5的掺杂浓度。P+发射极接触区6位于两个元胞沟槽1之间，P+发射极接触区6在P型基区5内的长度小于两元胞沟槽1相应外侧壁之间的距离，一般地，P+发射极接触区6不与任一元胞沟槽1的外侧壁接触。
综上，当沿元胞沟槽1的长度方向设置若干槽内发射极导电多晶硅2时，使得元胞沟槽1内栅极导电多晶硅2与N+源区4和P型基区5的交叠区变小，从而降低了输入电容。由于嵌入到半导体基板内的栅极导电多晶硅3的深度没有变化，所以米勒电容没有变化，即不会影响IGBT器件的米勒电容。
具体地，对上述低输入电容的沟槽型IGBT器件的制备方法，可以通过下述工艺步骤制备得到，具体地，所述制备方法包括如下步骤：
步骤1、提供N型的半导体基板9，并在半导体基板9的正面制备得到所需的元胞沟槽1；
具体地，半导体基板9可选择所需的类型，在确定半导体基板9后，可以采用现有常用的技术手段在对半导体基板9进行沟槽刻蚀，以制备得到元胞沟槽1；当然，制备的元胞沟槽1以能满足所形成的元胞为准。由上述说明可知，任一元胞，均包括两个元胞沟槽1，且元胞沟槽1呈长条形，元胞内的两个元胞沟槽1相互平行。
具体实施时，所述元胞沟槽1的宽度为0.5μm～1.5μm，元胞沟槽1的深度为4μm～8μm；元胞内，两元胞沟槽1之间的间距为1μm～5μm。
步骤2、在上述元胞沟槽1内制备沟槽绝缘氧化层8，所述沟槽绝缘氧化层8覆盖元胞沟槽1的内侧壁以及底壁；
具体地，采用本技术领域常用的技术手段制备沟槽绝缘氧化层8，如采用热氧化工艺制备沟槽绝缘氧化层8，所制备得到的沟槽绝缘氧化层8覆盖元胞沟槽1的内侧壁以及底壁。具体实施时，所述沟槽绝缘氧化层8的厚度为800nm～1400nm。
步骤3、在上述半导体基板9的正面进行多晶硅淀积，以得到填充于元胞沟槽1内的栅极导电多晶硅3，元胞沟槽1内的栅极导电多晶硅3通过沟槽绝缘氧化层8与所在元胞沟槽1的侧壁以及底壁绝缘隔离；
具体地，采用本技术领域常用的技术手段进行多晶硅淀积，淀积多晶硅后，能将多晶硅填充于元胞沟槽1内，以形成栅极导电多晶硅3，元胞沟槽1内的栅极导电多晶硅3通过沟槽绝缘氧化层8与所在元胞沟槽1的侧壁以及底壁绝缘隔离。
步骤4、选择性地掩蔽和刻蚀上述元胞沟槽1内的栅极导电多晶硅3，以在元胞沟槽1内上部得到若干沟槽内槽体，所述沟槽内槽体从元胞沟槽1槽口指向所述元胞沟槽1槽底的方向垂直延伸；
具体地，步骤3中多晶硅淀积时，也会覆盖半导体基板的正面，在对元胞沟槽1内的栅极导电多晶硅3刻蚀时，也需要对半导体基板9正面上的多晶硅刻蚀去除。
刻蚀后，在元胞沟槽1内的上部得到若干沟槽内槽体，所述沟槽内槽体的深度小于元胞沟槽1的深度，多个沟槽内槽体沿元胞沟槽1的长度方向依次分布，沟槽内槽体的数量可以根据需要选择，此处不再赘述。得到沟槽内槽体后，相邻的沟槽内槽体通过栅极导电多晶硅3间隔。
步骤5、在上述沟槽内槽体内制备多晶硅间介质层10，所述多晶硅间介质层10覆盖沟槽内槽体的侧壁以及底壁；
具体实施时，采用本技术领域常用的技术手段制备多晶硅间介质层10，多晶硅间介质层10仅覆盖沟槽内槽体的侧壁以及底壁。具体地，所述多晶硅间介质层10包括二氧化硅层，所述多晶硅间介质层10的厚度为100nm～500nm。
步骤6、在上述半导体基板9正面上方进行多晶硅淀积，以得到槽内发射极导电多晶硅2；
本发明实施例中，在得到多晶硅间介质层10后，再进行多晶硅淀积，以能得到填充于沟槽内槽体内的槽内发射极导电多晶硅2，得到的槽内发射极导电多晶硅2通过多晶硅间介质层10能与元胞沟槽1内的栅极导电多晶硅3绝缘隔离，即能使得槽内发射极导电多晶硅2与所在元胞沟槽1内的栅极导电多晶硅3间相互独立，而元胞沟槽1内的栅极导电多晶硅3连接成一体，元胞沟槽1内的槽内发射极导电多晶硅2相互隔离。
步骤7、在上述半导体基板9内制备P型基区5以及位于所述P型基区5内的N+源区4，其中，元胞沟槽1的槽底位于所述P型基区5的下方；槽内发射极导电多晶硅2的底部与P型基区5对应，槽内发射极导电多晶硅2在元胞沟槽1内的底部位于N+源区4的底部的下方，P型基区5的底部位于槽内发射极导电多晶硅2底部的下方；
进一步地，采用本技术领域常用的技术手段进行P型基区5、N+源区4的制备，即元胞沟槽1的槽底位于所述P型基区5的下方；槽内发射极导电多晶硅2的底部与P型基区5对应，槽内发射极导电多晶硅2在元胞沟槽1内的底部位于N+源区4的底部的下方，P型基区5的底部位于槽内发射极导电多晶硅2底部的下方。
当然，具体实施时，在P型基区5内还制备P+发射极接触区6以及发射极接触孔，P型基区5、P+发射极接触区6以及N+源区4的具体情况可以参考上述说明，此处不再赘述。
步骤8、在上述半导体基板9正面上方进行正面电极工艺，以得到所需的正面元胞电极，所述正面元胞电极包括栅极金属层以及发射极金属层，其中，栅极金属层与元胞沟槽内的栅极导电多晶硅3欧姆接触，发射极金属层与槽内发射极导电多晶硅2欧姆接触。
具体实施时，采用现有常用的技术手段制备正面元胞电极，其中，栅极金属层与元胞沟槽内的栅极导电多晶硅3与欧姆接触，发射极金属层与槽内发射极导电多晶硅2欧姆接触，利用栅极金属层能型层栅电极，利用发射极金属层能型层发射极，通过栅极金属层、发射极金属层分别形成栅电极、发射极的具体方式与现有相一致，此处不再赘述。
进一步地，所述半导体基板9的材料包括硅；在所述半导体基板9的背面制备有背面电极结构。
本发明实施例中，所述背面电极结构，具体是指能形成IGBT器件所需的背面电极形式，背面电极结构的具体形式可以根据需要选择，此处不再赘述。

Claims (10)

1.一种低输入电容的沟槽型IGBT器件，包括具有第一导电类型的半导体基板以及制备于所述半导体基板中心区的元胞区，所述元胞区内包括若干并联分布的元胞，元胞区内的元胞采用沟槽结构；其特征是：
在所述IGBT器件的俯视平面上，对任一元胞，均包括两个呈长条状的元胞沟槽，在元胞沟槽内均设置栅极导电多晶硅，所述栅极导电多晶硅通过沟槽绝缘氧化层与所在元胞沟槽的内侧壁以及底壁绝缘隔离；
在沿元胞沟槽的长度方向上，在元胞沟槽内设置若干槽内发射极导电多晶硅，所述槽内发射极导电多晶硅从元胞沟槽的槽口向元胞沟槽的底部方向延伸，且槽内发射极导电多晶硅通过多晶硅间介质层所在区域的栅极导电多晶硅绝缘隔离；
在元胞沟槽间相互邻近的外侧壁上设置第一导电类型源区，所述第一导电类型源区沿元胞沟槽的长度方向分布，槽内发射极导电多晶硅在元胞沟槽内的底部位于第一导电类型源区的底部的下方；
所述元胞沟槽内的栅极导电多晶硅与栅极金属层欧姆接触，槽内发射极导电多晶硅与发射极金属层欧姆接触，所述栅极金属层、发射极金属层位于半导体基板正面的上方。
2.根据权利要求1所述的低输入电容的沟槽型IGBT器件，其特征是：在元胞沟槽间还设置第二导电类型基区，第一导电类型源区位于所述第二导电类型基区内，元胞沟槽的槽底位于所述第二导电类型基区的下方；槽内发射极导电多晶硅的底部与第二导电类型基区对应，第二导电类型基区的底部位于槽内发射极导电多晶硅底部的下方。
3.根据权利要求2所述的低输入电容的沟槽型IGBT器件，其特征是：在第二导电类型基区内还设置第二导电类型发射极接触区，所述第二导电类型发射极接触区与第二导电类型基区内的第一导电类型源区接触，第一导电类型源区间位于发射极接触孔的两侧；
第二导电类型发射极接触区在第二导电类型基区内的长度小于两元胞沟槽相应外侧壁之间的距离。
4.根据权利要求1所述的低输入电容的沟槽型IGBT器件，其特征是：所述多晶硅间介质层包括二氧化硅层。
5.一种低输入电容的沟槽型IGBT器件的制备方法，其特征是，所述制备方法包括如下步骤：
步骤1、提供第一导电类型的半导体基板，并在半导体基板的正面制备得到所需的元胞沟槽；
步骤2、在上述元胞沟槽内制备沟槽绝缘氧化层，所述沟槽绝缘氧化层覆盖元胞沟槽的内侧壁以及底壁；
步骤3、在上述半导体基板的正面进行多晶硅淀积，以得到填充于元胞沟槽内的栅极导电多晶硅，元胞沟槽内的栅极导电多晶硅通过沟槽绝缘氧化层与所在元胞沟槽的侧壁以及底壁绝缘隔离；
步骤4、选择性地掩蔽和刻蚀上述元胞沟槽内的栅极导电多晶硅，以在元胞沟槽内上部得到若干沟槽内槽体，所述沟槽内槽体从元胞沟槽槽口指向所述元胞沟槽槽底的方向垂直延伸；
步骤5、在上述沟槽内槽体内制备多晶硅间介质层，所述多晶硅间介质层覆盖沟槽内槽体的侧壁以及底壁；
步骤6、在上述半导体基板正面上方进行多晶硅淀积，以得到槽内发射极导电多晶硅；
步骤7、在上述半导体基板内制备第二导电类型基区以及位于所述第二导电类型基区内的第一导电类型源区，其中，元胞沟槽的槽底位于所述第二导电类型基区的下方；槽内发射极导电多晶硅的底部与第二导电类型基区对应，槽内发射极导电多晶硅在元胞沟槽内的底部位于第一导电类型源区的底部的下方，第二导电类型基区的底部位于槽内发射极导电多晶硅底部的下方；
步骤8、在上述半导体基板正面上方进行正面电极工艺，以得到所需的正面元胞电极，所述正面元胞电极包括栅极金属层以及发射极金属层层，其中，栅极金属层与元胞沟槽内的栅极导电多晶硅与欧姆接触，发射极金属层与槽内发射极导电多晶硅欧姆接触。
6.根据权利要求5所述低输入电容的沟槽型IGBT器件的制备方法，其特征是，所述多晶硅间介质层包括二氧化硅层，所述多晶硅间介质层的厚度为100nm～500nm。
7.根据权利要求5所述低输入电容的沟槽型IGBT器件的制备方法，其特征是，所述元胞沟槽的宽度为0.5μm～1.5μm，元胞沟槽的深度为4μm～8μm；元胞内，两元胞沟槽之间的间距为1μm～5μm。
8.根据权利要求5至7任一项所述低输入电容的沟槽型IGBT器件的制备方法，其特征是，所述沟槽绝缘氧化层的厚度为800nm～1400nm。
9.根据权利要求5至7任一项所述低输入电容的沟槽型IGBT器件的制备方法，其特征是，所述元胞内的元胞沟槽呈长条形，元胞内的两个元胞沟槽相互平行。
10.根据权利要求5至7任一项所述低输入电容的沟槽型IGBT器件的制备方法，其特征是，所述半导体基板的材料包括硅；在所述半导体基板的背面制备有背面电极结构。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160365434A1 (en) * 2014-08-20 2016-12-15 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing a semiconductor device
CN107731899A (zh) * 2017-10-20 2018-02-23 电子科技大学 一种具有拑位结构的沟槽栅电荷储存型igbt器件及其制造方法
CN110444471A (zh) * 2019-08-22 2019-11-12 电子科技大学 一种3维分离栅沟槽电荷存储型igbt的制备方法
CN111653616A (zh) * 2020-06-24 2020-09-11 程炜涛 一种igbt器件结构及其制备方法
CN113097297A (zh) * 2021-03-26 2021-07-09 上海埃积半导体有限公司 功率器件结构及制作方法
CN113725292A (zh) * 2021-07-14 2021-11-30 全球能源互联网研究院有限公司 一种具有低导通电压高抗闩锁能力的igbt及其制备方法
CN114093930A (zh) * 2021-11-18 2022-02-25 南京芯长征科技有限公司 能抑制开关震荡的功率半导体器件及其制备方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160365434A1 (en) * 2014-08-20 2016-12-15 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing a semiconductor device
CN107731899A (zh) * 2017-10-20 2018-02-23 电子科技大学 一种具有拑位结构的沟槽栅电荷储存型igbt器件及其制造方法
CN110444471A (zh) * 2019-08-22 2019-11-12 电子科技大学 一种3维分离栅沟槽电荷存储型igbt的制备方法
CN111653616A (zh) * 2020-06-24 2020-09-11 程炜涛 一种igbt器件结构及其制备方法
CN113097297A (zh) * 2021-03-26 2021-07-09 上海埃积半导体有限公司 功率器件结构及制作方法
CN113725292A (zh) * 2021-07-14 2021-11-30 全球能源互联网研究院有限公司 一种具有低导通电压高抗闩锁能力的igbt及其制备方法
CN114093930A (zh) * 2021-11-18 2022-02-25 南京芯长征科技有限公司 能抑制开关震荡的功率半导体器件及其制备方法

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