CN213150783U - 沟槽功率半导体器件 - Google Patents

Abstract

本实用新型涉及一种沟槽功率半导体器件，它包括漏极金属、第一导电类型衬底、第一导电类型外延层、第一类沟槽、第二类沟槽、第三类沟槽、第一类氧化层、第二类氧化层、第三类氧化层、第一类导电多晶硅、第二类导电多晶硅、第三类导电多晶硅、第二导电类型体区、第一导电类型源区、绝缘介质层、源极金属、有源区、第一过渡区与第二过渡区；所述第一类氧化层的厚度小于第二类氧化层以及第三类氧化层的厚度，第二类氧化层与第三类氧化层的厚度相等。本实用新型由于第一类氧化层的厚度小于第二类氧化层、第三类氧化层以及第四类氧化层的厚度，可以保证终端击穿电压高于元胞击穿电压，提高了器件可靠性。

Description

沟槽功率半导体器件

技术领域

本实用新型属于功率半导体器件技术领域，具体地说是一种沟槽功率半导体器件。

背景技术

目前，普通沟槽MOSFET产品的终端大多采用多个场限环组成终端结构，这样至少需要6块光刻板：沟槽刻蚀一块、终端氧化层刻蚀一块、第一导电类型源区注入一块、接触孔刻蚀一块、金属刻蚀一块、钝化层刻蚀一块。为了进一步降低成本，提升产品的竞争力，需要开发一款只要5块光刻板的产品。

发明内容

本实用新型的目的是克服现有技术中存在的不足，提供一种能降低产品的生产成本且器件制造方法与现有半导体工艺兼容的沟槽功率半导体器件。

按照本实用新型提供的技术方案，所述沟槽功率半导体器件，包括漏极金属、第一导电类型衬底、第一导电类型外延层、第一类沟槽、第二类沟槽、第三类沟槽、第一类氧化层、第二类氧化层、第三类氧化层、第一类导电多晶硅、第二类导电多晶硅、第三类导电多晶硅、第二导电类型体区、第一导电类型源区、绝缘介质层、源极金属、有源区、第一过渡区与第二过渡区；

在漏极金属上设有第一导电类型衬底，在第一导电类型衬底上设有第一导电类型外延层，在第一导电类型外延层上设有第二导电类型体区，将沟槽功率半导体器件的中心区域设为有源区、将有源区的外围设为第一过渡区以及将第一过渡区的外围设为第二过渡区；

在有源区内，在第二导电类型体区上设有第一导电类型源区，所述第一类沟槽从第一导电类型源区的上表面向下穿透第二导电类型体区进入第一导电类型外延层内，在第一类沟槽的侧壁与底面设有第一类氧化层，在第一类氧化层内设有第一类导电多晶硅，第一类导电多晶硅与第一导电类型外延层、第二导电类型体区以及第一导电类型源区之间通过第一类氧化层绝缘，在第一类氧化层、第一类导电多晶硅与第一导电类型源区上设有绝缘介质层；

在第一过渡区内，所述第二类沟槽从第二导电类型体区的上表面向下穿透第二导电类型体区进入第一导电类型外延层内，在第二类沟槽的侧壁与底面设有第二类氧化层，在第二类氧化层内设有第二类导电多晶硅，第二类导电多晶硅与第一导电类型外延层、第二导电类型体区之间通过第二类氧化层绝缘，在第二类氧化层、第二类导电多晶硅与第二导电类型体区上设有绝缘介质层；

在第二过渡区内，所述第三类沟槽从第二导电类型体区的上表面向下穿透第二导电类型体区进入第一导电类型外延层内，在第三类沟槽的侧壁与底面设有第三类氧化层，在第三类氧化层内设有第三类导电多晶硅，第三类导电多晶硅与第一导电类型外延层、第二导电类型体区之间通过第三类氧化层绝缘，在第三类氧化层、第三类导电多晶硅与第二导电类型体区上设有绝缘介质层；

在有源区内，在绝缘介质层上设有源极金属，源极金属通过设置在绝缘介质层内的通孔与第一导电类型源区、第二导电类型体区欧姆接触；在第一过渡区内，源极金属通过设置在绝缘介质层内的通孔与第二导电类型体区欧姆接触；在第二过渡区内，源极金属通过设置在绝缘介质层内的通孔与第三类导电多晶硅欧姆接触；

所述第一类氧化层的厚度小于第二类氧化层以及第三类氧化层的厚度，第二类氧化层与第三类氧化层的厚度相等。

作为优选，还设有终端区，在终端区内设有第四类沟槽、第四类氧化层、第四类导电多晶硅与金属桥；

所述终端区设在第二过渡区的外围，第四类沟槽从第二导电类型体区的上表面向下穿透第二导电类型体区进入第一导电类型外延层内，在第四类沟槽的侧壁与底面设有第四类氧化层，在第四类氧化层内设有第四类导电多晶硅，第四类导电多晶硅与第一导电类型外延层、第二导电类型体区之间通过第四类氧化层绝缘，在第四类氧化层、第四类导电多晶硅与第二导电类型体区上设有绝缘介质层，在终端区内，在绝缘介质层上设有金属桥，所述金属桥的一端通过绝缘介质层上的通孔与第四类导电多晶硅欧姆接触，金属桥的另一端通过绝缘介质层上的通孔与第四类沟槽相邻一侧的第二导电类型体区欧姆接触；

所述第一类氧化层的厚度小于第二类氧化层、第三类氧化层以及第四类氧化层的厚度，第二类氧化层、第三类氧化层与第四类氧化层的厚度相等。

作为优选，还包括第二导电类型第一阱区、第二导电类型第二阱区与第二导电类型第三阱区；

在所述第二类沟槽的下方设置第二导电类型第一阱区，在所述第三类沟槽的下方设置第二导电类型第二阱区，所述第四类沟槽的下方设置第二导电类型第三阱区。

作为优选，还设有第一导电类型阱区；在所述第一类沟槽的下方设置第一导电类型阱区。

作为优选，还设有终端区，在终端区内设有第四类沟槽、第二导电类型第三阱区、第四类氧化层与第四类导电多晶硅；

所述终端区设在第二过渡区的外围，第四类沟槽从第二导电类型体区的上表面向下穿透第二导电类型体区进入第一导电类型外延层内，在第四类沟槽的侧壁与底面设有第四类氧化层，在第四类氧化层内设有第四类导电多晶硅，第四类导电多晶硅与第一导电类型外延层、第二导电类型体区之间通过第四类氧化层绝缘，在第四类氧化层、第四类导电多晶硅与第二导电类型体区上设有绝缘介质层；

在所述第一类沟槽的下方还设置第一导电类型阱区，在所述第二类沟槽的下方还设置第二导电类型第一阱区，在所述第三类沟槽的下方还设置第二导电类型第二阱区，所述第四类沟槽的下方设置第二导电类型第三阱区。

作为优选，所述第二类氧化层与第三类氧化层的厚度均为1000Å~10000Å。

作为优选，所述第二类氧化层、第三类氧化层与第四类氧化层的厚度均为1000Å~10000Å。

作为优选，所述终端区内的第四类导电多晶硅呈浮空设置。

本实用新型由于第一类氧化层的厚度小于第二类氧化层、第三类氧化层以及第四类氧化层的厚度，可以保证终端击穿电压高于元胞击穿电压，提高了器件可靠性。本实用新型降低产品的生产成本且器件制造方法与现有半导体工艺兼容，本实用新型只需要5块光刻板的即可完成普通沟槽MOSFET产品的生产。

附图说明

图1是本实用新型的实施例1的结构示意图。

图2是本实用新型的实施例2的结构示意图。

图3是本实用新型的实施例3的结构示意图。

图4是本实用新型的实施例4的结构示意图。

图5是本实用新型的实施例5的结构示意图。

图6为本实用新型实施例4形成第二导电类型体区的剖视结构示意图。

图7为本实用新型实施例4形成第一类沟槽、第二类沟槽、第三类沟槽和第四类沟槽的剖视结构示意图。

图8为本实用新型实施例4淀积隔离氧化阻挡层并刻蚀去除第一过渡区、第二过渡区和终端区内的隔离氧化阻挡层的剖视结构示意图。

图9为本实用新型实施例4形成第二导电类型第一阱区、第二导电类型第二阱区、第二导电类型第三阱区的剖视结构示意图。

图10为本实用新型实施例4形成第二类氧化层、第三类氧化层、第四类氧化层的剖视结构示意图。

图11为本实用新型实施例4去除有源区内的隔离氧化阻挡层的剖视结构示意图。

图12为本实用新型实施例4在有源区内形成第一类氧化层的剖视结构示意图。

图13为本实用新型实施例4形成第一类导电多晶硅、第二类导电多晶硅、第三类导电多晶硅、第四类导电多晶硅的剖视结构示意图。

图14为本实用新型实施例4形成第一导电类型源区的剖视结构示意图。

图15为本实用新型实施例4淀积绝缘介质层的剖视结构示意图。

图16为本实用新型实施例4形成通孔的剖视结构示意图。

图17为本实用新型实施例4形成源极金属、金属桥与漏极金属的剖视结构示意图。

具体实施方式

下面结合具体实施例对本实用新型作进一步说明。

为使本实用新型的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本实用新型进一步详细说明。其中相同的零部件用相同的附图标记表示。需要说明的是，下面描述中使用的词语“前”、“后”、“左”、“右”、“上”和“下”指的是附图中的方向。使用的词语“内”和“外”分别指的是朝向或远离特定部件几何中心的方向。

本实用新型包括以下几种实施例，需要解释的是对于N型功率半导体器件，本文中所述的第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型功率半导体器件，本文中所述的第一导电类型为P型导电，所述第二导电类型为N型导电。

实施例1

一种沟槽功率半导体器件，包括漏极金属1、第一导电类型衬底2、第一导电类型外延层3、第一类沟槽4、第二类沟槽5、第三类沟槽6、第一类氧化层12、第二类氧化层13、第三类氧化层14、第一类导电多晶硅16、第二类导电多晶硅17、第三类导电多晶硅18、第二导电类型体区20、第一导电类型源区21、绝缘介质层22与源极金属23；

在漏极金属1上设有第一导电类型衬底2，在第一导电类型衬底2上设有第一导电类型外延层3，在第一导电类型外延层3上设有第二导电类型体区20，将沟槽功率半导体器件的中心区域设为有源区001、将有源区001的外围设为第一过渡区002以及将第一过渡区002的外围设为第二过渡区003；

在有源区001内，在第二导电类型体区20上设有第一导电类型源区21，所述第一类沟槽4从第一导电类型源区21的上表面向下穿透第二导电类型体区20进入第一导电类型外延层3内，在第一类沟槽4的侧壁与底面设有第一类氧化层12，在第一类氧化层12内设有第一类导电多晶硅16，所述第一类导电多晶硅16接栅极电位，第一类导电多晶硅16与第一导电类型外延层3、第二导电类型体区20以及第一导电类型源区21之间通过第一类氧化层12绝缘，在第一类氧化层12、第一类导电多晶硅16与第一导电类型源区21上设有绝缘介质层22；

在第一过渡区002内，在第二导电类型体区20内设有两根第二类沟槽5，所述第二类沟槽5从第二导电类型体区20的上表面向下穿透第二导电类型体区20进入第一导电类型外延层3内，在第二类沟槽5的侧壁与底面设有第二类氧化层13，在第二类氧化层13内设有第二类导电多晶硅17，所述第二类导电多晶硅17接栅极电位或源极电位，第二类导电多晶硅17与第一导电类型外延层3、第二导电类型体区20之间通过第二类氧化层13绝缘，在第二类氧化层13、第二类导电多晶硅17与第二导电类型体区20上设有绝缘介质层22；

在第二过渡区003内，在第二导电类型体区20内设有两根条状的第三类沟槽6，所述第三类沟槽6从第二导电类型体区20的上表面向下穿透第二导电类型体区20进入第一导电类型外延层3内，在第三类沟槽6的侧壁与底面设有第三类氧化层14，在第三类氧化层14内设有第三类导电多晶硅18，所述第三类导电多晶硅18接栅极电位或源极电位，第三类导电多晶硅18与第一导电类型外延层3、第二导电类型体区20之间通过第三类氧化层14绝缘，在第三类氧化层14、第三类导电多晶硅18与第二导电类型体区20上设有绝缘介质层22；

在有源区001内，在绝缘介质层22上设有源极金属23，源极金属23通过设置在绝缘介质层22内的通孔与第一导电类型源区21、第二导电类型体区20欧姆接触；在第一过渡区002内，源极金属23通过设置在绝缘介质层22内的通孔与第二导电类型体区20欧姆接触；在第二过渡区003内，源极金属23通过设置在绝缘介质层22内的通孔与第三类导电多晶硅18欧姆接触。

所述第一类氧化层12的厚度小于第二类氧化层13以及第三类氧化层14的厚度，第二类氧化层13与第三类氧化层14的厚度相等，且第二类氧化层13与第三类氧化层14的厚度均为1000Å~10000Å。

所述第一类沟槽4的宽度小于第二类沟槽5以及第三类沟槽6的宽度。

实施例1所述的沟槽功率半导体器件的制造方法包括以下步骤：

步骤一：提供第一导电类型衬底2，在第一导电类型衬底2上形成第一导电类型第一外延层3，然后注入第二导电类型杂质，退火后形成第二导电类型体区20；

步骤二：使用第一块光刻板进行选择性刻蚀沟槽，形成第一类沟槽4、第二类沟槽5与第三类沟槽6；

步骤三：淀积隔离氧化阻挡层25，使用第二块光刻板选择性刻蚀去除第一过渡区002与第二过渡区003内的隔离氧化阻挡层25；

步骤四：芯片进行热生长氧化层，在第一过渡区002内形成第二类氧化层13；在第二过渡区003内形成第三类氧化层14；

步骤五：去除有源区001内的隔离氧化阻挡层25；

步骤六：芯片进行热生长氧化层，在有源区001内形成第一类氧化层12；

步骤七：淀积导电多晶硅，然后刻蚀导电多晶硅，只保留第一类沟槽4、第二类沟槽5与第三类沟槽6内的导电多晶硅，形成第一类导电多晶硅16、第二类导电多晶硅17与第三类导电多晶硅18；

步骤八：普遍注入第一导电类型杂质，激活后形成第一导电类型源区21；

步骤九：淀积绝缘介质层22；

步骤十：使用第三块光刻板，选择性刻蚀绝缘介质层22与半导体外延层，形成通孔；

步骤十一：在芯片表面形成金属层，使用第四块光刻板，选择性刻蚀金属层，形成源极金属23；在第一导电类型衬底2的背面淀积钝化层，然后使用第五块光刻板选择性刻蚀钝化层，最后形成漏极金属1。

本实施例由于第一类氧化层12的厚度小于第二类氧化层13以及第三类氧化层14的厚度，可以保证终端击穿电压远高于元胞击穿电压，提高了器件的可靠性。

本实施例可以用于低压普通沟槽MOSFET产品中。

实施例2

一种沟槽功率半导体器件，包括漏极金属1、第一导电类型衬底2、第一导电类型外延层3、第一类沟槽4、第二类沟槽5、第三类沟槽6、第四类沟槽7、第一类氧化层12、第二类氧化层13、第三类氧化层14、第四类氧化层15、第一类导电多晶硅16、第二类导电多晶硅17、第三类导电多晶硅18、第四类导电多晶硅19、第二导电类型体区20、第一导电类型源区21、绝缘介质层22、源极金属23与金属桥24；

在漏极金属1上设有第一导电类型衬底2，在第一导电类型衬底2上设有第一导电类型外延层3，在第一导电类型外延层3上设有第二导电类型体区20，将沟槽功率半导体器件的中心区域设为有源区001、将有源区001的外围设为第一过渡区002、将第一过渡区002的外围设为第二过渡区003以及将第二过渡区003的外围设为终端区004；

在有源区001内，在第二导电类型体区20上设有第一导电类型源区21，所述第一类沟槽4从第一导电类型源区21的上表面向下穿透第二导电类型体区20进入第一导电类型外延层3内，在第一类沟槽4的侧壁与底面设有第一类氧化层12，在第一类氧化层12内设有第一类导电多晶硅16，所述第一类导电多晶硅16接栅极电位，第一类导电多晶硅16与第一导电类型外延层3、第二导电类型体区20以及第一导电类型源区21之间通过第一类氧化层12绝缘，在第一类氧化层12、第一类导电多晶硅16与第一导电类型源区21上设有绝缘介质层22；

在第一过渡区002内，在第二导电类型体区20内设有两根第二类沟槽5，所述第二类沟槽5从第二导电类型体区20的上表面向下穿透第二导电类型体区20进入第一导电类型外延层3内，在第二类沟槽5的侧壁与底面设有第二类氧化层13，在第二类氧化层13内设有第二类导电多晶硅17，所述第二类导电多晶硅17接栅极电位或源极电位，第二类导电多晶硅17与第一导电类型外延层3、第二导电类型体区20之间通过第二类氧化层13绝缘，在第二类氧化层13、第二类导电多晶硅17与第二导电类型体区20上设有绝缘介质层22；

在第二过渡区003内，在第二导电类型体区20内设有两根条状的第三类沟槽6，所述第三类沟槽6从第二导电类型体区20的上表面向下穿透第二导电类型体区20进入第一导电类型外延层3内，在第三类沟槽6的侧壁与底面设有第三类氧化层14，在第三类氧化层14内设有第三类导电多晶硅18，所述第三类导电多晶硅18接栅极电位或源极电位，第三类导电多晶硅18与第一导电类型外延层3、第二导电类型体区20之间通过第三类氧化层14绝缘，在第三类氧化层14、第三类导电多晶硅18与第二导电类型体区20上设有绝缘介质层22；

在终端区004内，在第二导电类型体区20内设有两根条状的第四类沟槽7，第四类沟槽7从第二导电类型体区20的上表面向下穿透第二导电类型体区20进入第一导电类型外延层3内，在第四类沟槽7的侧壁与底面设有第四类氧化层15，在第四类氧化层15内设有第四类导电多晶硅19，第四类导电多晶硅19与第一导电类型外延层3、第二导电类型体区20之间通过第四类氧化层15绝缘，在第四类氧化层15、第四类导电多晶硅19与第二导电类型体区20上设有绝缘介质层22；

在有源区001内，在绝缘介质层22上设有源极金属23，源极金属23通过设置在绝缘介质层22内的通孔与第一导电类型源区21、第二导电类型体区20欧姆接触；在第一过渡区002内，源极金属23通过设置在绝缘介质层22内的通孔与第二导电类型体区20欧姆接触；在第二过渡区003内，源极金属23通过设置在绝缘介质层22内的通孔与第三类导电多晶硅18欧姆接触；在终端区004内，在绝缘介质层22上设有金属桥24，所述金属桥24的一端通过绝缘介质层22上的通孔与第四类导电多晶硅19欧姆接触，金属桥24的另一端通过绝缘介质层22上的通孔与第四类沟槽7相邻一侧的第二导电类型体区20欧姆接触。

所述第一类氧化层12的厚度小于第二类氧化层13、第三类氧化层14以及第四类氧化层15的厚度。

所述第二类氧化层13、第三类氧化层14与第四类氧化层15的厚度相同，它们的厚度均为1000Å~10000Å。

所述第二类沟槽5、第三类沟槽6与第四类沟槽7的沟槽宽度均大于第一类沟槽4的沟槽宽度。

所述终端区004内的第四类导电多晶硅19呈浮空设置。

实施例2所述的沟槽功率半导体器件的制造方法包括以下步骤：

步骤一：提供第一导电类型衬底2，在第一导电类型衬底2上形成第一导电类型第一外延层3，然后注入第二导电类型杂质，退火后形成第二导电类型体区20；

步骤二：使用第一块光刻板进行选择性刻蚀沟槽，形成第一类沟槽4、第二类沟槽5、第三类沟槽6和第四类沟槽7；

步骤三：淀积隔离氧化阻挡层25，使用第二块光刻板选择性刻蚀去除第一过渡区002、第二过渡区003和终端区004内的隔离氧化阻挡层25；

步骤四：芯片进行热生长氧化层，在第一过渡区002内形成第二类氧化层13；在第二过渡区003内形成第三类氧化层14；在终端区004内形成第四类氧化层15；

步骤五：去除有源区001内的隔离氧化阻挡层25；

步骤六：芯片进行热生长氧化层，在有源区001内形成第一类氧化层12；

步骤七：淀积导电多晶硅，然后刻蚀导电多晶硅，只保留第一类沟槽4、第二类沟槽5、第三类沟槽6和第四类沟槽7内的导电多晶硅，形成第一类导电多晶硅16、第二类导电多晶硅17、第三类导电多晶硅18、第四类导电多晶硅19；

步骤八：普遍注入第一导电类型杂质，激活后形成第一导电类型源区21；

步骤九：淀积绝缘介质层22；

步骤十：使用第三块光刻板，选择性刻蚀绝缘介质层22与半导体外延层，形成通孔；

步骤十一：在芯片表面形成金属层，使用第四块光刻板，选择性刻蚀金属层，形成源极金属23与金属桥24；在第一导电类型衬底2的背面淀积钝化层，然后使用第五块光刻板选择性刻蚀钝化层，最后形成漏极金属1。

本实施例由于第一类氧化层12的厚度小于第二类氧化层13、第三类氧化层14以及第四类氧化层15的厚度，可以保证终端击穿电压远高于元胞击穿电压，提高了器件的可靠性。

本实施例可以用于低压普通沟槽MOSFET产品中。

实施例3

一种沟槽功率半导体器件，包括漏极金属1、第一导电类型衬底2、第一导电类型外延层3、第一类沟槽4、第二类沟槽5、第三类沟槽6、第四类沟槽7、第二导电类型第一阱区9、第二导电类型第二阱区10、第二导电类型第三阱区11、第一类氧化层12、第二类氧化层13、第三类氧化层14、第四类氧化层15、第一类导电多晶硅16、第二类导电多晶硅17、第三类导电多晶硅18、第四类导电多晶硅19、第二导电类型体区20、第一导电类型源区21、绝缘介质层22、源极金属23与金属桥24；

在漏极金属1上设有第一导电类型衬底2，在第一导电类型衬底2上设有第一导电类型外延层3，在第一导电类型外延层3上设有第二导电类型体区20，将沟槽功率半导体器件的中心区域设为有源区001、将有源区001的外围设为第一过渡区002、将第一过渡区002的外围设为第二过渡区003以及将第二过渡区003的外围设为终端区004；

在有源区001内，在第二导电类型体区20上设有第一导电类型源区21，所述第一类沟槽4从第一导电类型源区21的上表面向下穿透第二导电类型体区20进入第一导电类型外延层3内，在第一类沟槽4的侧壁与底面设有第一类氧化层12，在第一类氧化层12内设有第一类导电多晶硅16，所述第一类导电多晶硅16接栅极电位，第一类导电多晶硅16与第一导电类型外延层3、第二导电类型体区20以及第一导电类型源区21之间通过第一类氧化层12绝缘，在第一类氧化层12、第一类导电多晶硅16与第一导电类型源区21上设有绝缘介质层22；

在第一过渡区002内，在第二导电类型体区20内设有两根第二类沟槽5，所述第二类沟槽5从第二导电类型体区20的上表面向下穿透第二导电类型体区20进入第一导电类型外延层3内，在第二类沟槽5的侧壁与底面设有第二类氧化层13，在第二类氧化层13内设有第二类导电多晶硅17，所述第二类导电多晶硅17接栅极电位或源极电位，第二类导电多晶硅17与第一导电类型外延层3、第二导电类型体区20之间通过第二类氧化层13绝缘，在第二类氧化层13、第二类导电多晶硅17与第二导电类型体区20上设有绝缘介质层22；

在第二过渡区003内，在第二导电类型体区20内设有两根条状的第三类沟槽6，所述第三类沟槽6从第二导电类型体区20的上表面向下穿透第二导电类型体区20进入第一导电类型外延层3内，在第三类沟槽6的侧壁与底面设有第三类氧化层14，在第三类氧化层14内设有第三类导电多晶硅18，所述第三类导电多晶硅18接栅极电位或源极电位，第三类导电多晶硅18与第一导电类型外延层3、第二导电类型体区20之间通过第三类氧化层14绝缘，在第三类氧化层14、第三类导电多晶硅18与第二导电类型体区20上设有绝缘介质层22；

在终端区004内，在第二导电类型体区20内设有两根条状的第四类沟槽7，第四类沟槽7从第二导电类型体区20的上表面向下穿透第二导电类型体区20进入第一导电类型外延层3内，在第四类沟槽7的侧壁与底面设有第四类氧化层15，在第四类氧化层15内设有第四类导电多晶硅19，第四类导电多晶硅19与第一导电类型外延层3、第二导电类型体区20之间通过第四类氧化层15绝缘，在第四类氧化层15、第四类导电多晶硅19与第二导电类型体区20上设有绝缘介质层22；

在有源区001内，在绝缘介质层22上设有源极金属23，源极金属23通过设置在绝缘介质层22内的通孔与第一导电类型源区21、第二导电类型体区20欧姆接触；在第一过渡区002内，源极金属23通过设置在绝缘介质层22内的通孔与第二导电类型体区20欧姆接触；在第二过渡区003内，源极金属23通过设置在绝缘介质层22内的通孔与第三类导电多晶硅18欧姆接触；在终端区004内，在绝缘介质层22上设有金属桥24，所述金属桥24的一端通过绝缘介质层22上的通孔与第四类导电多晶硅19欧姆接触，金属桥24的另一端通过绝缘介质层22上的通孔与第四类沟槽7相邻一侧的第二导电类型体区20欧姆接触；

在所述第二类沟槽5的下方设置第二导电类型第一阱区9，在所述第三类沟槽6的下方设置第二导电类型第二阱区10，所述第四类沟槽7的下方设置第二导电类型第三阱区11。

所述第一类氧化层12的厚度小于第二类氧化层13、第三类氧化层14以及第四类氧化层15的厚度。

所述第二类氧化层13、第三类氧化层14与第四类氧化层15的厚度相同，它们的厚度均为1000Å~10000Å。

所述第二类沟槽5、第三类沟槽6与第四类沟槽7的沟槽宽度均大于第一类沟槽4的沟槽宽度。

所述终端区004内的第四类导电多晶硅19呈浮空设置。

实施例3所述的沟槽功率半导体器件的制造方法包括以下步骤：

步骤一：提供第一导电类型衬底2，在第一导电类型衬底2上形成第一导电类型第一外延层3，然后注入第二导电类型杂质，退火后形成第二导电类型体区20；

步骤二：使用第一块光刻板进行选择性刻蚀沟槽，形成第一类沟槽4、第二类沟槽5、第三类沟槽6和第四类沟槽7；

步骤三：淀积隔离氧化阻挡层25，使用第二块光刻板选择性刻蚀去除第一过渡区002、第二过渡区003和终端区004内的隔离氧化阻挡层25；

步骤四：对芯片上表面进行普遍注入第二导电类型杂质，退火后形成第二导电类型第一阱区9、第二导电类型第二阱区10、第二导电类型第三阱区11；

步骤五：芯片进行热生长氧化层，在第一过渡区002内形成第二类氧化层13；在第二过渡区003内形成第三类氧化层14；在终端区004内形成第四类氧化层15；

步骤六：去除有源区001内的隔离氧化阻挡层25；

步骤七：芯片进行热生长氧化层，在有源区001内形成第一类氧化层12；

步骤八：淀积导电多晶硅，然后刻蚀导电多晶硅，只保留第一类沟槽4、第二类沟槽5、第三类沟槽6和第四类沟槽7内的导电多晶硅，形成第一类导电多晶硅16、第二类导电多晶硅17、第三类导电多晶硅18、第四类导电多晶硅19；

步骤九：普遍注入第一导电类型杂质，激活后形成第一导电类型源区21；

步骤十：淀积绝缘介质层22；

步骤十一：使用第三块光刻板，选择性刻蚀绝缘介质层22与半导体外延层，形成通孔；

步骤十二：在芯片表面形成金属层，使用第四块光刻板，选择性刻蚀金属层，形成源极金属23与金属桥24；在第一导电类型衬底2的背面淀积钝化层，然后使用第五块光刻板选择性刻蚀钝化层，最后形成漏极金属1。

本实施例由于第一类氧化层12的厚度小于第二类氧化层13、第三类氧化层14以及第四类氧化层15的厚度，可以保证终端击穿电压远高于元胞击穿电压，提高了器件的可靠性。

本实施例可以用于低压普通沟槽MOSFET产品中。

实施例4

一种沟槽功率半导体器件，包括漏极金属1、第一导电类型衬底2、第一导电类型外延层3、第一类沟槽4、第二类沟槽5、第三类沟槽6、第四类沟槽7、第一导电类型阱区8、第二导电类型第一阱区9、第二导电类型第二阱区10、第二导电类型第三阱区11、第一类氧化层12、第二类氧化层13、第三类氧化层14、第四类氧化层15、第一类导电多晶硅16、第二类导电多晶硅17、第三类导电多晶硅18、第四类导电多晶硅19、第二导电类型体区20、第一导电类型源区21、绝缘介质层22、源极金属23与金属桥24；

在漏极金属1上设有第一导电类型衬底2，在第一导电类型衬底2上设有第一导电类型外延层3，在第一导电类型外延层3上设有第二导电类型体区20，将沟槽功率半导体器件的中心区域设为有源区001、将有源区001的外围设为第一过渡区002、将第一过渡区002的外围设为第二过渡区003以及将第二过渡区003的外围设为终端区004；

在有源区001内，在第二导电类型体区20上设有第一导电类型源区21，所述第一类沟槽4从第一导电类型源区21的上表面向下穿透第二导电类型体区20进入第一导电类型外延层3内，在第一类沟槽4的侧壁与底面设有第一类氧化层12，在第一类氧化层12内设有第一类导电多晶硅16，所述第一类导电多晶硅16接栅极电位，第一类导电多晶硅16与第一导电类型外延层3、第二导电类型体区20以及第一导电类型源区21之间通过第一类氧化层12绝缘，在第一类氧化层12、第一类导电多晶硅16与第一导电类型源区21上设有绝缘介质层22；

在第一过渡区002内，在第二导电类型体区20内设有两根第二类沟槽5，所述第二类沟槽5从第二导电类型体区20的上表面向下穿透第二导电类型体区20进入第一导电类型外延层3内，在第二类沟槽5的侧壁与底面设有第二类氧化层13，在第二类氧化层13内设有第二类导电多晶硅17，所述第二类导电多晶硅17接栅极电位或源极电位，第二类导电多晶硅17与第一导电类型外延层3、第二导电类型体区20之间通过第二类氧化层13绝缘，在第二类氧化层13、第二类导电多晶硅17与第二导电类型体区20上设有绝缘介质层22；

在第二过渡区003内，在第二导电类型体区20内设有两根条状的第三类沟槽6，所述第三类沟槽6从第二导电类型体区20的上表面向下穿透第二导电类型体区20进入第一导电类型外延层3内，在第三类沟槽6的侧壁与底面设有第三类氧化层14，在第三类氧化层14内设有第三类导电多晶硅18，所述第三类导电多晶硅18接栅极电位或源极电位，第三类导电多晶硅18与第一导电类型外延层3、第二导电类型体区20之间通过第三类氧化层14绝缘，在第三类氧化层14、第三类导电多晶硅18与第二导电类型体区20上设有绝缘介质层22；

在终端区004内，在第二导电类型体区20内设有两根条状的第四类沟槽7，第四类沟槽7从第二导电类型体区20的上表面向下穿透第二导电类型体区20进入第一导电类型外延层3内，在第四类沟槽7的侧壁与底面设有第四类氧化层15，在第四类氧化层15内设有第四类导电多晶硅19，第四类导电多晶硅19与第一导电类型外延层3、第二导电类型体区20之间通过第四类氧化层15绝缘，在第四类氧化层15、第四类导电多晶硅19与第二导电类型体区20上设有绝缘介质层22；

在有源区001内，在绝缘介质层22上设有源极金属23，源极金属23通过设置在绝缘介质层22内的通孔与第一导电类型源区21、第二导电类型体区20欧姆接触；在第一过渡区002内，源极金属23通过设置在绝缘介质层22内的通孔与第二导电类型体区20欧姆接触；在第二过渡区003内，源极金属23通过设置在绝缘介质层22内的通孔与第三类导电多晶硅18欧姆接触；在终端区004内，在绝缘介质层22上设有金属桥24，所述金属桥24的一端通过绝缘介质层22上的通孔与第四类导电多晶硅19欧姆接触，金属桥24的另一端通过绝缘介质层22上的通孔与第四类沟槽7相邻一侧的第二导电类型体区20欧姆接触。

在所述第二类沟槽5的下方设置第二导电类型第一阱区9，在所述第三类沟槽6的下方设置第二导电类型第二阱区10，所述第四类沟槽7的下方设置第二导电类型第三阱区11。

所述第一类氧化层12的厚度小于第二类氧化层13、第三类氧化层14以及第四类氧化层15的厚度。

所述第二类氧化层13、第三类氧化层14与第四类氧化层15的厚度相同，它们的厚度均为1000Å~10000Å。

所述第二类沟槽5、第三类沟槽6与第四类沟槽7的沟槽宽度均大于第一类沟槽4的沟槽宽度。

所述终端区004内的第四类导电多晶硅19呈浮空设置。

实施例4所述的沟槽功率半导体器件的制造方法包括以下步骤：

步骤一：提供第一导电类型衬底2，在第一导电类型衬底2上形成第一导电类型第一外延层3，然后注入第二导电类型杂质，退火后形成第二导电类型体区20；

步骤二：使用第一块光刻板进行选择性刻蚀沟槽，形成第一类沟槽4、第二类沟槽5、第三类沟槽6和第四类沟槽7；

步骤三：淀积隔离氧化阻挡层25，使用第二块光刻板选择性刻蚀去除第一过渡区002、第二过渡区003和终端区004内的隔离氧化阻挡层25；

步骤四：对芯片上表面进行普遍注入第二导电类型杂质，退火后形成第二导电类型第一阱区9、第二导电类型第二阱区10、第二导电类型第三阱区11；

步骤五：芯片进行热生长氧化层，在第一过渡区002内形成第二类氧化层13；在第二过渡区003内形成第三类氧化层14；在终端区004内形成第四类氧化层15；

步骤六：去除有源区001内的隔离氧化阻挡层25，对芯片上表面进行普遍注入第一导电类型杂质，退火后形成第一导电类型阱区8；

步骤七：芯片进行热生长氧化层，在有源区001内形成第一类氧化层12；

步骤八：淀积导电多晶硅，然后刻蚀导电多晶硅，只保留第一类沟槽4、第二类沟槽5、第三类沟槽6和第四类沟槽7内的导电多晶硅，形成第一类导电多晶硅16、第二类导电多晶硅17、第三类导电多晶硅18、第四类导电多晶硅19；

步骤九：普遍注入第一导电类型杂质，激活后形成第一导电类型源区21；

步骤十：淀积绝缘介质层22；

步骤十一：使用第三块光刻板，选择性刻蚀绝缘介质层22与半导体外延层，形成通孔；

步骤十二：在芯片表面形成金属层，使用第四块光刻板，选择性刻蚀金属层，形成源极金属23与金属桥24，淀积钝化层，然后使用第五块光刻板选择性刻蚀钝化层，最后形成漏极金属1。

本实施例由于第一类氧化层12的厚度小于第二类氧化层13、第三类氧化层14以及第四类氧化层15的厚度，可以保证终端击穿电压远高于元胞击穿电压，提高了器件的可靠性。本实用新型还可通过调节第一导电类型阱区8的掺杂浓度，以自由调节元胞内的击穿电压。

本实施例可以用于低压普通沟槽MOSFET产品中。

实施例5

一种沟槽功率半导体器件，包括漏极金属1、第一导电类型衬底2、第一导电类型外延层3、第一类沟槽4、第二类沟槽5、第三类沟槽6、第四类沟槽7、第一导电类型阱区8、第二导电类型第一阱区9、第二导电类型第二阱区10、第二导电类型第三阱区11、第一类氧化层12、第二类氧化层13、第三类氧化层14、第四类氧化层15、第一类导电多晶硅16、第二类导电多晶硅17、第三类导电多晶硅18、第四类导电多晶硅19、第二导电类型体区20、第一导电类型源区21、绝缘介质层22与源极金属23；

在漏极金属1上设有第一导电类型衬底2，在第一导电类型衬底2上设有第一导电类型外延层3，在第一导电类型外延层3上设有第二导电类型体区20，将沟槽功率半导体器件的中心区域设为有源区001、将有源区001的外围设为第一过渡区002、将第一过渡区002的外围设为第二过渡区003以及将第二过渡区003的外围设为终端区004；

在有源区001内，在第二导电类型体区20上设有第一导电类型源区21，所述第一类沟槽4从第一导电类型源区21的上表面向下穿透第二导电类型体区20进入第一导电类型外延层3内，在第一类沟槽4的侧壁与底面设有第一类氧化层12，在第一类氧化层12内设有第一类导电多晶硅16，所述第一类导电多晶硅16接栅极电位，第一类导电多晶硅16与第一导电类型外延层3、第二导电类型体区20以及第一导电类型源区21之间通过第一类氧化层12绝缘，在第一类氧化层12、第一类导电多晶硅16与第一导电类型源区21上设有绝缘介质层22；

在第一过渡区002内，在第二导电类型体区20内设有两根第二类沟槽5，所述第二类沟槽5从第二导电类型体区20的上表面向下穿透第二导电类型体区20进入第一导电类型外延层3内，在第二类沟槽5的侧壁与底面设有第二类氧化层13，在第二类氧化层13内设有第二类导电多晶硅17，所述第二类导电多晶硅17接栅极电位或源极电位，第二类导电多晶硅17与第一导电类型外延层3、第二导电类型体区20之间通过第二类氧化层13绝缘，在第二类氧化层13、第二类导电多晶硅17与第二导电类型体区20上设有绝缘介质层22；

在第二过渡区003内，在第二导电类型体区20内设有两根条状的第三类沟槽6，所述第三类沟槽6从第二导电类型体区20的上表面向下穿透第二导电类型体区20进入第一导电类型外延层3内，在第三类沟槽6的侧壁与底面设有第三类氧化层14，在第三类氧化层14内设有第三类导电多晶硅18，所述第三类导电多晶硅18接栅极电位或源极电位，第三类导电多晶硅18与第一导电类型外延层3、第二导电类型体区20之间通过第三类氧化层14绝缘，在第三类氧化层14、第三类导电多晶硅18与第二导电类型体区20上设有绝缘介质层22；

在终端区004内，在第二导电类型体区20内设有两根条状的第四类沟槽7，第四类沟槽7从第二导电类型体区20的上表面向下穿透第二导电类型体区20进入第一导电类型外延层3内，在第四类沟槽7的侧壁与底面设有第四类氧化层15，在第四类氧化层15内设有第四类导电多晶硅19，第四类导电多晶硅19与第一导电类型外延层3、第二导电类型体区20之间通过第四类氧化层15绝缘，在第四类氧化层15、第四类导电多晶硅19与第二导电类型体区20上设有绝缘介质层22；

在有源区001内，在绝缘介质层22上设有源极金属23，源极金属23通过设置在绝缘介质层22内的通孔与第一导电类型源区21、第二导电类型体区20欧姆接触；在第一过渡区002内，源极金属23通过设置在绝缘介质层22内的通孔与第二导电类型体区20欧姆接触；在第二过渡区003内，源极金属23通过设置在绝缘介质层22内的通孔与第三类导电多晶硅18欧姆接触；在所述第一类沟槽4的下方设置第一导电类型阱区8，在所述第二类沟槽5的下方设置第二导电类型第一阱区9，在所述第三类沟槽6的下方设置第二导电类型第二阱区10，所述第四类沟槽7的下方设置第二导电类型第三阱区11。

所述第一类氧化层12的厚度小于第二类氧化层13、第三类氧化层14以及第四类氧化层15的厚度。

所述第二类氧化层13、第三类氧化层14与第四类氧化层15的厚度相同，它们的厚度均为1000Å~10000Å。

所述第二类沟槽5、第三类沟槽6与第四类沟槽7的沟槽宽度均大于第一类沟槽4的沟槽宽度。

所述终端区004内的第四类导电多晶硅19呈浮空设置。

实施例5所述的沟槽功率半导体器件的制造方法包括以下步骤：

步骤一：提供第一导电类型衬底2，在第一导电类型衬底2上形成第一导电类型第一外延层3，然后注入第二导电类型杂质，退火后形成第二导电类型体区20；

步骤二：使用第一块光刻板进行选择性刻蚀沟槽，形成第一类沟槽4、第二类沟槽5、第三类沟槽6和第四类沟槽7；

步骤三：淀积隔离氧化阻挡层25，使用第二块光刻板选择性刻蚀去除第一过渡区002、第二过渡区003和终端区004内的隔离氧化阻挡层25；

步骤四：对芯片上表面进行普遍注入第二导电类型杂质，退火后形成第二导电类型第一阱区9、第二导电类型第二阱区10、第二导电类型第三阱区11；

步骤五：芯片进行热生长氧化层，在第一过渡区002内形成第二类氧化层13；在第二过渡区003内形成第三类氧化层14；在终端区004内形成第四类氧化层15；

步骤六：去除有源区001内的隔离氧化阻挡层25，对芯片上表面进行普遍注入第一导电类型杂质，退火后形成第一导电类型阱区8；

步骤七：芯片进行热生长氧化层，在有源区001内形成第一类氧化层12；

步骤八：淀积导电多晶硅，然后刻蚀导电多晶硅，只保留第一类沟槽4、第二类沟槽5、第三类沟槽6和第四类沟槽7内的导电多晶硅，形成第一类导电多晶硅16、第二类导电多晶硅17、第三类导电多晶硅18、第四类导电多晶硅19；

步骤九：普遍注入第一导电类型杂质，激活后形成第一导电类型源区21；

步骤十：淀积绝缘介质层22；

步骤十一：使用第三块光刻板，选择性刻蚀绝缘介质层22与半导体外延层，形成通孔；

步骤十二：在芯片表面形成金属层，使用第四块光刻板，选择性刻蚀金属层，形成源极金属23；在第一导电类型衬底2的背面淀积钝化层，然后使用第五块光刻板选择性刻蚀钝化层，最后形成漏极金属1。

本实施例由于第一类氧化层12的厚度小于第二类氧化层13、第三类氧化层14以及第四类氧化层15的厚度，可以保证终端击穿电压远高于元胞击穿电压，提高了器件的可靠性。本实用新型还可通过调节第一导电类型阱区8的掺杂浓度，以自由调节元胞内的击穿电压。

本实施例可以用于低压普通沟槽MOSFET产品中。

在制造方法中，除了使用隔离氧化阻挡层25外，本实用新型还可以先在所有沟槽（包括第一类沟槽4、第二类沟槽5、第三类沟槽6、第四类沟槽7）内热生长厚氧化层，然后用一块光刻板选择性刻蚀有源区的厚氧化层，从而使第一类氧化层12的厚度小于第二类氧化层13、第三类氧化层14以及第四类氧化层15的厚度。

所属领域的普通技术人员应当理解：以上所述仅为本实用新型的具体实施例而已，并不用于限制本实用新型，凡在本实用新型的主旨之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (8)

1.一种沟槽功率半导体器件，包括漏极金属（1）、第一导电类型衬底（2）、第一导电类型外延层（3）、第一类沟槽（4）、第二类沟槽（5）、第三类沟槽（6）、第一类氧化层（12）、第二类氧化层（13）、第三类氧化层（14）、第一类导电多晶硅（16）、第二类导电多晶硅（17）、第三类导电多晶硅（18）、第二导电类型体区（20）、第一导电类型源区（21）、绝缘介质层（22）、源极金属（23）、有源区（001）、第一过渡区（002）与第二过渡区（003）；

在漏极金属（1）上设有第一导电类型衬底（2），在第一导电类型衬底（2）上设有第一导电类型外延层（3），在第一导电类型外延层（3）上设有第二导电类型体区（20），将沟槽功率半导体器件的中心区域设为有源区（001）、将有源区（001）的外围设为第一过渡区（002）以及将第一过渡区（002）的外围设为第二过渡区（003）；

在有源区（001）内，在第二导电类型体区（20）上设有第一导电类型源区（21），所述第一类沟槽（4）从第一导电类型源区（21）的上表面向下穿透第二导电类型体区（20）进入第一导电类型外延层（3）内，在第一类沟槽（4）的侧壁与底面设有第一类氧化层（12），在第一类氧化层（12）内设有第一类导电多晶硅（16），第一类导电多晶硅（16）与第一导电类型外延层（3）、第二导电类型体区（20）以及第一导电类型源区（21）之间通过第一类氧化层（12）绝缘，在第一类氧化层（12）、第一类导电多晶硅（16）与第一导电类型源区（21）上设有绝缘介质层（22）；

在第一过渡区（002）内，所述第二类沟槽（5）从第二导电类型体区（20）的上表面向下穿透第二导电类型体区（20）进入第一导电类型外延层（3）内，在第二类沟槽（5）的侧壁与底面设有第二类氧化层（13），在第二类氧化层（13）内设有第二类导电多晶硅（17），第二类导电多晶硅（17）与第一导电类型外延层（3）、第二导电类型体区（20）之间通过第二类氧化层（13）绝缘，在第二类氧化层（13）、第二类导电多晶硅（17）与第二导电类型体区（20）上设有绝缘介质层（22）；

在第二过渡区（003）内，所述第三类沟槽（6）从第二导电类型体区（20）的上表面向下穿透第二导电类型体区（20）进入第一导电类型外延层（3）内，在第三类沟槽（6）的侧壁与底面设有第三类氧化层（14），在第三类氧化层（14）内设有第三类导电多晶硅（18），第三类导电多晶硅（18）与第一导电类型外延层（3）、第二导电类型体区（20）之间通过第三类氧化层（14）绝缘，在第三类氧化层（14）、第三类导电多晶硅（18）与第二导电类型体区（20）上设有绝缘介质层（22）；

在有源区（001）内，在绝缘介质层（22）上设有源极金属（23），源极金属（23）通过设置在绝缘介质层（22）内的通孔与第一导电类型源区（21）、第二导电类型体区（20）欧姆接触；在第一过渡区（002）内，源极金属（23）通过设置在绝缘介质层（22）内的通孔与第二导电类型体区（20）欧姆接触；在第二过渡区（003）内，源极金属（23）通过设置在绝缘介质层（22）内的通孔与第三类导电多晶硅（18）欧姆接触；

其特征是：所述第一类氧化层（12）的厚度小于第二类氧化层（13）以及第三类氧化层（14）的厚度，第二类氧化层（13）与第三类氧化层（14）的厚度相等。

2.根据权利要求1所述的沟槽功率半导体器件，其特征是：还设有终端区（004），在终端区（004）内设有第四类沟槽（7）、第四类氧化层（15）、第四类导电多晶硅（19）与金属桥（24）；

所述终端区（004）设在第二过渡区（003）的外围，第四类沟槽（7）从第二导电类型体区（20）的上表面向下穿透第二导电类型体区（20）进入第一导电类型外延层（3）内，在第四类沟槽（7）的侧壁与底面设有第四类氧化层（15），在第四类氧化层（15）内设有第四类导电多晶硅（19），第四类导电多晶硅（19）与第一导电类型外延层（3）、第二导电类型体区（20）之间通过第四类氧化层（15）绝缘，在第四类氧化层（15）、第四类导电多晶硅（19）与第二导电类型体区（20）上设有绝缘介质层（22），在终端区（004）内，在绝缘介质层（22）上设有金属桥（24），所述金属桥（24）的一端通过绝缘介质层（22）上的通孔与第四类导电多晶硅（19）欧姆接触，金属桥（24）的另一端通过绝缘介质层（22）上的通孔与第四类沟槽（7）相邻一侧的第二导电类型体区（20）欧姆接触；

所述第一类氧化层（12）的厚度小于第二类氧化层（13）、第三类氧化层（14）以及第四类氧化层（15）的厚度，第二类氧化层（13）、第三类氧化层（14）与第四类氧化层（15）的厚度相等。

3.根据权利要求2所述的沟槽功率半导体器件，其特征是：还包括第二导电类型第一阱区（9）、第二导电类型第二阱区（10）与第二导电类型第三阱区（11）；

在所述第二类沟槽（5）的下方设置第二导电类型第一阱区（9），在所述第三类沟槽（6）的下方设置第二导电类型第二阱区（10），所述第四类沟槽（7）的下方设置第二导电类型第三阱区（11）。

4.根据权利要求3所述的沟槽功率半导体器件，其特征是：还设有第一导电类型阱区（8）；在所述第一类沟槽（4）的下方设置第一导电类型阱区（8）。

5.根据权利要求1所述的沟槽功率半导体器件，其特征是：还设有终端区（004），在终端区（004）内设有第四类沟槽（7）、第二导电类型第三阱区（11）、第四类氧化层（15）与第四类导电多晶硅（19）；

所述终端区（004）设在第二过渡区（003）的外围，第四类沟槽（7）从第二导电类型体区（20）的上表面向下穿透第二导电类型体区（20）进入第一导电类型外延层（3）内，在第四类沟槽（7）的侧壁与底面设有第四类氧化层（15），在第四类氧化层（15）内设有第四类导电多晶硅（19），第四类导电多晶硅（19）与第一导电类型外延层（3）、第二导电类型体区（20）之间通过第四类氧化层（15）绝缘，在第四类氧化层（15）、第四类导电多晶硅（19）与第二导电类型体区（20）上设有绝缘介质层（22）；

在所述第一类沟槽（4）的下方还设置第一导电类型阱区（8），在所述第二类沟槽（5）的下方还设置第二导电类型第一阱区（9），在所述第三类沟槽（6）的下方还设置第二导电类型第二阱区（10），所述第四类沟槽（7）的下方设置第二导电类型第三阱区（11）。

6.根据权利要求1所述的沟槽功率半导体器件，其特征是：所述第二类氧化层（13）与第三类氧化层（14）的厚度均为1000Å~10000Å。

7.根据权利要求2至5任意一项所述的沟槽功率半导体器件，其特征是：所述第二类氧化层（13）、第三类氧化层（14）与第四类氧化层（15）的厚度均为1000Å~10000Å。

8.根据权利要求5所述的沟槽功率半导体器件，其特征是：所述终端区（004）内的第四类导电多晶硅（19）呈浮空设置。

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