CN219513110U - 一种igbt器件 - Google Patents

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王海强
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Abstract

一种IGBT器件，包括：漂移区，其具有第二导电类型，用于在IGBT器件处于正向耐压过程中作为耗尽层；第一导电类型区，形成在漂移区中，第一导电类型区的底面远离漂移区的顶部，且靠近漂移区的底部或与漂移区的底部平齐；沟槽栅，包括栅极以及包裹栅极的栅介质层，沟槽栅穿通基区并延伸到漂移区；栅介质层包括分别形成在栅极两侧的厚栅介质层以及薄栅介质层，厚栅介质层的厚度大于薄栅介质层的厚度；抽取通道，其具有第一导电类型，第一电极通过抽取通道与第一导电类型区电连接；用于在IGBT器件处于关断状态时，第一电极通过抽取通道抽取沟槽栅底部的少数载流子。本申请可以减少IGBT器件的横向尺寸，提高器件的电流能力，并保证可以在关态时抽取少子。

Description

一种IGBT器件
技术领域
本申请涉及半导体器件技术领域，具体涉及一种IGBT器件。
背景技术
在IGBT器件，为了实现提高器件的功能或性能，往往需要采用两种以上栅极，除了常规栅极，还会设置屏蔽栅、浮空栅极等。例如在现有专利CN202210453957.6中，采用两种栅极，一种栅极用于在开态时导通器件，另一种栅极用于在关态时抽取少数载流子。
在该现有专利中，元胞尺寸较大，一方面是需要两种沟槽栅，另一方面是需要深层基区横向扩散至一定距离，两种沟槽栅之间需要保持隔开一定距离，保证深层基区不会把沟槽栅底部全部包围住或者深层基区没法保护沟槽栅拐角电场集中处(容易发生击穿)的薄弱位置。
可见，该现有专利的元胞横向尺寸大，在相同芯片尺寸，元胞数目少，电流能力较小。
实用新型内容
本申请主要解决的技术问题是现有的IGBT器件的元胞横向尺寸大，电流能力较小的技术问题。
根据第一方面，一种实施例中提供一种IGBT器件，包括至少一个元胞，元胞包括第一电极、第二电极以及位于第一电极和第二电极之间的半导体单元，半导体单元包括：
漂移区，其具有第二导电类型，用于在IGBT器件处于正向耐压过程中作为耗尽层；
第一导电类型区，其具有第一导电类型，形成在漂移区中，第一导电类型区的底面远离漂移区的顶部，且靠近漂移区的底部或与漂移区的底部平齐；
基区，其具有第一导电类型；
沟槽栅，包括栅极以及包裹栅极的栅介质层，沟槽栅穿通基区并延伸到漂移区；栅介质层包括分别形成在栅极两侧的厚栅介质层以及薄栅介质层，厚栅介质层的厚度大于薄栅介质层的厚度；
抽取通道，其具有第一导电类型，第一电极通过抽取通道与第一导电类型区电连接；用于在IGBT器件处于关断状态时，第一电极通过抽取通道抽取沟槽栅底部的少数载流子；
发射区，其具有第二导电类型，第一导电类型和第二导电类型属于不同的半导体导电类型，发射区和基区之间形成第一PN结，基区和发射区分别与第一电极电连接；
抽取通道位于厚栅介质层的一侧，发射区位于薄栅介质层的一侧；
集电区，其位于漂移区的下方，具有第一导电类型，集电区与第二电极电连接，用于在IGBT器件开态时提供载流子。
一种实施例中，一个元胞包括两个沟槽栅，抽取通道形成在两个相邻的沟槽栅的厚栅介质层之间，第一导电类型区位于在两个相邻的沟槽栅的下方。
一种实施例中，抽取通道中间区域的受主掺杂浓度低于两端区域的受主掺杂浓度，或，抽取通道中间区域的施主掺杂浓度高于两端区域的施主掺杂浓度。
一种实施例中，漂移区与第一导电类型区均为单晶硅，栅介质层为二氧化硅，厚栅介质层采用热氧化方式形成。
一种实施例中，抽取通道的宽度为300A-1000A，和/或，抽取通道的宽度与厚栅介质层的宽度比例为1:10。
一种实施例中，IGBT器件还包括少子势垒层，少子势垒层形成在基区下面；
少子势垒层具有第二导电类型，少子势垒层的底部高于沟槽栅的底部；抽取通道穿通少子势垒层与第一导电类型区电连接。
一种实施例中，IGBT器件还包括第二导电类型轻掺杂区，其具有第二导电类型；
第二导电类型轻掺杂区形成在沟槽栅底部，第二导电类型轻掺杂区位于沟槽栅底部中远离第一导电类型区的一侧。
一种实施例中，IGBT器件还包括第二导电类型区，其具有第二导电类型，形成在漂移区中，第二导电类型区的底面远离漂移区的顶部，且靠近漂移区的底部或与漂移区的底部平齐；
第二导电类型区与第一导电类型区沿垂直于厚度方向的方向交替间隔设置。
一种实施例中，第二导电类型区位于薄栅介质层的一侧。
一种实施例中，IGBT器件还包括缓冲层，其具有第二导电类型，缓冲层的掺杂浓度大于漂移区的掺杂浓度，缓冲层位于漂移区与集电区之间。
依据上述实施例的IGBT器件，沟槽栅的栅介质层包括薄栅介质层以及厚栅介质层，抽取通道形成在厚栅介质层一侧，不需要单独通过一个厚氧栅极来形成，抽取通道通过第一导电类型区在器件关态时抽取少子，只需要一种沟槽栅即可完成抽取少子以及完成栅极的导通效果，可以缩小元胞的横向尺寸，提高器件的电流能力。
附图说明
图1为现有技术的一种IGBT器件的结构示意图；
图2为一种实施例的一种IGBT器件的结构示意图(一)；
图3为一种实施例的一种IGBT器件的结构示意图(二)；
图4为一种实施例的一种IGBT器件的结构示意图(三)；
图5为一种实施例的一种IGBT器件的制造方法的流程图；
图6为一种实施例的一种IGBT器件的制造方法的过程示意图(一)；
图7为一种实施例的一种IGBT器件的制造方法的过程示意图(二)；
图8为一种实施例的一种IGBT器件的制造方法的过程示意图(三)；
图9为一种实施例的一种IGBT器件的制造方法的过程示意图(四)；
图10为一种实施例的一种IGBT器件的制造方法的过程示意图(五)；
图11为一种实施例的一种IGBT器件的制造方法的过程示意图(六)；
图12为一种实施例的一种IGBT器件的制造方法的过程示意图(七)；
图13为一种实施例的基区与发射区的示意图；
图14为一种实施例的抽取通道的结构示意图；
图15为一种实施例的一种IGBT器件的制造方法的过程示意图(八)。
附图标记：1-漂移区；101-第一沟槽；2-第一导电类型区；3-第二导电类型区；4-沟槽栅；41-栅介质层；411-厚栅介质层；412-薄栅介质层；42-栅极；5-抽取通道；6-基区；7-发射区；8-第一电极；9-集电区；10-第二电极；11-缓冲层；12-少子势垒层；13-第二导电类型轻掺杂区。
具体实施方式
下面通过具体实施方式结合附图对本申请作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本申请能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本申请相关的一些操作并没有在说明书中显示或者描述，这是为了避免本申请的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。
另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。
本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。
在本申请中，第一导电类型和第二导电类型属于不同的半导体导电类型，第一导电类型为N型或P型，第二导电类型为P型或N型；当第一导电类型为N型时，第二导电类型则为P型，反之亦然。在本申请中以第一导电类型为P型，第二导电类型为N型为例进行说明。
在本申请中，IGBT器件的衬底一般指硅片，但根据实际的器件应用也可以采用其他材料，如碳化硅、氮化镓等。衬底可以为N型、P型或无掺杂，用于器件制作过程的起始材料或起始结构层。衬底在对应不同的器件的类型时，在器件制作完毕后，可以作为器件的集电区、缓冲层或漂移区等结构。基底(或称基片)为对衬底进行掺杂、外延、热氧化等处理后得到的结构，外形结构还是以单晶硅为主体的片状结构，一般也可以称为晶圆或者硅片，或者依旧称为衬底。在批量化生产中，多种器件可能采用相同的衬底进行相同的处理，因此，可以形成标准化的基底用于生产，不需要从头对衬底处理，可以节省时间。具体对应IGBT器件的类型而定，IGBT器件可以为PT(punch through)型、NPT(non-punch through)型或FS(field stop)型IGBT器件。针对器件的类型可以选用不同的基底。
例如，IGBT器件为PT型IGBT器件时，基底可以包括集电区、缓冲层以及漂移区，衬底可以为高浓度的P型直拉单晶硅(作为后续器件的集电区)，缓冲层可以为生长在衬底上的一层掺杂浓度较高的N型单晶硅，漂移区可以为淀积在缓冲层上的轻掺杂的N型外延层。
又例如，IGBT器件为NPT型IGBT器件时，基底可以包括采用轻掺杂N型区熔单晶硅的硅片作为衬底(作为后续器件的漂移区)，先在硅片的正面制作元胞并用钝化层保护好，之后再将硅片背面减薄到合适厚度。最后在减薄的硅片背面进行P型掺杂，形成集电区。
再例如，IGBT器件为FS型IGBT器件时，基底可以包括漂移区或缓冲层以及漂移区。衬底可以采用轻掺杂N型区熔单晶硅的硅片，当基底只有漂移区时，完成正面元胞制作之后再进行背面工艺(硅片减薄、缓冲层以及集电区的形成)。当基底可以包括缓冲层以及漂移区时，采用N型硅片作为衬底(对应为器件的缓冲层)，通过外延硅片的正面形成漂移区，完成正面元胞制作，硅片背面减薄之后，进行P型掺杂，形成集电区。
如图1所示，在现有专利CN202210453957.6中，为了解决IGBT器件在关断切换过程中存在的动态雪崩的技术问题，一方面引入超结结构(第一导电类型区)，另一方面采用抽取通道配合超结结构工作，其中，现有专利中，至少存在两个问题。第一个问题，为了形成抽取通道，需要两个具有厚栅介质层且相邻的第二沟槽栅，在栅介质层热氧化的过程形成，这就导致器件的元胞在横向(图1的左右方向)的尺寸偏大，电流能力较低的问题。第二个问题，第一导电类型区通过刻蚀沟槽进行填充硅的方式形成，刻蚀形成的沟槽并不是严格垂直，存在角度，且刻蚀的深度不能太深，下面过窄会导致电离杂质太少影响电荷平衡。
在本申请实施例中，针对第一个问题，提出一种IGBT器件，其中，沟槽栅4的栅介质层41包括薄栅介质层412以及厚栅介质层411，抽取通道5形成在厚栅介质层411一侧，不需要单独通过一个厚氧栅极(对应图1所示的第二沟槽栅)来形成，抽取通道5通过第一导电类型区2在器件关态时抽取少子，只需要一种沟槽栅4即可完成抽取少子以及完成栅极42的导通效果，可以缩小元胞的横向尺寸，提高器件的电流能力。针对第二个问题，通过提供一个IGBT器件的制造方法，通过多次离子注入与外延的方式形成第一导电类型区2，保证第一导电类型区2的宽度(图2中左右方向)上下一致以及整体区域的电离杂质的数量，电荷平衡问题能够保证稳定。
如图2所示，以下以第一导电类型为P型，第二导电类型为N型为例说明，本申请一些实施例中提供一种IGBT器件，IGBT器件可以包括至少一个元胞，元胞可以包括第一电极8、第二电极10以及位于第一电极8和第二电极10之间的半导体单元，半导体单元可以包括：漂移区1、第一导电类型区2、基区6、沟槽栅4、抽取通道5、发射区7以及集电区9。
漂移区1可以具有第二导电类型，用于在IGBT器件处于正向耐压过程中作为耗尽层。在一些实施例中，漂移区1可以包括衬底的部分或全部，还可以包括外延形成在衬底上的外延层。
第一导电类型区2可以具有第一导电类型，形成在漂移区1中，第一导电类型区2的底面远离漂移区1的顶部(或称上表面或正面)，且靠近漂移区1的底部或与漂移区1的底部平齐。第一导电类型区2的宽度(图2中左右方向)小于高度/深度(图2中的上下方向)。
例如，第一导电类型区2可以为P型区(或可简称为P柱)，在本申请中，可以是通过挖槽沉积单晶硅的方式形成，还可以是通过多次掺杂与外延形成。第一导电类型区2可以与缓冲层11接触；或者第一导电类型区2靠近缓冲层11，且第一导电类型区2的深度大于或等于漂移区1深度的2/3。
基区6可以具有第一导电类型。在本申请实施例中，基区6不包括如图1所示的深层基区。基区6的底面高于沟槽栅4的底面。
沟槽栅4可以包括栅极42以及包裹栅极42的栅介质层41，沟槽栅4穿通基区6并延伸到漂移区1；如图11所示，栅介质层41可以包括分别形成在栅极42两侧的厚栅介质层411(可简称为厚氧)以及薄栅介质层412(可简称为薄氧)，厚栅介质层411的厚度大于薄栅介质层412的厚度。
在一些实施例中，厚栅介质层411可以通过采用热氧化形成在第一沟槽101上，薄栅介质层412可以是采用沉积或热氧化的方式形成在第一沟槽101上。其中，第一沟槽101的底部上形成的是厚栅介质层，缓解栅极底部电场集中效应。由于电场集中在这个位置，通常薄栅氧容易击穿，当厚度增加了，降落在单位栅氧厚度下的电势减少了，使单位栅氧厚度承受的电势减少，从而缓解电场尖峰，提高器件击穿能力。另外，由于栅极和集电极耦合电容的存在，增加该部分的厚度能够很大程度上减少栅极电荷，加强对器件开关过程中的dV/dt的控制。
抽取通道5可以具有第一导电类型，第一电极8通过抽取通道5与第一导电类型区2电连接；用于在IGBT器件处于关断状态时，第一电极8通过抽取通道5抽取沟槽栅4底部的少数载流子。
一些实施例中，一个元胞可以包括两个沟槽栅4，抽取通道5形成在两个相邻的沟槽栅4的厚栅介质层411之间；和/或，当抽取通道5为P型时，抽取通道5中间区域的受主掺杂浓度低于两端区域的受主掺杂浓度，或，当抽取通道5为N型时，抽取通道5中间区域的施主掺杂浓度高于两端区域的施主掺杂浓度。
在一些实施例中，如图2所示，抽取通道5的深度可以与沟槽栅4的深度相同；如图14所示，当抽取通道5为P型时，抽取通道5中间区域的P型掺杂浓度低于两端区域的P型掺杂浓度。当器件正向导通时，两边的栅极42加上正电压，沟道反型，反型载流子即为P型的少子(电子)，中间的浓度高于两端。反向截止时，两边的栅极42加上负电压，P型的多子两端的浓度高于中间。
当漂移区1为P型、基区6为N型、抽取通道5为N型时，抽取通道5中间区域的N型掺杂浓度高于两端区域的N型掺杂浓度。技术效果与当抽取通道5为P型相对应，不在此赘述。
在一些实施例中，如图9与12所示，通过热氧化形成厚栅介质层411，由于二氧化硅具有吸硼排磷的效应，以使得两个第一沟槽101之间的第一导电类型区2的硼元素减少，磷元素增加，最终使得两个第一沟槽101之间的第一导电类型区2的掺杂浓度降低(指硼元素的浓度)，受到这个吸硼排磷的效应的第一导电类型区2的部分构成抽取通道5。同时，抽取通道5的中间受到吸硼排磷的效应更加显著，中间区域的最低，掺杂浓度从中间向两端(图示上下方向)增加。可见，采用图2的两个沟槽栅4相邻布置的结构，可以使得两个沟槽栅4之间的区域的掺杂浓度变化更加明显，该区域的中间位置的浓度更低，以使得更快的抽取少数载流子。
进一步地，厚栅介质层411的厚度可以大于薄栅介质层412的厚度；厚度更厚的厚栅介质层411，通过热氧化消耗一部分单晶硅，以减少PMOS沟道(对应抽取通道5)的宽度，降低PMOS的沟道密度，少数载流子在底部累积时可以抑制漏电，减少器件的漏电。例如，当一个半导体单元具有两个沟槽栅4时，为了避免两个栅极42之间造成干扰，两者之间的距离不能过近，同时为了保证抽取通道5的沟道密度，两个栅极42之间的距离也不能过远，在本实施例中，抽取通道5的宽度可以为300A-1000A，抽取通道5的宽度与厚栅介质层411的宽度(介质层一般称为厚度)关联，按照比例约为1:10，对应厚栅介质层411的厚度为4000A-10000A。
发射区7可以具有第二导电类型，发射区7和基区6之间形成第一PN结，基区6和发射区7分别与第一电极8电连接。抽取通道5位于厚栅介质层411的一侧，发射区7位于薄栅介质层412的一侧。
集电区9其位于漂移区1的下方，可以具有第一导电类型，集电区9与第二电极10电连接，用于在IGBT器件开态时提供载流子。
针对如图1所示的IGBT器件存在的横向尺寸大的问题，申请人通过研究发现，其横向尺寸大的原因有两方面，一方面是元胞设置有两种沟槽栅，另一方面是深层基区的原因，深层基区要包括第一沟槽栅的底部的部分，深层基区通过离子注入后横扩包裹第一沟槽栅，因此第一沟槽栅与第二沟槽栅之间也要保证一定的横向距离，避免第一沟槽栅的底部被完全包裹，避免失去控制器件导通的作用。
因此，在上述实施例中，一方面通过提供一个沟槽栅4，沟槽栅4的两侧具有厚薄不同的栅介质层41，使得一个沟槽栅4综合了图1中两种沟槽栅的技术效果，即同时兼具导通控制与抽取少子控制，在不需要两种沟槽栅以及深层基区的前提下，可以缩小元胞的横向尺寸，最终使得在相同的芯片尺寸下能够获得更低的导通压降，更大的电流能力，具有更低成本的优势。
如图3所示，在上述这些实施例的基础上，本申请提供的IGBT器件还可以包括少子势垒层12以及第二导电类型轻掺杂区13，第二导电类型轻掺杂区13位于第一沟槽101底部中远离第一导电类型区2的一侧。少子势垒层12可以具有第二导电类型，少子势垒层12的底部高于沟槽栅4的底部并位于基区6的下方；抽取通道5穿通少子势垒层12与第一导电类型区2电连接。第二导电类型轻掺杂区13具有第二导电类型，其掺杂浓度小于漂移区1的掺杂浓度。
较于如图1所示的深层基区，本申请提供的IGBT器件使用少子势垒层12以及第二导电类型轻掺杂区13具有相似或更好的技术效果，下面详细说明。
以漂移区1为N型为例说明，少子势垒层12的作用不同于深层基区，只是降低器件工作状态下P型基区6下方外延层的电阻率，少子势垒层12的存在就是为了阻挡少数载流子从P型基区6流出，使该处的少子浓度堆积，从而降低导通压降Vcesat与导通损耗。
图1所示的深层基区作用是保护栅极42击穿薄弱点，降低栅极42底部的电场峰值，现在用栅极42底部的第二导电类型轻掺杂区13(N-区)获得相似的技术效果，以使得可以不使用深层基区。可以是在栅极42挖沟槽之后注入少量的硼离子，经过栅氧生长、P型基区6扩散等热过程之后，这些少量的硼离子被外延的背景杂质补偿，会形成与掺杂浓度较低的N-区。在器件反偏截止状态下，由EC≈4010ND 1/8，该处的临界电场得到提升，将缓解栅氧底部电场集中，分散电势，降低该处的电场峰值，提高击穿电压，抑制栅极42负电容，获得更好的开关可控性。
如图4所示，在一些实施例中，本申请提供的IGBT器件还可以包括第二导电类型区3(对应第一导电类型区2简称为P柱，其可以简称为N+柱)，其具有第二导电类型且掺杂浓度大于漂移区1，第二导电类型区与第一导电类型区沿垂直于厚度方向的方向交替间隔设置。如图4所示，第二导电类型区3与第一导电类型区2沿左右方向间隔设置，形成P-N-N+-N-P横向变化掺杂的超结外延，增加了空穴路径结构。如采用两次N外延注入交叠的部分形成N+柱(对应图15所示过程)，因为交叠的部分不多，加上生长外延的过程中注入的离子也会横向扩散，所以N+柱的占比在整个N区中只有一小部分，也可以称该区域为N柱的N+区。但是由于注入的离子变多了，该区域的净掺杂将会增加，根据ρ＝(qNμ)-1，电阻率ρ与净掺杂为反比，而根据欧姆定理，电流总是选择电阻最小的路径通过。
所以，N+柱能够降低器件电流传导路径处的电阻率，对比图1所示的IGBT器件，在相同的芯片面积下，本申请将会提高器件的电流能力，从而降低导通压降Vcesat，减少开关损耗。
其中，而且相对于N+柱浓度较低的N柱(位于第一导电类型区2与第二导电类型区3之间的漂移区1的部分)，在器件反向截止期间能够起到与P柱电荷平衡的效果，N柱与P柱形成的PN结反向偏置，形成较宽的耗尽区，建立垂直电场，同时使器件水平电场不产生突变，使器件在水平和垂直方向上的电场都处在一个接近临界的状态，增加耗尽区宽度，提高有效耐压面积。具体地，传统的器件(非超结器件)的主要空间电荷区是P基区与外延层之间PN结反偏耗尽产生的。达到击穿电压时，其电场峰值在该PN结附近，截止于FS层(截止层)，形状为梯形，该电场图形对空间电荷区的积分即是器件的击穿电压。而N柱与P柱形成PN结，该PN结在电荷平衡的条件下，在反偏状态下将会耗尽，形成空间电荷区，这样就有两个不同的PN结耗尽，器件体内就会有两个不同耗尽方向的空间电荷区，也就会有两个不同方向的电场，一个电场方向垂直于超结外延与P基区的PN结，另一个垂直于超结外延N柱与P柱的pn结，在这两个不同方向的电场作用下可以使电场近似扩展为三维空间上的长方体形状，垂直方向的切面为近似长方形，其击穿电压为该图形的对外延厚度的积分。能够提高外延的有效耐压面积。
另外，在关断期间，第一导电类型区2(P柱)的存在，搭配正面结构的耗尽型PMOS结构，形成了非平衡少数载流子流出体内的路径，达到快速抽取N型漂移区1的非平衡少子的目的，抑制拖尾电流，从而减少关断损耗。由于在动态开关过程中，体内的非平衡少子达到背景掺杂浓度的量级甚至更多，材料的临界电场降低，超结结构N/P柱能够在此过程快速排出非平衡少子，抑制动态雪崩，抑制关断噪声的产生。
上面是本申请提供的IGBT器件的各个结构的具体说明，下面针对IGBT器件的制造方法进行展开说明，需要注意的是，本申请实施例以图4为例进行制造方法的说明，对应图2至图4所示的IGBT器件，可以有选择地减少以下一个或多个方法步骤，以获得图2至图4中任一种IGBT器件，并不是限制本申请提供的IGBT器件的制造方法对应的器件类型。
如图5所示，以下以第一导电类型为P型，第二导电类型为N型为例说明，本申请实施例提供的IGBT器件的制造方法，可以包括：
步骤1、提供一衬底，衬底作为IGBT器件的漂移区1的部分或全部，衬底可以具有第二导电类型。例如，如图6中(A)所示，可以采用N型单晶硅衬底。
步骤2、在衬底的正面形成第一导电类型区2，或者，在衬底的正面形成第一导电类型区2和第二导电类型区3。
一些实施例中，如图2、图3与图6所示，IGBT器件可以只包括第一导电类型区2，此时，在衬底的正面形成第一导电类型区2，可以包括：
第一掺杂子步骤、如图6中(B)所示，对衬底的正面进行掺杂，形成第一导电类型区2；例如是，注入1e12cm-2-1e13cm-2，能量为40-100KeV的硼离子，以形成第一导电类型区2。
外延子步骤、如图6中(C)所示，在衬底上形成外延层，外延层可以具有第二导电类型；每次外延的厚度可以是1um-10um。形成的外延层与漂移区1具有相同到导电类型，其掺杂浓度也可以是与漂移区1相同。
外延掺杂子步骤、如图6中(D)所示，对外延层对应第一导电类型区2的位置进行掺杂，延长第一导电类型区2的深度。
依次重复上述外延子步骤与外延掺杂子步骤，直至第一导电类型区2的深度被延长至第一深度。此时，对应多层外延层的总厚度可以为50um-100um。
一些实施例中，如图4与图7所示，IGBT器件可以包括第一导电类型区2以及第二导电类型区3，此时，在衬底的正面形成第一导电类型区2和第二导电类型区3，可以包括：
第一掺杂子步骤、如图7中(B)所示，对衬底的正面进行掺杂，形成第二导电类型区3。
第二掺杂子步骤、如图7中(B)所示，对衬底的正面进行掺杂，形成第一导电类型区2。上述第一掺杂子步骤与第二掺杂子步骤的顺序并不限制，例如是首先注入剂量为1e12-1e13cm-2，能量为40-100KeV的磷离子，得到第二导电类型区3，形成N-N+-N横向变化掺杂区，然后再注入1e12-1e13cm-2，能量为40-100KeV的硼离子，得到第一导电类型区2，形成P-N-N+-N-P横向变化掺杂的超结外延。
外延子步骤、如图7中(C)所示，在衬底上形成外延层，外延层可以具有第二导电类型。每次外延的厚度可以是1um-10um。形成的外延层与漂移区1具有相同到导电类型，其掺杂浓度也可以是与漂移区1相同。
外延掺杂子步骤、如图7中(D)所示，分别对外延层对应第二导电类型区3以及第一导电类型区2的位置进行掺杂，延长第二导电类型区3以及第一导电类型区2的深度。
在一些实施例中，形成第二导电类型区3以及第一导电类型区2的方式还可以采用如下方式。
首先，如图15所示，可以是先对一个区域进行一次N型掺杂(如图15中(A)左侧)，再对另一个区域进行一次N型掺杂(如图15中(B)右侧)，两次掺杂具有重叠区域，如图15中(C)所示，重叠区域对应形成第二导电类型区3。随后如图15中(D)所示，进行第一导电类型区2的掺杂。最后通过多次外延以及掺杂形成如图8所示的结构。
在一些实施例中，第二导电类型区3形成在每两个第一导电类型区2之间，且第一导电类型区2与第二导电类型区3之间还设有漂移区。
如图8所示，依次重复上述外延子步骤与外延掺杂子步骤，直至第一导电类型区2的深度被延长至第一深度，第二导电类型区3的深度被延长至第二深度。重复上述过程，此时，对应多层外延层的总厚度可以为50um-100um。
步骤3、如图9所示，在衬底形成第一沟槽101，第一沟槽101穿通部分第一导电类型区2。
一些实施例中，如图10所示，在第一沟槽101上形成沟槽栅4之前，制造方法还可以包括：
在第一沟槽101底部形成第二导电类型轻掺杂区13，第二导电类型轻掺杂区13位于第一沟槽101底部中远离第一导电类型区2的一侧。例如是，在完成刻蚀第一沟槽101后，可以生成一层1000A厚度的氧化层作为牺牲氧化层，减少因离子注入而引起的晶格损伤注入，再注入剂量为1e11-1e12cm-2，能量为20-60KeV的硼离子。
通过在N型的漂移区1注入少量硼离子形成N-区，降低栅极42电荷，抑制栅极42负电容，降低开关过程中产生的噪声，分散反偏电势，降低电场峰值，保护沟槽栅4拐角处易发生击穿的薄弱区域。其中，要控制注入剂量与能量，不能太多也不能太少。如果剂量和能量太高了，这里会变成P区，把栅极底部包围了，将会影响导通压降，增加导通的损耗，太少了效果又不会明显。
步骤4、如图11所示，在第一沟槽101上形成沟槽栅4，沟槽栅4可以包括栅极42以及包裹栅极42的栅介质层41；栅介质层41可以包括分别形成的栅极42两侧的厚栅介质层411以及薄栅介质层412，厚栅介质层411的厚度大于薄栅介质层412的厚度；厚栅介质层411位于靠近第一导电类型区2的一侧并与第一导电类型区2接触；其中，在沟槽栅4形成的过程中，第一导电类型区2与厚栅介质层411接触的部分形成抽取通道5。
一些实施例中，在第一沟槽101上形成沟槽栅4，可以包括：
步骤401、如图11中(A)所示，通过热氧化在第一沟槽101上生长出第一厚度的二氧化硅层作为厚栅介质层411，在厚栅介质层411形成的过程中，一个抽取通道5形成在沟槽栅4一侧。一些实施例中，可以通过干-湿-干氧化方法生长一层4000A-10000A厚的栅氧，一部分用来刻蚀去除，一部分用来做PMOS的栅氧。其中由于生长氧化层过程中的吸硼排磷，PMOS沟道中间部分浓度将会降低。
步骤402、如图11中(B)所示，去除第一沟槽101远离第一导电类型区2的侧壁上的厚栅介质层411。例如，对第一沟道远离第一导电类型区2的侧壁部分的厚栅介质层411进行刻蚀，采用各向异性刻蚀。
步骤403、如图11中(C)所示，通过热氧化在第一沟槽101上生长出第二厚度的二氧化硅层作为薄栅介质层412。例如是采用干氧氧化生成厚度为500-2000A的薄栅介质层412。
步骤404、如图11中(D)所示，在第一沟槽101上进行多晶硅回填以及多晶硅刻蚀，得到栅极42。
其中，因为厚栅介质层是干湿干氧化生成的，湿氧的速度快，但是生成的氧化层质量较差，缺陷较多一致性差(厚薄不一)，干氧的致密性好，缺陷少，质量高，一致性好，但是速度慢，为了生产效率采用干湿干氧化生长厚的栅氧。
因为阈值电压要与实际驱动电路做匹配，通常在2-6V左右，而阈值电压与栅氧厚度是正比的，在相同的P基区条件下，厚栅氧将会使阈值电压增加好几倍，使电子导电沟道难以反型，从而增加导通压降与导通损耗，因此需要采用薄栅介质层。薄栅介质层就是传统器件的厚度，能够匹配现有的P基区而不需要做改变。
步骤5、如图12所示，对衬底的正面进行掺杂，形成基区6，基区6可以具有第一导电类型，基区6的底部高于沟槽栅4的底部。
一些实施例中，如图12所示，在基区6上形成发射区7之前，制造方法还可以包括：
在基区6下面形成少子势垒层12，少子势垒层12可以具有第二导电类型，少子势垒层12的底部高于沟槽栅4的底部；抽取通道5穿通少子势垒层12与第一导电类型区2电连接。
例如是，对衬底的正面进行掺杂，分别进行P型基区6以及少子势垒层12的离子注入，基区6注入硼离子，剂量1e13-1e14，能量50-100KeV，少子势垒层12注入磷离子，剂量为1e13-1e14，能量150-300KeV，退火1100-1180℃，时间100-300分钟。通过控制注入能量来控制少子势垒层12与基区6的深度。其中，少子势垒层12的注入能量和剂量要控制好，该层次的浓度太高会导致击穿电压降低，太少则会增加导通压降。
步骤6、如图4所示，在基区6上形成发射区7，发射区7可以具有第二导电类型；发射区7位于沟槽栅4的薄栅介质层412的一侧并与薄栅介质层412接触。
一些实施例中，发射区7与基区6的结构关系可以如图13所示，可以是采用如图1与图13中(A)中所示的纵向发射区7结构(垂直图4的方向)，一个发射区7位于两个沟槽栅4之间，纵向结构可以减少器件的横向尺寸，发射区7的长度(垂直图4的方向)与基区6的长度关系可以根据实际器件需要进行调整，发射区7长度短对短路有好处，发射区7长度长对导通压降有好处，在本实施例以两者相等为例(参见图13中(A))。或者是采用如图13中(B)所示的横向发射区7结构，一个发射区7对应一个沟槽栅4，如图13中(B)所示的发射区7，发射区7与第一电极8接触的面积可以进行调整，减少发射区7的图像面积可以对短路时间和雪崩测试有好处，增加则会降低导通压降。
例如，N+注入磷离子，剂量3e15-1e16，能量50-100KeV，P+注入硼离子，剂量1e15-5e16，能量100-120KeV，950℃退火10-60min，其中，N+注入退火后形成发射区7，P+注入退火后做欧姆接触区。
步骤7、如图4所示，在衬底的正面形成第一电极8，第一电极8分别与抽取通道5、基区6以及发射区7电连接；抽取通道5用于在IGBT器件处于关断状态时，第一电极8通过抽取通道5抽取沟槽栅4底部的少数载流子。
例如是，在沉积层间介质层，例如是淀积1000-3000A的USG和6000-11000A的BPSG，之后在950℃下退火30min。
再进行接触孔刻蚀与注入，分别在NMOS与PMOS区域处刻蚀接触孔，注入硼离子，剂量1e15-1e16，能量20-100KeV，再淀积上金属，与金属形成欧姆接触，形成发射极(第一电极8)。
步骤8、如图4所示，在衬底的背面形成集电区9，或者在衬底的背面形成缓冲层11以及集电区9；在集电区9上形成第二电极10，第二电极10与集电区9电连接，缓冲层11可以具有第二导电类型，集电区9可以具有第一导电类型，第一导电类型和第二导电类型属于不同的半导体导电类型。
在一些实施例中，在步骤8中，在衬底的背面形成缓冲层11，可以包括：
减薄衬底的背面至预设厚度，通过掺杂在衬底的背面形成缓冲层11，缓冲层11的掺杂浓度大于漂移区1的掺杂浓度；第一导电类型区2与缓冲层11接触，或者第一导电类型区2靠近缓冲层11，且第一导电类型区2的深度大于或等于漂移区1深度的2/3。
例如，将衬底的背面进行减薄处理，减薄至漂移区11厚度为50-100微米，先采用磷元素进行缓冲层11的掺杂，形成N型的缓冲层11，使得第一导电类型区2的底部靠近或与缓冲层11接触。然后对缓冲层11进行硼元素掺杂，形成P型的集电区9。或者是，直接对减薄后的漂移区1进行硼元素掺杂，形成P型的集电区9。最后在集电区9的表面形成第二电极10。
通过上述实施例的制造方法，制造形成的IGBT器件至少具有以下技术效果。
第一、为了平衡饱和压降与关断损耗，本申请采用超结工艺，并增加空穴路径结构。外延层采用多次注入生长方式，形成P-N-N+-N-P横向变化掺杂的超结外延。横向变化掺杂的超结外延的N+柱能够降低器件电流传导路径处的电阻率，提高电流能力，减少导通压降，降低导通损耗。而且相对于N+柱较低的N柱，在器件反向截止期间能够起到与P柱电荷平衡的效果，N柱与P柱形成的PN结反向偏置，形成较宽的耗尽区，建立垂直电场，同时使器件水平电场不产生突变，使器件在水平和垂直方向上的电场都处在一个接近临界的状态，增加耗尽区宽度，提高有效耐压面积。
第二、在关断期间，P柱的存在，搭配正面结构的耗尽型PMOS结构，形成了非平衡少数载流子流出体内的路径，达到快速抽取N型漂移区1的非平衡少子的目的，抑制拖尾电流，从而减少关断损耗。由于在动态开关过程中，体内的非平衡少子达到背景掺杂浓度的量级甚至更多，材料的临界电场降低，超结结构N/P柱能够在此过程快速排出非平衡少子，抑制动态雪崩，抑制关断噪声的产生。
在本申请结构中，存在增强型的NMOS与耗尽型PMOS，形成互补MOS结构。IGBT开通时NMOS导通而PMOS截止，在关断时，NMOS截止而PMOS导通，实现空穴的快速抽取，以降低关断损耗。其中，增强型的NMOS指薄氧化层侧的发射极、基区以及漂移区的整体结构。
第三、电场集中的弛豫与高空穴排除是抑制动态雪崩的重要因素，本申请的IGBT结构中加厚的底部栅氧、沟槽栅4底部的N-区和耗尽型PMOS共同起到了这两种作用，并且能够在较低的动态电场下实现高dV/dt的关断操作，因此能够在相同的条件下实现更低的关断损耗。
第四、本申请与图1所示的现有IGBT器件的结构相比，加厚栅极42底部氧化层，在沟槽刻蚀厚注入与衬底多数载流子相反的离子形成N-区，让栅极42下方电势分散，降低该处的电场峰值，抑制动态雪崩，减少栅极42电荷，抑制栅极42负电容，获得更好的开关可控性。
第五、本申请的器件与图1所示的现有IGBT器件的结构相比，本申请采用了少子载流子作为势垒层，该势垒层能够帮助器件在导通期间阻挡非平衡少子，使少子载流子下方的非平衡少子堆积，增强器件的注入增强(IE)效应，其目的是实现更低的导通压降和更小的导通损耗，具有更小的单位元胞宽度，在相同的芯片尺寸下能够获得更低的导通压降，更大的电流能力，具有更低成本的优势。
本文参照了各种示范实施例进行说明。然而，本领域的技术人员将认识到，在不脱离本文范围的情况下，可以对示范性实施例做出改变和修正。例如，各种操作步骤以及用于执行操作步骤的组件，可以根据特定的应用或考虑与系统的操作相关联的任何数量的成本函数以不同的方式实现(例如一个或多个步骤可以被删除、修改或结合到其他步骤中)。
虽然在各种实施例中已经示出了本文的原理，但是许多特别适用于特定环境和操作要求的结构、布置、比例、元件、材料和部件的修改可以在不脱离本披露的原则和范围内使用。以上修改和其他改变或修正将被包含在本文的范围之内。
前述具体说明已参照各种实施例进行了描述。然而，本领域技术人员将认识到，可以在不脱离本披露的范围的情况下进行各种修正和改变。因此，对于本披露的考虑将是说明性的而非限制性的意义上的，并且所有这些修改都将被包含在其范围内。同样，有关于各种实施例的优点、其他优点和问题的解决方案已如上所述。然而，益处、优点、问题的解决方案以及任何能产生这些的要素，或使其变得更明确的解决方案都不应被解释为关键的、必需的或必要的。本文中所用的术语“包括”和其任何其他变体，皆属于非排他性包含，这样包括要素列表的过程、方法、文章或设备不仅包括这些要素，还包括未明确列出的或不属于该过程、方法、系统、文章或设备的其他要素。此外，本文中所使用的术语“耦合”和其任何其他变体都是指物理连接、电连接、磁连接、光连接、通信连接、功能连接和/或任何其他连接。
具有本领域技术的人将认识到，在不脱离本申请的基本原理的情况下，可以对上述实施例的细节进行许多改变。因此，本申请的范围应仅由权利要求确定。

Claims (10)

1.一种IGBT器件，包括至少一个元胞，其特征在于，所述元胞包括第一电极(8)、第二电极(10)以及位于所述第一电极(8)和第二电极(10)之间的半导体单元，所述半导体单元包括：
漂移区(1)，其具有第二导电类型，用于在所述IGBT器件处于正向耐压过程中作为耗尽层；
第一导电类型区(2)，其具有第一导电类型，形成在所述漂移区(1)中，所述第一导电类型区(2)的底面远离所述漂移区(1)的顶部，且靠近所述漂移区(1)的底部或与所述漂移区(1)的底部平齐；
基区(6)，其具有第一导电类型；
沟槽栅(4)，包括栅极(42)以及包裹所述栅极(42)的栅介质层(41)，所述沟槽栅(4)穿通所述基区(6)并延伸到所述漂移区(1)；所述栅介质层(41)包括分别形成在所述栅极(42)两侧的厚栅介质层(411)以及薄栅介质层(412)，所述厚栅介质层(411)的厚度大于所述薄栅介质层(412)的厚度；
抽取通道(5)，其具有第一导电类型，所述第一电极(8)通过所述抽取通道(5)与所述第一导电类型区(2)电连接；用于在所述IGBT器件处于关断状态时，所述第一电极(8)通过所述抽取通道(5)抽取所述沟槽栅(4)底部的少数载流子；
发射区(7)，其具有第二导电类型，所述第一导电类型和第二导电类型属于不同的半导体导电类型，所述发射区(7)和基区(6)之间形成第一PN结，所述基区(6)和发射区(7)分别与所述第一电极(8)电连接；
所述抽取通道(5)位于所述厚栅介质层(411)的一侧，所述发射区(7)位于所述薄栅介质层(412)的一侧；
集电区(9)，其位于所述漂移区(1)的下方，具有第一导电类型，所述集电区(9)与所述第二电极(10)电连接，用于在所述IGBT器件开态时提供载流子。
2.如权利要求1所述的IGBT器件，其特征在于，一个所述元胞包括两个所述沟槽栅(4)，所述抽取通道(5)形成在两个相邻的所述沟槽栅(4)的所述厚栅介质层(411)之间，所述第一导电类型区(2)位于在两个相邻的所述沟槽栅(4)的下方。
3.如权利要求1所述的IGBT器件，其特征在于，所述抽取通道(5)中间区域的受主掺杂浓度低于两端区域的受主掺杂浓度，或，所述抽取通道(5)中间区域的施主掺杂浓度高于两端区域的施主掺杂浓度。
4.如权利要求3所述的IGBT器件，其特征在于，所述漂移区(1)与所述第一导电类型区(2)均为单晶硅，所述栅介质层(41)为二氧化硅，所述厚栅介质层(411)采用热氧化方式形成。
5.如权利要求1所述的IGBT器件，其特征在于，所述抽取通道(5)的宽度为300A-1000A，和/或，所述抽取通道(5)的宽度与所述厚栅介质层(411)的宽度比例为1:10。
6.如权利要求1所述的IGBT器件，其特征在于，所述IGBT器件还包括少子势垒层(12)，所述少子势垒层(12)形成在所述基区(6)下面；
所述少子势垒层(12)具有第二导电类型，所述少子势垒层(12)的底部高于所述沟槽栅(4)的底部；所述抽取通道(5)穿通所述少子势垒层(12)与所述第一导电类型区(2)电连接。
7.如权利要求1所述的IGBT器件，其特征在于，所述IGBT器件还包括第二导电类型轻掺杂区(13)，其具有第二导电类型；
所述第二导电类型轻掺杂区(13)形成在沟槽栅(4)底部，所述第二导电类型轻掺杂区(13)位于所述沟槽栅(4)底部中远离所述第一导电类型区(2)的一侧。
8.如权利要求1所述的IGBT器件，其特征在于，所述IGBT器件还包括第二导电类型区(3)，其具有第二导电类型，形成在所述漂移区(1)中，所述第二导电类型区(3)的底面远离所述漂移区(1)的顶部，且靠近所述漂移区(1)的底部或与所述漂移区(1)的底部平齐；
所述第二导电类型区(3)与所述第一导电类型区(2)沿垂直于厚度方向的方向交替间隔设置。
9.如权利要求8所述的IGBT器件，其特征在于，所述第二导电类型区(3)位于所述薄栅介质层(412)的一侧。
10.如权利要求1所述的IGBT器件，其特征在于，所述IGBT器件还包括缓冲层(11)，其具有第二导电类型，所述缓冲层(11)的掺杂浓度大于所述漂移区(1)的掺杂浓度，所述缓冲层(11)位于所述漂移区(1)与所述集电区(9)之间。
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* Cited by examiner, † Cited by third party
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CN116884996A (zh) * 2023-09-08 2023-10-13 深圳芯能半导体技术有限公司 一种降低关断损耗的igbt芯片及其制作方法
CN117174757B (zh) * 2023-11-02 2024-03-26 深圳芯能半导体技术有限公司 一种超结槽栅碳化硅mosfet及其制备方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106129105B (zh) * 2016-06-28 2020-04-10 上海华虹宏力半导体制造有限公司 沟槽栅功率mosfet及制造方法
CN106057905A (zh) * 2016-08-16 2016-10-26 上海华虹宏力半导体制造有限公司 沟槽栅场效应晶体管及制造方法
US10319808B2 (en) * 2017-04-03 2019-06-11 Fuji Electric Co., Ltd. Semiconductor device
CN107591453A (zh) * 2017-10-24 2018-01-16 贵州芯长征科技有限公司 沟槽栅超结mosfet器件及其制备方法
CN108767000B (zh) * 2018-08-16 2024-04-09 无锡新洁能股份有限公司 一种绝缘栅双极型半导体器件及其制造方法
CN108899370B (zh) * 2018-08-22 2024-03-15 江苏中科君芯科技有限公司 集成电阻区的vdmos器件
US11728421B2 (en) * 2020-02-27 2023-08-15 Semiconductor Components Industries, Llc Split trench gate super junction power device
CN113838918B (zh) * 2021-09-23 2023-10-24 电子科技大学 具有载流子浓度增强的超结igbt器件结构及制作方法
CN114551577B (zh) * 2022-04-28 2022-07-15 深圳市美浦森半导体有限公司 一种igbt器件及其制造方法

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