CN109166917B - 一种平面型绝缘栅双极晶体管及其制备方法 - Google Patents
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Abstract
一种平面型绝缘栅双极晶体管及其制备方法，属于功率半导体技术领域。本发明在器件靠近发射区外侧的基区上表面引入了禁带宽度相对较小的半导体层或肖特基接触金属，通过异质结或肖特基接触作为少数载流子势垒来增强电导调制效应，减小了器件导通压降、优化了器件正向压降和关断损耗的折中特性；并且由于本发明引入的异质结或肖特基接触在功能上可替代CS层，故有利于减小基区和漂移区形成PN结的电场强度以提高器件击穿电压；并使栅氧化层电场强度在安全值(3MV/cm)以下，从而保证了栅氧化层的可靠性。此外，该器件制作工艺简单可控，与现有工艺兼容性强。
Description
技术领域
本发明属于功率半导体技术领域，具体涉及一种平面型绝缘栅双极晶体管及其制备方法。
背景技术
绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，简称IGBT)作为绝缘栅控制的双极型器件，其体内的非平衡载流子浓度越高则其电导调制效应越显著，其电流密度越高。图1示出了一种传统沟槽型IGBT器件的半元胞结构，器件在正向导通时由于基区5与漂移区6形成的反偏PN结对少数载流子的抽取作用，其电导调制效应不显著，导致正向压降过大，折中特性得不到改善。如图2所示，通过载流子存储层10作为少数载流子的势垒，增强了漂移区的电导调制效应，减小了正向压降，并改善了正向压降和关断损耗的折中特性。但是载流子存储层10会增加该区域附近的电场峰值，降低IGBT元胞的击穿电压。而为提高阳极载流子注入效果，必须要提高载流子存储层10的掺杂浓度，随着载流子存储层10的掺杂浓度的提高会导致IGBT元胞击穿电压的急剧下降，同时也降低了器件的阻断能力。器件在正向阻断时，高浓度的载流子存储层会增大栅氧化层中的电场强度，从而降低了栅氧化层可靠性。故而，在实际应用中为了保持器件具有一定的阻断能力，技术人员不得不增加器件漂移区的厚度，这样反而增加了正向压降并使正向压降和关断损耗的折中特性恶化。因此亟需一种新的IGBT元胞结构，以避免载流子存储层注入杂质掺杂浓度提高对IGBT元胞的击穿电压、正向阻断性能及可靠性的不利影响。
发明内容
针对现有技术电荷存储型IGBT所存在的CS层掺杂浓度提高对器件击穿电压、正向阻断性能和栅可靠性等不利影响，本发明提供一种通过异质结或肖特基接触作为少数载流子势垒的平面型绝缘栅双极型晶体管。在减小器件导通压降、优化器件正向压降和关断损耗的折中特性的同时也提高了器件的击穿电压和栅可靠性。此外，本发明还提供了该器件的制备方法，制作工艺简单可控，与现有工艺兼容性强。
一种平面型绝缘栅双极型晶体管，包括：金属化集电极9、第二导电类型半导体集电区8、第一导电类型半导体漂移区6、第二导电类型半导体基区5、第一导电类型半导体发射区3、平面栅结构和发射极金属4；金属化集电极9位于第二导电类型半导体集电区8的背面，第一导电类型半导体漂移区6位于第二导电类型半导体集电区8的正面；第二导电类型半导体基区5位于第一导电类型半导体漂移区6顶层的两侧；第一导电类型半导体发射区3位于第二导电类型半导体基区5的顶层，且与第一导电类型半导体漂移区6之间隔着第二导电类型半导体基区5；两侧第一导电类型半导体发射区3之间的第二导电类型半导体基区5上表面和第一导电类型半导体发射区3的部分上表面具有平面栅结构；两侧第一导电类型半导体发射区3外侧的第二导电类型半导体基区5上表面和第一导电类型半导体发射区3的部分上表面设置有发射极金属4；其特征在于：发射极金属4与第二导电类型半导体基区5之间还具有掺杂类型为第一导电类型或者第二导电类型的半导体层11，半导体层11所用半导体材料的禁带宽度小于第二导电类型半导体基区5所用半导体材料的禁带宽度，使半导体层11与第二导电类型半导体基区5在其接触界面形成同型异质结或异型异质结。
进一步的，所述平面栅包括栅介质层2和设置在栅介质层2上表面的栅电极1。
进一步的，半导体层11所用半导体可以是单晶，也可以是多晶，栅电极1可以使金属栅电极，也可以是多晶硅栅电极。
进一步的，所述半导体层11与发射极金属4可形成欧姆接触，也可形成肖特基接触。
进一步的，当半导体层11的掺杂类型为第二导电类型时，半导体层11的掺杂浓度与第二导电类型半导体基区5的掺杂浓度相同或不同；当二者存在掺杂浓度差时可引入少数载流子势垒，并通过调整二者掺杂浓度可实现对少数载流子势垒高度的调节。
进一步的，所述半导体层11向下延伸设置在沟槽内，半导体层11分别与第一导电类型半导体发射区3以及第二导电类型半导体基区5在其接触界面形成同型或反型异质结；半导体层11的深度可以与第一导电类型半导体发射区3相同，也可以不同。
进一步的，所述第二导电类型半导体基区5中具有与半导体层11接触的第二导电类型半导体发射区12，第二导电类型半导体发射区12的掺杂浓度高于第二导电类型半导体基区5的掺杂浓度，第二导电类型半导体发射区12所用半导体材料的禁带宽度大于半导体层11所用半导体材料的禁带宽度，第二导电类型半导体发射区12与半导体层11在其接触界面形成异质结。
进一步的，所述第二导电类型半导体基区5与第一导电类型半导体漂移区6之间隔着第一导电类型半导体载流子存储层10。
进一步的，当形成第一导电类型半导体载流子存储层10时，在第一导电类型半导体载流子存储层10与第一导电类型半导体漂移区6之间还具有在器件纵向剖面上不连续分布的第一浮空P型屏蔽层13。
进一步的，在N型载流子存储层10中还具有一个或多个第二浮空P型屏蔽区14，第二浮空P型屏蔽区14沿平面栅结构横向延伸方向即在垂直于器件二维平面的方向上呈不连续分布。
进一步的，在半导体层11与发射极金属4之间隔着第一导电类型半导体层15，半导体层11和第一导电类型半导体层15在其接触界面形成PN结。
进一步的，半导体层11的上表面具有隔离介质层16和连接金属19，所述隔离介质层16的上表面具有相反掺杂类型的两个半导体区17、18形成的PN结，两个半导体区17、18形成PN结的一侧与连接金属19接触，其另一侧与发射极金属4接触。
进一步的，在第二导电类型半导体集电区8与第一导电类型半导体漂移区6之间还具有第一导电类型半导体场阻止层7。
进一步的，基于上述任一器件结构，半导体层11可替换为金属，所述金属与第二导电类型半导体基区5或第二导电类型半导体发射区5形成肖特基接触，与第一导电类型半导体发射区3形成欧姆接触。
进一步的，本发明器件所用半导体材料为碳化硅、硅、砷化镓、氮化镓、三氧化二镓或金刚石。
一种平面型绝缘栅双极型晶体管的制造方法，其特征在于，包括以下步骤：
第一步：选取第一导电类型半导体型轻掺杂半导体基片作为器件的第一导电类型半导体型漂移区，在半导体基片背面制作器件第二导电类型半导体型集电区；
第二步：光刻，通过高温离子注入第二导电类型半导体型杂质并退火制作器件的第二导电类型半导体型基区；
第三步：光刻，通过高温离子注入第一导电类型半导体型杂质并退火制作器件的第一导电类型半导体+发射区；
第四步：刻蚀沟槽，然后通过淀积和回刻工艺获得第二导电类型半导体型多晶硅层；
第五步：表面热氧化获得栅介质并淀积多晶，然后刻蚀形成栅介质层及其上栅电极；
第六步:通过蒸发或溅射工艺，然后刻蚀，形成发射极金属；
第七步：翻转片，减薄片厚度，在第二导电类型半导体型集电区通过蒸发或溅射工艺制作集电极金属。
以下仅通过P沟道沟槽型IGBT为例详细说明本发明的原理，在原理说明中将禁带宽度较小的一方称为(相对另一方而言的)窄禁带半导体，同理将禁带宽度较大的一方称为(相对另一方而言的)宽禁带半导体。具体原理如下：
由于P型窄禁带半导体的存在，其与P型宽禁带半导体形成了异质结，当两种半导体材料紧密接触形成异质结时，由于禁带宽度小的半导体材料的费米能级比禁带宽度大的半导体材料的费米能级高，所以电子将从前者流向后者，造成禁带宽度小的半导体其能带向上弯曲，禁带宽度大的半导体其能带则向下弯曲，图11是形成异质结之后的能带图。因而，在禁带宽度大的半导体一边积累了负电荷，另一边留下了正电荷，其电场方向由禁带宽度小的半导体一侧指向禁带宽度大的半导体一侧，由此使得此异质结形成了空穴势垒。通过合理选择不同禁带宽度半导体材料的组合，当二者禁带宽度相差较大，由此引入的空穴势垒相比于N型载流子存储层通过浓度差形成的空穴势垒来说，前者的势垒高度会更高，从而可使器件获得更强的电导调制效应；同时由于没有高浓度的N型载流子存储层，所以减小了P型基区与N型载流子存储层和N型漂移区形成的PN结的电场强度，并且其对栅氧化层的可靠性没有影响，并且也不会降低器件的击穿电压。进一步的，将表面窄禁带半导体采用金属代替，使金属与P型基区或P型接触区形成的肖特基接触，由此所形成的空穴势垒也可获得强的电导调制效应，从而减小了器件的导通压降，改善了正向压降和关断损耗的折中特性；且由于没有高浓度的N型载流子存储层，所以减小了P型基区与N型载流子存储层以及N型漂移区形成的PN结的电场强度，从而可以提高器件的击穿电压。进一步的，在器件空穴流通的路径上进一步增加了正偏或反偏的PN结，可进一步增大空穴势垒，从而进一步改善器件的性能。
本发明的有益效果是：本发明能够避免电荷存储层随掺杂浓度的提高对器件击穿电压、正向阻断性能和栅可靠性等方面带来的不利影响，本发明在器件靠近发射区外侧的基区上表面引入了一层禁带宽度较小的半导体层或肖特基接触金属，通过异质结或肖特基接触作为少数载流子势垒来增强电导调制效应，在减小器件导通压降、优化器件正向压降和关断损耗的折中特性；并且由于本发明引入的异质结或肖特基接触在功能上可替代CS层，故有利于减小基区和漂移区形成PN结的电场强度以提高器件击穿电压；并使栅氧化层电场强度在安全值(3MV/cm)以下，从而保证了栅氧化层的可靠性。
附图说明
图1是传统碳化硅平面型IGBT的元胞结构示意图；
图2是具有N型载流子存储层的传统碳化硅平面型IGBT的元胞结构示意图；
图3是本发明实施例1的碳化硅平面型IGBT的元胞结构示意图；
图4是本发明实施例2的碳化硅平面型IGBT的元胞结构示意图；
图5是本发明实施例3的碳化硅平面型IGBT的元胞结构示意图；
图6是本发明实施例4的碳化硅平面型IGBT的元胞结构示意图；
图7是本发明实施例5的碳化硅平面型IGBT的元胞结构示意图；
图8是本发明实施例6的碳化硅平面型IGBT的元胞结构示意图；
图9是本发明实施例7的碳化硅平面型IGBT的元胞结构示意图；
图10是本发明实施例8的碳化硅平面型IGBT的元胞结构示意图；
图11是形成异质结之后的能带图。
图1至图10中，1为栅电极，2为栅介质层，3为N+发射区，4为发射极金属，5为P型基区，6为N-漂移区，7为N型电场阻止层，8为P型集电区，9为集电极金属，10为N型载流子存储层，11为P型硅层，12为P+发射区，13为第一浮空P型屏蔽层，14为第二浮空P型屏蔽层，15为N型硅层，16为隔离介质层，17为PN结N硅区，18为PN结P硅区，19为连接金属。
具体实施方式
为了使得所属领域技术人员能够更加清楚本发明方案及原理，下面结合附图和具体实施例进行详细描述。本发明的内容不局限于任何具体实施例，也不代表是最佳实施例，本领域技术人员所熟知的一般替代也涵盖在本发明的保护范围内。
实施例1：
本实施例提供一种碳化硅平面型绝缘栅双极型晶体管，包括：金属化集电极9、P型集电区8、N型电场阻止层7、N-漂移区6、P型基区5、N+发射区3、平面栅结构和发射极金属4；金属化集电极9位于P型集电区8的背面，N型电场阻止层7位于P型集电区8的正面，N型电场阻止层7位于N-漂移区6的正面；P型基区5位于N-漂移区6顶层的两侧；N+发射区3位于P型基区5的顶层，且与N-漂移区6之间隔着P型基区5；两侧N+发射区3之间的P型基区5上表面和N+发射区3的部分上表面具有平面栅结构；两侧N+发射区3外侧的P型基区5上表面和N+发射区3的部分上表面设置有发射极金属4；其特征在于：发射极金属4与P型基区5之间还具有P型硅层11，P型硅层11所用半导体材料的禁带宽度小于P型基区5所用半导体材料的禁带宽度，使P型硅层11与P型基区5在其接触界面形成异质结。
在其他实施例中，本实施例所述第一P型硅层11还可以是N型硅层，所用半导体可以是单晶也可以是多晶材料。所述金属栅电极1可以是多晶硅栅电极。所述第一P型硅层11和P型基区5的浓度可以相同也可以不同，可以通过调整二者浓度来调整空穴势垒高度。所述第一P型硅层11与发射极金属4之间可以是欧姆接触也可以是肖特基接触。所述第一P型硅层11沟槽深度可与N+发射区3相同，也可以不同。
本实施例中，P型基区5的掺杂浓度为3×1016cm-3～2×1017cm-3，深度为0.5～2μm；P型硅层11的掺杂浓度为5×1018cm-3～1×1020cm-3，厚度为0.5～1μm；N型发射区3的掺杂浓度为5×1018cm-3～1×1020cm-3，深度为0.2～0.5μm；栅氧化层厚度为20～100nm；多晶硅栅电极1的厚度为0.5～1.5μm；N-漂移区6的掺杂浓度为2×1014cm-3～2×1016cm-3，厚度为60～150μm；N型缓冲层区8的掺杂浓度为5×1016cm-3～5×1017cm-3，厚度为5～10μm；P型集电极区8的掺杂浓度为1×1018cm-3～1×1019cm-3，厚度为1～5μm；元胞宽度为10～30μm。
下面结合实施例以P型硅和P型碳化硅为例详细阐述本发明原理，本领域技术人员在下文公开内容的基础上可得知N型硅和P型碳化硅的原理以及其他半导体组合的原理。具体原理如下：
本发明器件结构中由于P型硅的存在，其会与P型碳化硅形成异质结，当两种半导体材料紧密接触形成异质结时，由于禁带宽度小的P型硅的费米能级比禁带宽度大的P型碳化硅的费米能级高，所以电子将从前者流向后者，如图11所示，禁带宽度小的P型硅的能带向上弯曲，禁带宽度大的P型碳化硅的能带则向下弯曲，在禁带宽度大的P型碳化硅一边积累了负电荷，另一边留下了正电荷，其电场方向由禁带宽度小的P型硅一侧指向禁带宽度大的P型碳化硅一侧，所以此异质结形成了空穴势垒，由于碳化硅和硅大的禁带宽度差，此空穴势垒相比于N型载流子存储层通过浓度差形成的空穴势垒来说，其势垒高度更高，可使器件获得更强的电导调制效应，且由于没有高浓度的N型载流子存储层，所以减小了P型基区与N型载流子存储层/N型漂移区形成的PN结的电场强度，并且其对栅氧化层的可靠性没有影响，并且也不会降低器件的击穿电压，此外，P型硅层11是在器件表面制备形成，从而突出了其表面制备工艺简单的优点。
实施例2：
本实施例提供一种碳化硅平面型绝缘栅双极型碳化硅晶体管，其元胞结构如图4所示，在实施例1的基础上所述P型硅层11还可以延伸到下部的P型基区5中形成沟槽结构，所述P型硅层11在沟槽底部和侧壁与P型基区5和N型发射区3形成异质结；所述P型硅层11沟槽深度可与N+发射区3相同，也可以不同。
与实施例1相比，本实施例减小了P型基区5中形成的寄生电阻，减小了空穴电流在P型基区5中形成的压降，进一步抑制了器件可能的动态闩锁，改善了器件的大电流关断能力。
实施例3：
本实施例提供一种碳化硅平面型绝缘栅双极型碳化硅晶体管，其元胞结构如图5所示，在实施例2的基础，上在所述P型硅层11的下部还可以是重掺杂的P型接触区12，所述P型接触区12的浓度大于P型基区5的浓度；所述P型硅层11与P型接触区12形成异质结。
与实施例2相比，重掺杂的P型接触区12浓度比P型基区5浓度高很多，从而形成的空穴势垒也更高，可以进一步提升P型基区的电位，增强电导调制效应。
实施例4：
本实施例提供一种碳化硅平面型绝缘栅双极型碳化硅晶体管，其元胞结构如图6所示，在实施例3的基础上，在P型基区5和栅介质层2与N型漂移区6之间还具有N型载流子存储层10。
与实施例3相比，进一步引入了N型载流子存储层，从而形成了双重电导调制效应，大大降低了器件的导通压降。
实施例5：
本实施例提供一种碳化硅平面型绝缘栅双极型碳化硅晶体管，其元胞结构如图7所示，在实施例4的基础上，在N型载流子存储层10和N型漂移区6之间还具有不连续的浮空P型屏蔽层13。
与实施例4相比，浮空P型屏蔽层13提供的电场屏蔽作用可以减小N型载流子存储层对器件击穿电压的影响，，从而增大了器件的击穿电压或在一定耐压下可采用高的N型载流子存储层浓度，提高器件的性能。
实施例6：
本实施例提供一种碳化硅平面型绝缘栅双极型碳化硅晶体管，其元胞结构如图8所示，在实施例5的基础上，在N型载流子存储层10中还具有一个或多个浮空P型屏蔽区14第二浮空P型屏蔽区14，浮空P型屏蔽区14第二浮空P型屏蔽区14可以在垂直于器件二维平面的方向不连续。
与实施例5相比，浮空P型屏蔽区14第二浮空P型屏蔽区14进一步屏蔽了N型载流子存储层10对栅氧化层击穿的影响，降低了栅氧化层中的电场，提高了器件的击穿电压和栅氧化层的可靠性。
实施例7：
本实施例提供一种碳化硅平面型绝缘栅双极型碳化硅晶体管，其元胞结构如图9所示，在实施例3的基础上，在所述P型硅层11与发射极金属4之间还具有一层N型硅层15。
与实施例3相比，通过在空穴流通的路径上进一步增加正偏的PN结，进一步增大空穴势垒，进一步改善器件的性能。
实施例8：
本实施例提供一种碳化硅平面型绝缘栅双极型碳化硅晶体管，其元胞结构如图10所示，本实施例在实施例3的基础上，在所述P型硅层11表面设置连接金属19和隔离介质层16，在所述隔离介质层16表面连接金属19与发射极金属4之间具有第三硅区17和第四硅区18，所述硅区17和18的掺杂类型不同。
与实施例3相比，与实施例3相比，在所述空穴流通的路径上进一步增加正偏或反偏的PN结，进一步增大空穴势垒，进一步改善器件的性能。
实施例9：
本实施例提供一种碳化硅平面型绝缘栅双极型碳化硅晶体管，本实施例相比实施例1的不同在于，所述P型硅层11还可以由金属所代替，所述金属与P型基区5或P型接触区12形成肖特基接触，与N型发射区3形成欧姆接触。
与实施例1-8相比，在获得同样器件性能和可靠性的基础上，采用更为成熟的工艺，提高了产品的良率，降低了成本。
实施例10：
一种碳化硅平面型IGBT的制造方法，其特征在于，包括以下步骤：
第一步：选取N型轻掺杂碳化硅片作为器件的N型漂移区6，在碳化硅片背面依次通过外延工艺制作器件的N型场阻止层7和P型集电区8；
第二步：光刻，通过高温离子注入P型杂质并退火制作器件的P型基区5；
第三步：光刻，通过高温离子注入N型杂质并退火制作器件的N+发射区3；
第四步：刻蚀，刻蚀出沟槽，然后通过淀积和回刻工艺获得P型多晶硅层11；P型多晶硅层11的深度大于N+发射区3的深度小于P型基区5的深度；
第五步：表面热氧化获得栅介质并淀积多晶，然后刻蚀形成栅介质层2及其上栅多晶电极1
第六步:通过蒸发或溅射工艺，然后刻蚀，形成发射极金属4；
第七步：翻转碳化硅片，减薄碳化硅片厚度，在P型集电区8通过蒸发或溅射工艺制作集电极金属9。
以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。
Claims (6)
1.一种平面型绝缘栅双极型晶体管，包括：金属化集电极(9)、第二导电类型半导体集电区(8)、第一导电类型半导体漂移区(6)、第二导电类型半导体基区(5)、第一导电类型半导体发射区(3)、平面栅结构和发射极金属(4)；金属化集电极(9)位于第二导电类型半导体集电区(8)的背面，第一导电类型半导体漂移区(6)位于第二导电类型半导体集电区(8)的正面；第二导电类型半导体基区(5)位于第一导电类型半导体漂移区(6)顶层的两侧；第一导电类型半导体发射区(3)位于第二导电类型半导体基区(5)的顶层，且与第一导电类型半导体漂移区(6)之间隔着第二导电类型半导体基区(5)；两侧第一导电类型半导体发射区(3)之间的第二导电类型半导体基区(5)上表面和第一导电类型半导体发射区(3)的部分上表面具有平面栅结构；两侧第一导电类型半导体发射区(3)外侧的第二导电类型半导体基区(5)上表面和第一导电类型半导体发射区(3)的部分上表面设置有发射极金属(4)；其特征在于：发射极金属(4)与第二导电类型半导体基区(5)之间还具有掺杂类型为第一导电类型或者第二导电类型的半导体层(11)，半导体层(11)所用半导体材料的禁带宽度小于第二导电类型半导体基区(5)所用半导体材料的禁带宽度，使半导体层(11)与第二导电类型半导体基区(5)在其接触界面形成同型异质结或异型异质结；
所述半导体层(11)与发射极金属(4)形成肖特基接触。
2.根据权利要求1所述的一种平面型绝缘栅双极型晶体管，其特征在于：所述半导体层(11)向下延伸设置在沟槽内，半导体层(11)与第一导电类型半导体发射区(3)和第二导电类型半导体基区(5)在其接触界面形成同型或反型异质结。
3.一种平面型绝缘栅双极型晶体管，包括：金属化集电极(9)、第二导电类型半导体集电区(8)、第一导电类型半导体漂移区(6)、第二导电类型半导体基区(5)、第一导电类型半导体发射区(3)、平面栅结构和发射极金属(4)；金属化集电极(9)位于第二导电类型半导体集电区(8)的背面，第一导电类型半导体漂移区(6)位于第二导电类型半导体集电区(8)的正面；第二导电类型半导体基区(5)位于第一导电类型半导体漂移区(6)顶层的两侧；第一导电类型半导体发射区(3)位于第二导电类型半导体基区(5)的顶层，且与第一导电类型半导体漂移区(6)之间隔着第二导电类型半导体基区(5)；两侧第一导电类型半导体发射区(3)之间的第二导电类型半导体基区(5)上表面和第一导电类型半导体发射区(3)的部分上表面具有平面栅结构；两侧第一导电类型半导体发射区(3)外侧的第二导电类型半导体基区(5)上表面和第一导电类型半导体发射区(3)的部分上表面设置有发射极金属(4)；其特征在于：发射极金属(4)与第二导电类型半导体基区(5)之间还具有掺杂类型为第一导电类型或者第二导电类型的半导体层(11)，半导体层(11)所用半导体材料的禁带宽度小于第二导电类型半导体基区(5)所用半导体材料的禁带宽度，使半导体层(11)与第二导电类型半导体基区(5)在其接触界面形成同型异质结或异型异质结；
所述半导体层(11)与发射极金属(4)形成肖特基接触；
所述第二导电类型半导体基区(5)与第一导电类型半导体漂移区(6)之间隔着第一导电类型半导体载流子存储层(10)；
所述第一导电类型半导体载流子存储层(10)与第一导电类型半导体漂移区(6)之间还具有在器件纵向剖面上不连续分布的第一浮空第二导电类型半导体屏蔽层(13)；
在第一导电类型半导体载流子存储层(10)中还具有一个或多个第二浮空第二导电类型半导体屏蔽区(14)，第二浮空第二导电类型半导体屏蔽区(14)沿平面栅结构横向延伸方向上呈不连续分布。
4.根据权利要求1或3所述的一种平面型绝缘栅双极型晶体管，其特征在于：所述半导体层(11)与发射极金属(4)之间还具有与半导体层(11)掺杂类型相反的第二半导体层(15)以在二者接触界面形成PN结。
5.根据权利要求1或3所述的一种平面型绝缘栅双极型晶体管，其特征在于：所述半导体层(11)的上表面具有隔离介质层(16)和连接金属(19)，所述隔离介质层(16)的上表面具有相反掺杂类型的两个半导体区(17、18)形成的PN结，两个半导体区(17、18)形成PN结的一侧与连接金属(19)接触，其另一侧与发射极金属(4)接触，第一半导体区(17)为N型区，第二半导体区(18)为P型区。
6.根据权利要求1或3所述的一种平面型绝缘栅双极型晶体管，其特征在于：第一导电类型为N型，第二导电类型为P型，或者第一导电类型为P型，第二导电类型为N型。
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