CN109192772B - 一种沟槽型绝缘栅双极晶体管及其制备方法 - Google Patents

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Abstract

一种沟槽型绝缘栅双极晶体管及其制备方法，属于功率半导体技术领域。本发明在器件靠近发射区外侧的基区上表面引入了禁带宽度相对较小的半导体层或肖特基接触金属，通过异质结或肖特基接触作为少数载流子势垒来增强电导调制效应，减小了器件导通压降、优化了器件正向压降和关断损耗的折中特性；并且由于本发明引入的异质结或肖特基接触在功能上可替代CS层，故有利于减小基区和漂移区形成PN结的电场强度以提高器件击穿电压；并使栅氧化层电场强度在安全值(3MV/cm)以下，从而保证了栅氧化层的可靠性。此外，该器件制作工艺简单可控，与现有工艺兼容性强。

Description

一种沟槽型绝缘栅双极晶体管及其制备方法
技术领域
本发明属于功率半导体技术领域，具体涉及一种沟槽型绝缘栅双极晶体管及其制备方法。
背景技术
绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，简称IGBT)作为绝缘栅控制的双极型器件，其体内的非平衡载流子浓度越高则其电导调制效应越显著，其电流密度越高。图1示出了一种传统沟槽型IGBT器件的半元胞结构，器件在正向导通时由于基区6与漂移区7形成的反偏PN结对少数载流子的抽取作用，其电导调制效应不显著，导致正向压降过大，折中特性得不到改善。为了克服由于受沟道电阻影响导致阴极一侧电子注入能力受到限制的缺陷，研究人员引入载流子存储(CS)层来增强IGBT阴极的电子注入能力。如图2所示，通过载流子存储层12作为少数载流子的势垒，增强了漂移区的电导调制效应，减小了正向压降，并改善了正向压降和关断损耗的折中特性。但是载流子存储层12会增加该区域附近的电场峰值，降低IGBT元胞的击穿电压。而为提高阴极载流子注入效果，必须要提高载流子存储层12的掺杂浓度，随着载流子存储层12的掺杂浓度的提高会导致IGBT元胞击穿电压的急剧下降，同时也降低了器件的阻断能力。器件在正向阻断时，高浓度的载流子存储层会增大栅氧化层中的电场强度，从而降低了栅氧化层可靠性。故而，在实际应用中为了保持器件具有一定的阻断能力，技术人员不得不增加器件漂移区的厚度，这样反而增加了正向压降并使正向压降和关断损耗的折中特性恶化。因此亟需一种新的IGBT元胞结构，以避免载流子存储层注入杂质掺杂浓度提高对IGBT元胞的击穿电压、正向阻断性能及可靠性的不利影响。
发明内容
针对现有技术电荷存储型IGBT所存在的CS层掺杂浓度提高对器件击穿电压、正向阻断性能和栅可靠性等不利影响，本发明提供一种通过异质结或肖特基接触作为少数载流子势垒的沟槽型绝缘栅双极型晶体管。在减小器件导通压降、优化器件正向压降和关断损耗的折中特性的同时也提高了器件的击穿电压和栅可靠性。此外，本发明还提供了该器件的制备方法，制作工艺简单可控，与现有工艺兼容性强。
一种沟槽型绝缘栅双极型晶体管，包括：金属化集电极(11)、第二导电类型半导体集电区(10)、第一导电类型半导体漂移区(7)、第二导电类型半导体基区(6)、第一导电类型半导体发射区(3)、沟槽栅结构和发射极金属(4)；金属化集电极(11)位于第二导电类型半导体集电区(10)的背面，第一导电类型半导体漂移区(7)位于第二导电类型半导体集电区(10)的正面；第二导电类型半导体基区(6)和第一导电类型半导体发射区(3)并排位于发射极金属(4)下方，其中第二导电类型半导体基区(6)下方直接与第一导电类型半导体漂移区(7)接触，而第一导电类型半导体发射区(3)与第一导电类型半导体漂移区(7)之间隔着第二导电类型半导体基区(6)；沟槽栅结构位于第一导电类型半导体漂移区(7)顶层且与第一导电类型半导体发射区(3)、第二导电类型半导体基区(6)和第一导电类型半导体漂移区(7)接触；其特征在于：第一导电类型半导体发射区(3)与发射极金属(4)直接接触，而第二导电类型半导体基区(6)与发射极金属(4)之间还具有掺杂类型为第一导电类型或第二导电类型的半导体层一(13)，半导体层一(13)所用半导体材料的禁带宽度小于第二导电类型半导体基区(6)所用半导体材料的禁带宽度，使半导体层一(13)与第二导电类型半导体基区(6)在其接触界面形成同型异质结或异型异质结。
进一步的，所述沟槽栅结构包括沟槽型栅电极(1)、包围在沟槽型栅电极(1)表面的栅介质层(2)和栅极金属。
进一步的，所述半导体层一(13)所用半导体可以是单晶，也可以是多晶。
进一步的，所述半导体层一(13)与发射极金属(4)可形成欧姆接触，也可形成肖特基接触。
进一步的，所述半导体层一(13)向下延伸设置在沟槽内，半导体层一(13)所用半导体材料的禁带宽度小于第一导电类型半导体发射区(3)所用半导体材料的禁带宽度，使第二导电类型窄禁带半导体层一(13)与第一导电类型半导体发射区(3)在其接触界面形成异质结；半导体层一(13)的深度可以与第一导电类型半导体发射区(3)相同，也可以不同。
进一步的，所述半导体层一(13)的掺杂类型为第二导电类型时，半导体层一(13)掺杂浓度与第二导电类型半导体基区(6)的掺杂浓度相同或不同；当二者存在掺杂浓度差时可引入少数载流子势垒，并通过调整二者掺杂浓度可实现对少数载流子势垒高度的调节。
进一步的，所述第二导电类型半导体基区(6)中具有与半导体层一(13)接触的第二导电类型半导体发射区(5)，第二导电类型半导体发射区(5)的掺杂浓度高于第二导电类型半导体基区(6)的掺杂浓度，第二导电类型半导体发射区(5)所用半导体材料的禁带宽度大于半导体层一(13)所用半导体材料的禁带宽度，第二导电类型半导体发射区(5)与半导体层一(13)在其接触界面形成异质结。
进一步的，所述沟槽栅结构下方的第一导电类型半导体漂移区(7)中具有与之接触的第二导电类型屏蔽层(8)。
进一步的，形成所述第二导电类型屏蔽层一(8)时，第二导电类型屏蔽层一(8)的上表面还具有掺杂类型为第二导电类型的半导体层二(14)，掺杂类型为第二导电类型的半导体层二(14)所用半导体材料的禁带宽度小于第二导电类型屏蔽层一(8)所用半导体材料的禁带宽度，掺杂类型为第二导电类型的半导体层二(14)与第二导电类型屏蔽层一(8)在其接触界面形成异质结；掺杂类型为第二导电类型的半导体层二(14)与沟槽型栅电极(1)以及第一导电类型半导体发射区(3)、第二导电类型半导体基区(6)和第一导电类型半导体漂移区(7)隔离。
进一步的，在沟槽栅结构远离发射极金属(4)一侧的第一导电类型半导体漂移区(7)顶层具有沿器件纵向剖面呈现“L”型延伸至沟槽栅结构底部下方区域的第二导电类型屏蔽层二(15)，以包围沟槽栅结构底部尖端。
进一步的，形成所述第二导电类型屏蔽层二(15)时，在第二导电类型屏蔽层二(15)的顶层还具有掺杂类型为第二导电类型的半导体层三(16)，掺杂类型为第二导电类型的半导体层三(16)所用半导体材料的禁带宽度小于第二导电类型屏蔽层二(15)所用半导体材料的禁带宽度，掺杂类型为第二导电类型的半导体层三(16)与第二导电类型屏蔽层二(15)在其接触界面形成异质结。
进一步的，所述半导体层一(13)与发射极金属(4)之间隔着与半导体层一(13)掺杂类型相反的半导体层四(17)以形成PN结。
进一步的，所述半导体层一(13)与第一导电类型半导体发射区(3)之间具有隔离介质层(19)，所述隔离介质层(19)的上表面具有相反掺杂类型的两个半导体区(20、21)形成的PN结，两个半导体区(20、21)形成PN结的一侧与连接金属(18)接触，其另一侧与发射极金属(4)接触。
进一步的，所述第二导电类型半导体基区(6)与第一导电类型半导体漂移区(7)之间隔着第一导电类型半导体载流子存储层(12)。
进一步的，在第二导电类型半导体集电区(10)与第一导电类型半导体漂移区(7)之间还具有第一导电类型半导体场阻止层(9)。
进一步的，基于上述任一器件结构，半导体层一(13)可替换为金属，所述金属与第二导电类型半导体基区(6)或第二导电类型半导体发射区(5)形成肖特基接触，与第一导电类型半导体发射区(3)形成欧姆接触。
进一步的，本发明器件所用半导体材料为碳化硅、硅、砷化镓、氮化镓、三氧化二镓或金刚石。
一种沟槽型绝缘栅双极型晶体管的制造方法，其特征在于，包括以下步骤：
第一步：选取第一导电类型半导体型轻掺杂半导体基片作为器件的第一导电类型半导体型漂移区，在半导体基片背面制作第二导电类型半导体型集电区；
第二步：光刻，通过离子注入第二导电类型半导体型杂质并退火制作器件的第二导电类型半导体型屏蔽层一；
第三步：通过外延工艺在器件的第一导电类型半导体型漂移区上制作一层第二导电类型半导体型基区；
第四步:光刻，通过离子注入第一导电类型半导体型杂质并退火制作器件的第一导电类型半导体发射区；
第五步：刻蚀沟槽，然后通过淀积和回刻工艺获得第二导电类型半导体型多晶硅层；所述第二导电类型半导体型多晶硅层的深度大于第一导电类型半导体发射区的深度小于第二导电类型半导体型基区的深度；
第六步：光刻，然后进行沟槽刻蚀，刻蚀出栅极沟槽，沟槽的深度超过第二导电类型半导体型基区的结深并且小于第二导电类型半导体型屏蔽区的结深；沟槽刻蚀完成后，通过HF溶液将表面的TEOS漂洗干净；
第七步：依次通过氧化和淀积工艺在沟槽内生长栅介质和栅导电材料；
第八步:通过蒸发或溅射工艺，然后刻蚀，形成发射极金属；
第九步：翻转半导体基片，减薄半导体基片厚度，在第二导电类型半导体型集电区通过蒸发或溅射工艺制作集电极金属。
以下仅通过沟槽型IGBT为例详细说明本发明的原理，在原理说明中将禁带宽度较小的一方称为(相对另一方而言的)窄禁带半导体，同理将禁带宽度较大的一方称为(相对另一方而言的)宽禁带半导体。具体原理如下：
由于P型窄禁带半导体的存在，其与P型宽禁带半导体形成了异质结，当两种半导体材料紧密接触形成异质结时，由于禁带宽度小的半导体材料的费米能级比禁带宽度大的半导体材料的费米能级高，所以电子将从前者流向后者，造成禁带宽度小的半导体其能带向上弯曲，禁带宽度大的半导体其能带则向下弯曲，图16是形成异质结之后的能带图。因而，在禁带宽度大的半导体一边积累了负电荷，另一边留下了正电荷，其电场方向由禁带宽度小的半导体一侧指向禁带宽度大的半导体一侧，由此使得此异质结形成了空穴势垒。通过合理选择不同禁带宽度半导体材料的组合，当二者禁带宽度相差较大，由此引入的空穴势垒相比于N型载流子存储层通过浓度差形成的空穴势垒来说，前者的势垒高度会更高，从而可使器件获得更强的电导调制效应；同时由于没有高浓度的N型载流子存储层，所以减小了P型基区与N型载流子存储层和N型漂移区形成的PN结的电场强度，并且其对栅氧化层的可靠性没有影响，并且也不会降低器件的击穿电压。进一步的，将表面窄禁带半导体采用金属代替，使金属与P型基区或P型接触区形成的肖特基接触，由此所形成的空穴势垒也可获得强的电导调制效应，从而减小了器件的导通压降，改善了正向压降和关断损耗的折中特性；且由于没有高浓度的N型载流子存储层，所以减小了P型基区与N型载流子存储层以及N型漂移区形成的PN结的电场强度，从而可以提高器件的击穿电压。进一步的，在器件空穴流通的路径上进一步增加了正偏或反偏的PN结，可进一步增大空穴势垒，从而进一步改善器件的性能。
本发明的有益效果是：本发明能够避免电荷存储层随掺杂浓度的提高对器件击穿电压、正向阻断性能和栅可靠性等方面带来的不利影响，本发明在器件靠近发射区外侧的基区上表面引入了一层禁带宽度较小的半导体层或肖特基接触金属，通过异质结或肖特基接触作为少数载流子势垒来增强电导调制效应，在减小器件导通压降、优化器件正向压降和关断损耗的折中特性；并且由于本发明引入的异质结或肖特基接触在功能上可替代CS层，故有利于减小基区和漂移区形成PN结的电场强度以提高器件击穿电压；并使栅氧化层电场强度在安全值(3MV/cm)以下，从而保证了栅氧化层的可靠性。
附图说明
图1是传统沟槽型绝缘栅双极型晶体管的半元胞结构示意图；
图2是传统沟槽型电荷存储层绝缘栅双极型晶体管的半元胞结构示意图；
图3是实施例1的沟槽型绝缘栅双极型晶体管的半元胞结构示意图；
图4是实施例2的沟槽型绝缘栅双极型晶体管的半元胞结构示意图；
图5是实施例3的沟槽型绝缘栅双极型晶体管的半元胞结构示意图；
图6是实施例3的沟槽型绝缘栅双极型晶体管的半元胞结构示意图沿半元胞结构AB线的剖面简图。
图7是实施例3的沟槽型绝缘栅双极型晶体管的半元胞结构示意图沿半元胞结构CD线的剖面简图。
图8是实施例4的沟槽型绝缘栅双极型晶体管的半元胞结构示意图；
图9是实施例5的沟槽型绝缘栅双极型晶体管的半元胞结构示意图；
图10是实施例5的沟槽型绝缘栅双极型晶体管的半元胞结构示意图沿半元胞结构CD线的剖面简图。
图11是实施例6的沟槽型绝缘栅双极型晶体管的半元胞结构示意图；
图12是实施例7的沟槽型绝缘栅双极型晶体管的元胞结构示意图；
图13是实施例8的沟槽型绝缘栅双极型晶体管的元胞结构示意图；
图14是实施例9的沟槽型绝缘栅双极型晶体管的半元胞结构示意图；
图15是实施例10的沟槽型绝缘栅双极型晶体管的半元胞结构示意图；
图16是本发明形成Si/SiC异质结之后的能带图；
图1至图15中，1为沟槽型栅电极，2为栅介质层，3为N+为碳化硅发射区，4为发射极金属，5为P+碳化硅发射区，6为P型碳化硅基区，7为N-碳化硅漂移区，8为第一P型碳化硅屏蔽层，9为N型碳化硅场阻止层，10为P型碳化硅集电区，11为集电极金属，12为N型碳化硅载流子存储层，13为第一P型硅层，14为第二P型硅层，15为第二P型碳化硅屏蔽层，16为第三P型硅层，17为N型硅层，18为连接金属，19为隔离介质层，20为表面PN结N型硅层，21为表面PN结P型硅层。
具体实施方式
为了使得所属领域技术人员能够更加清楚本发明方案及原理，下面结合附图和具体实施例进行详细描述。本发明的内容不局限于任何具体实施例，也不代表是最佳实施例，本领域技术人员所熟知的一般替代也涵盖在本发明的保护范围内。
实施例1：
本实施例提供一种沟槽型碳化硅绝缘栅双极型碳化硅晶体管，其半元胞结构如图3所示，包括：金属化集电极(11)、P型碳化硅集电区(10)、N型碳化硅场阻止层9、N-碳化硅漂移区(7)、P型碳化硅基区(6)、N+碳化硅发射区(3)、沟槽栅结构和发射极金属(4)；金属化集电极(11)位于P型碳化硅集电区(10)的背面，N型碳化硅场阻止层9位于P型碳化硅集电区(10)的正面，N-碳化硅漂移区(7)位于N型碳化硅场阻止层9的正面；P型碳化硅基区(6)和N+碳化硅发射区(3)并排位于发射极金属(4)下方，其中P型碳化硅基区(6)下方直接与N-碳化硅漂移区(7)接触，而N+碳化硅发射区(3)与N-碳化硅漂移区(7)之间隔着P型碳化硅基区(6)；沟槽栅结构位于N-碳化硅漂移区(7)顶层，包括沟槽型栅电极(1)、包围在沟槽型栅电极(1)表面的栅介质层(2)和设置在沟槽型栅电极(1)上表面的栅极金属；沟槽型栅电极(1)通过栅介质层(2)与N+碳化硅发射区(3)、P型碳化硅基区(6)和N-碳化硅漂移区(7)隔离；在所述沟槽栅结构下方的第一导电类型半导体漂移区(7)中具有与之接触的第二导电类型屏蔽层(8)；其特征在于：N+碳化硅发射区(3)与发射极金属(4)直接接触，而P型碳化硅基区(6)与发射极金属(4)之间还具有第一P型硅层(13)，第一P型硅层(13)所用半导体材料的禁带宽度小于P型碳化硅基区(6)所用半导体材料的禁带宽度，使第一P型硅层(13)与P型碳化硅基区(6)在其接触界面形成异质结。
在其他实施例中，本实施例所述第一P型硅层13还可以是N型硅层，所用半导体可以是单晶也可以是多晶材料。所述金属栅电极1可以是多晶硅栅电极。所述第一P型硅层13和P型基区6的浓度可以相同也可以不同，可以通过调整二者浓度来调整空穴势垒高度。所述第一P型硅层13与发射极金属4之间可以是欧姆接触也可以是肖特基接触。所述第一P型硅层13沟槽深度可与N+发射区3相同，也可以不同。
本实施例中，P型基区6的掺杂浓度为5×1016cm-3～2×1017cm-3，深度为1～2μm；第一P型硅层13的掺杂浓度为5×1018cm-3～1×1020cm-3，厚度为0.3～0.5μm；N型发射区3的掺杂浓度为5×1018cm-3～1×1020cm-3，深度为0.2～0.5μm；栅氧化层厚度为50～100nm；多晶硅栅电极1沟槽深度为1～10μm；N-漂移区7的掺杂浓度为2×1014cm-3～2×1016cm-3，厚度为60～150μm；N型缓冲层区9的掺杂浓度为5×1016cm-3～5×1017cm-3，厚度为1～5μm；P型集电极区10的掺杂浓度为1×1018cm-3～1×1019cm-3，厚度为1～5μm；元胞宽度为1～5μm。
下面结合实施例以P型硅和P型碳化硅为例详细阐述本发明原理，本领域技术人员在下文公开内容的基础上可得知N型硅和P型碳化硅的原理以及其他半导体组合的原理。具体原理如下：
本发明器件结构中由于P型硅的存在，其会与P型碳化硅形成异质结，当两种半导体材料紧密接触形成异质结时，由于禁带宽度小的P型硅的费米能级比禁带宽度大的P型碳化硅的费米能级高，所以电子将从前者流向后者，如图16所示，禁带宽度小的P型硅的能带向上弯曲，禁带宽度大的P型碳化硅的能带则向下弯曲，在禁带宽度大的P型碳化硅一边积累了负电荷，另一边留下了正电荷，其电场方向由禁带宽度小的P型硅一侧指向禁带宽度大的P型碳化硅一侧，所以此异质结形成了空穴势垒，由于碳化硅和硅大的禁带宽度差，此空穴势垒相比于N型载流子存储层通过浓度差形成的空穴势垒来说，其势垒高度更高，可使器件获得更强的电导调制效应，且由于没有高浓度的N型载流子存储层，所以减小了P型基区与N型载流子存储层/N型漂移区形成的PN结的电场强度，并且其对栅氧化层的可靠性没有影响，并且也不会降低器件的击穿电压，此外，P型硅层13是在器件表面制备形成，从而突出了其表面制备工艺简单的优点。
实施例2：
本实施例提供一种沟槽型碳化硅绝缘栅双极型碳化硅晶体管，其半元胞结构如图4所示，本实施例在实施例1的基础上，将所述第一P型硅层13设置成延伸到下方P型基区6中形成沟槽，所述第一P型硅层13在沟槽底部和侧壁与P型基区6和N型发射区3形成异质结；所述第一P型硅层13沟槽深度可与N+发射区3相同，也可以不同。
与实施例1相比，本实施例减小了P型基区6中形成的寄生电阻，减小了空穴电流在P型基区6中形成的压降，进一步抑制了器件可能的动态闩锁，改善了器件的大电流关断能力。
实施例3：
本实施例提供一种沟槽型碳化硅绝缘栅双极型碳化硅晶体管，其半元胞结构如图5所示，沿半元胞结构AB线和CD线的剖面简图分别如图6和7所示，本实施例在实施例2的基础上，其在第一P型屏蔽层8内引入了第二P型硅层14，第二P型硅层14外接发射极金属4，所述第二P型硅层14与第一P型屏蔽层8形成异质结。
与实施例2相比，此例使得第一P型屏蔽层8不处于浮空状态，从而解决了第一P型屏蔽层8浮空的问题，P型屏蔽层浮空问题首先在于器件在阻断状态，虽然浮空P型屏蔽层中的负电荷能中止一部分电场线，对其周围的电场起到调制作用，削弱了周围的电场强度，但是其并不能有效屏蔽栅极-集电极电容耦合，所以浮空P型屏蔽层结构的密勒电容会增大，造成比较大的开关损耗；其次，在导通状态，随着集电极电压的提升，P型屏蔽层电位也随之提升，从而器件内部寄生的JFET效应不是很显著，饱和电流密度会随之增加，抗短路能力减弱；再者，P型浮空区不是理想浮空的，随着集电极电压的增大，P型屏蔽层电位也随之提升，从而导致由P型屏蔽层、N型漂移区、P型基区构成的寄生三极管开启，空穴从P型屏蔽层中发射出去，留下带负电的电荷，并且当集电极电压减小后，此类电荷不会消失，形成负电荷存储效应，由于此负电荷的存在，此时P型屏蔽层电位为负，所以在开关过程中，JFET效应比较明显，导致了动态电阻增大。总而言之，P型屏蔽层处于浮空状态，主要对器件的动态特性有明显的影响。所以本例既能像实施例2那样形成空穴势垒，增强电导调制效应，也能很好地解决P型屏蔽层浮空所带来的问题。
实施例4：
本实施例提供一种沟槽型碳化硅绝缘栅双极型碳化硅晶体管，其半元胞结构如图8所示，与实施例2的不同在于，P型硅13下表面还可以是重掺杂的P+接触区5而并非P型基区6，所述P型硅13与P+接触区5形成异质结。
与实施例2相比，P+接触区5浓度比P型基区6浓度高很多，从而形成的空穴势垒也更高，可以进一步提升P型基区的电位，增强电导调制效应。
实施例5：
本实施例提供一种沟槽型碳化硅绝缘栅双极型碳化硅晶体管，其半元胞结构如图9所示，沿半元胞结构AB线和CD线的剖面简图分别如图6和10所示，其在实施例4的基础上在第一P型屏蔽层8内引入了一层第二P型硅14，第二P型硅14外接发射极金属4，所述第二P型硅14与第一P型屏蔽层8形成异质结。与实施例4相比，其也是解决了第一P型屏蔽层8浮空所带来的问题。
实施例6：
本实施例提供一种沟槽型碳化硅绝缘栅双极型碳化硅晶体管，其元胞结构如图11所示，在实施例2的基础上，在P型基区6和N型漂移区7之间引入了N型载流子存储层12。
与实施例2相比，进一步引入了N型载流子存储层12，从而形成了双重电导调制效应，大大降低了器件的导通压降。
实施例7：
本实施例提供一种沟槽型碳化硅绝缘栅双极型碳化硅晶体管，其半元胞结构如图12所示，在实施例2的基础上，在栅极结构远离发射极金属4一侧的N-漂移区中设置第二P型屏蔽层15，并使第二P型屏蔽层15向左延伸完全包裹了栅氧化层。
与实施例2相比，此结构的沟道密度更小，增强了器件的抗短路能力。
实施例8：
本实施例提供一种沟槽型碳化硅绝缘栅双极型碳化硅晶体管，其元胞结构如图13所示，在实施例7的基础上，将第二P型屏蔽层15向左延伸完全包裹了栅氧化层，在第二P型屏蔽层15上表面淀积了一层第三P型硅16，第二P型屏蔽层15与第三P型硅16形成异质结。
与实施例7相比，其形成了两个空穴势垒，增强了电导调制效应。
实施例9：
本实施例提供一种沟槽型碳化硅绝缘栅双极型碳化硅晶体管，其元胞结构如图14所示，在实施例2的基础上，在所述第一P型硅层13与发射极金属4之间还具有一层N型硅层17。
与实施例2相比，通过在空穴流通的路径上进一步增加正偏的PN结，进一步增大空穴势垒，进一步改善器件的性能。
实施例10：
本实施例提供一种沟槽型碳化硅绝缘栅双极型碳化硅晶体管，其元胞结构如图14所示，在所述第一P型硅层13表面还具有连接金属18和隔离介质层19，在连接金属18与发射极金属4之间隔离介质层19的上表面具有表面PN结N型硅层20和表面PN结P型硅层21。
与实施例2相比，在所述空穴流通的路径上进一步增加正偏或反偏的PN结，进一步增大空穴势垒，进一步改善器件的性能。
实施例11：
本实施例提供一种沟槽型绝缘栅双极型晶体管的制备方法，其特征在于，包括以下步骤：
第一步：选取N型轻掺杂碳化硅片作为器件的N型漂移区7，在碳化硅片背面依次通过外延工艺制作器件的N型场阻止层9和P型集电区10；
第二步：光刻，通过高温离子注入P型杂质并退火制作器件的P型屏蔽区8；
第三步：通过外延工艺在器件的N型漂移区7上制作一层P型基区6；
第四步:光刻，通过高温离子注入N型杂质并退火制作器件的N+发射区3；
第五步：刻蚀，刻蚀出沟槽，然后通过淀积和回刻工艺获得P型多晶硅层13；所述P型多晶硅层13的深度大于N+发射区3的深度小于P型基区6的深度；
第六步：光刻，然后进行沟槽刻蚀，刻蚀出栅极沟槽，沟槽的深度超过P型基区6的结深并且小于P型屏蔽区8的结深；沟槽刻蚀完成后，通过HF溶液将表面的TEOS漂洗干净；
第七步：依次通过氧化和淀积工艺在沟槽内生长栅介质和多晶硅；
第八步:通过蒸发或溅射工艺，然后刻蚀，形成发射极金属4；
第九步：翻转碳化硅片，减薄碳化硅片厚度，在P型集电区10通过蒸发或溅射工艺制作集电极金属11。
以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。

Claims (6)

1.一种沟槽型绝缘栅双极型晶体管，包括：金属化集电极(11)、第二导电类型半导体集电区(10)、第一导电类型半导体漂移区(7)、第二导电类型半导体基区(6)、第一导电类型半导体发射区(3)、沟槽栅结构和发射极金属(4)；金属化集电极(11)位于第二导电类型半导体集电区(10)的背面，第一导电类型半导体漂移区(7)位于第二导电类型半导体集电区(10)的正面；第二导电类型半导体基区(6)和第一导电类型半导体发射区(3)并排位于发射极金属(4)下方，其中第二导电类型半导体基区(6)下方直接与第一导电类型半导体漂移区(7)接触，而第一导电类型半导体发射区(3)与第一导电类型半导体漂移区(7)之间隔着第二导电类型半导体基区(6)；沟槽栅结构位于第一导电类型半导体漂移区(7)顶层且与第一导电类型半导体发射区(3)、第二导电类型半导体基区(6)和第一导电类型半导体漂移区(7)接触；其特征在于：第一导电类型半导体发射区(3)与发射极金属(4)直接接触，而第二导电类型半导体基区(6)与发射极金属(4)之间还具有掺杂类型为第一导电类型或第二导电类型的半导体层一(13)，半导体层一(13)所用半导体材料的禁带宽度小于第二导电类型半导体基区(6)所用半导体材料的禁带宽度，使半导体层一(13)与第二导电类型半导体基区(6)在其接触界面形成同型异质结或异型异质结；
在所述沟槽栅结构下方的第一导电类型半导体漂移区(7)中具有与之接触的第二导电类型屏蔽层一(8)；
所述第二导电类型屏蔽层一(8)的上表面还具有掺杂类型为第二导电类型的半导体层二(14)，掺杂类型为第二导电类型的半导体层二(14)所用半导体材料的禁带宽度小于第二导电类型屏蔽层一(8)所用半导体材料的禁带宽度，掺杂类型为第二导电类型的半导体层二(14)只与第二导电类型屏蔽层一(8)接触形成异质结。
2.一种沟槽型绝缘栅双极型晶体管，包括：金属化集电极(11)、第二导电类型半导体集电区(10)、第一导电类型半导体漂移区(7)、第二导电类型半导体基区(6)、第一导电类型半导体发射区(3)、沟槽栅结构和发射极金属(4)；金属化集电极(11)位于第二导电类型半导体集电区(10)的背面，第一导电类型半导体漂移区(7)位于第二导电类型半导体集电区(10)的正面；第二导电类型半导体基区(6)和第一导电类型半导体发射区(3)并排位于发射极金属(4)下方，其中第二导电类型半导体基区(6)下方直接与第一导电类型半导体漂移区(7)接触，而第一导电类型半导体发射区(3)与第一导电类型半导体漂移区(7)之间隔着第二导电类型半导体基区(6)；沟槽栅结构位于第一导电类型半导体漂移区(7)顶层且与第一导电类型半导体发射区(3)、第二导电类型半导体基区(6)和第一导电类型半导体漂移区(7)接触；其特征在于：第一导电类型半导体发射区(3)与发射极金属(4)直接接触，而第二导电类型半导体基区(6)与发射极金属(4)之间还具有掺杂类型为第一导电类型或第二导电类型的半导体层一(13)，半导体层一(13)所用半导体材料的禁带宽度小于第二导电类型半导体基区(6)所用半导体材料的禁带宽度，使半导体层一(13)与第二导电类型半导体基区(6)在其接触界面形成同型异质结或异型异质结；
在沟槽栅结构远离发射极金属(4)一侧的第一导电类型半导体漂移区(7)顶层具有沿器件纵向剖面呈现“L”型延伸至沟槽栅结构底部下方区域的第二导电类型屏蔽层二(15)，以包围沟槽栅结构底部尖端；
所述第二导电类型屏蔽层二(15)的顶层还具有掺杂类型为第二导电类型的半导体层三(16)，掺杂类型为第二导电类型的半导体层三(16)所用半导体材料的禁带宽度小于第二导电类型屏蔽层二(15)所用半导体材料的禁带宽度，掺杂类型为第二导电类型的半导体层三(16)与第二导电类型屏蔽层二(15)在其接触界面形成异质结。
3.一种沟槽型绝缘栅双极型晶体管，包括：金属化集电极(11)、第二导电类型半导体集电区(10)、第一导电类型半导体漂移区(7)、第二导电类型半导体基区(6)、第一导电类型半导体发射区(3)、沟槽栅结构和发射极金属(4)；金属化集电极(11)位于第二导电类型半导体集电区(10)的背面，第一导电类型半导体漂移区(7)位于第二导电类型半导体集电区(10)的正面；第二导电类型半导体基区(6)和第一导电类型半导体发射区(3)并排位于发射极金属(4)下方，其中第二导电类型半导体基区(6)下方直接与第一导电类型半导体漂移区(7)接触，而第一导电类型半导体发射区(3)与第一导电类型半导体漂移区(7)之间隔着第二导电类型半导体基区(6)；沟槽栅结构位于第一导电类型半导体漂移区(7)顶层且与第一导电类型半导体发射区(3)、第二导电类型半导体基区(6)和第一导电类型半导体漂移区(7)接触；其特征在于：第一导电类型半导体发射区(3)与发射极金属(4)直接接触，而第二导电类型半导体基区(6)与发射极金属(4)之间还具有掺杂类型为第一导电类型或第二导电类型的半导体层一(13)，半导体层一(13)所用半导体材料的禁带宽度小于第二导电类型半导体基区(6)所用半导体材料的禁带宽度，使半导体层一(13)与第二导电类型半导体基区(6)在其接触界面形成同型异质结或异型异质结；
所述半导体层一(13)向下延伸设置在沟槽内；
所述半导体层一(13)表面还具有连接金属(18)，所述半导体层一(13)与第一导电类型半导体发射区(3)之间具有隔离介质层(19)，所述隔离介质层(19)的上表面具有相反掺杂类型的两个半导体区(20、21)形成的PN结，两个半导体区(20、21)包括N型的第一半导体区(20)和P型的第二半导体区(21)，两个半导体区中的第一半导体区(20)与连接金属(18)接触，第二半导体区(21)与发射极金属(4)接触。
4.根据权利要求1或2所述的一种沟槽型绝缘栅双极型晶体管，其特征在于：所述半导体层一(13)向下延伸设置在沟槽内，半导体层一(13)分别与第二导电类型半导体基区(6)和第一导电类型半导体发射区(3)在其接触界面形成异质结。
5.根据权利要求1所述的一种沟槽型绝缘栅双极型晶体管，其特征在于：所述半导体层一(13)与发射极金属(4)之间还具有与半导体层一(13)掺杂类型相反的半导体层四(17)以形成PN结。
6.根据权利要求1-2任一项所述的一种沟槽型绝缘栅双极型晶体管，其特征在于：所述半导体层一(13)替换为金属，所述金属与第二导电类型半导体基区(6)或第二导电类型半导体发射区(5)形成肖特基接触，与第一导电类型半导体发射区(3)形成欧姆接触。
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