CN115832058A - 一种沟槽型碳化硅mosfet器件 - Google Patents

Abstract

本发明公开了一种沟槽型碳化硅MOSFET器件。器件包括沟槽区底部的重掺杂第二导电类型异质材料区以及沟槽区与第一导电类型半导体漂移区之间的重掺杂第二导电类型半导体屏蔽层和轻掺杂第一导电类型半导体区；重掺杂第二导电类型异质材料区位于沟槽区底部并与重掺杂第二导电类型半导体屏蔽层和轻掺杂第一导电类型半导体区接触；轻掺杂第一导电类型半导体区的侧壁与重掺杂第二导电类型半导体屏蔽层接触。采用上述方案，能够实现器件的低压导通，降低导通损耗，提升击穿电压，减小反向漏电；另外也可优化雪崩路径，提高器件的雪崩耐量，提升器件可靠性；同时还提升了器件的第三象限导通性能和可靠性。

Description

一种沟槽型碳化硅MOSFET器件

技术领域

本发明实施例涉及功率半导体技术领域，尤其涉及一种沟槽型碳化硅MOSFET器件。

背景技术

传统硅基半导体器件的性能已经逐渐接近材料的物理极限，而采用以碳化硅(Silicon Carbide,SiC)为代表的第三代半导体材料所制作的器件具有高频、高压、耐高温、抗辐射等优异的工作能力，能够实现更高的功率密度和更高的效率，在大功率、高温及高频电力电子领域具有广阔的应用前景。

碳化硅金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)作为碳化硅开关器件的代表，具有开关损耗低、工作频率高、易驱动、适合并联使用等优点，现已逐渐在电动汽车、充电桩、新能源发电、工业控制、柔性直流输电等应用场景中得到推广和使用。但由于碳化硅材料的禁带宽度大，导致碳化硅MOSFET的体二极管具有较高的正向开启压降(V_ON>2.7V)，使得器件的导通损耗增大；同时，体二极管导电时，注入的非平衡少子存储，在关断时，体二极管的反向恢复过程也将增大器件的损耗；另外，碳化硅材料中由于基面上低的堆垛层错能，在外力作用下，基面位错可以分裂成肖克莱不全位错，从而产生堆垛层错，使得器件发生双极退化，引起器件可靠性问题。因此，在使用碳化硅MOSFET时，一般需要在其外部反向并联一个碳化硅肖特基二极管，但这会引入额外的寄生参数，且增大系统的制造成本。此外，由于碳化硅MOSFET的宽禁带和低本征载流子浓度，使得碳化硅MOSFET中的寄生双极结型晶体管(Bipolar JunctionTransistor，BJT)在典型的非嵌位感性负载开关过程(Unclamped Inductive Switching，UIS)事件中不太可能被激活，而是存在栅氧化层可靠性问题；BJT可能由于热空穴的注入使得阈值电压显著降低、漏电流增加、电子电流进入源端而失效。因而需要格外关注碳化硅MOSFET在雪崩时的栅氧化层电场及其可靠性问题。

发明内容

有鉴于此，本发明提供了一种沟槽型碳化硅MOSFET器件，以改善体二极管退化现象，减少器件的反向漏电，优化雪崩路径，提升雪崩耐量，进而提升器件可靠性。

第一方面，本发明实施例提供了一种沟槽型碳化硅MOSFET器件，包括：

由下至上层叠设置的金属化漏极、重掺杂第一导电类型半导体衬底、轻掺杂第一导电类型半导体漂移区以及金属化源极；所述轻掺杂第一导电类型半导体漂移区和所述金属化源极之间还包括第一导电类型半导体电流扩展区、第二导电类型半导体体区、重掺杂第二导电类型半导体接触区和重掺杂第一导电类型半导体源区；所述第一导电类型半导体电流扩展区与所述轻掺杂第一导电类型半导体漂移区接触，所述重掺杂第二导电类型半导体接触区和重掺杂第一导电类型半导体源区均与所述金属化源极欧姆接触；

所述沟槽型碳化硅MOSFET器件还包括沟槽区，所述沟槽区由所述重掺杂第一导电类型半导体源区朝向所述金属化源极的一侧表面向下延伸至所述第一导电类型半导体电流扩展区；所述沟槽区的部分侧壁设置有栅介质层，所述栅介质层分别与所述重掺杂第一导电类型半导体源区、所述第二导电类型半导体体区和部分所述第一导电类型半导体电流扩展区接触；

所述沟槽区与所述第一导电类型半导体漂移区之间还设置有重掺杂第二导电类型半导体屏蔽层和轻掺杂第一导电类型半导体区；所述沟槽区内部设置有相互绝缘的重掺杂第二导电类型异质材料区和重掺杂第一导电类型多晶硅栅电极区；所述重掺杂第二导电类型异质材料区与所述金属化源极电性连接，所述重掺杂第二导电类型异质材料区位于所述沟槽区(底部并与所述重掺杂第二导电类型半导体屏蔽层和轻掺杂第一导电类型半导体区接触；所述轻掺杂第一导电类型半导体区的侧壁与所述重掺杂第二导电类型半导体屏蔽层接触；其中，形成所述重掺杂第二导电类型异质材料区的异质材料的禁带宽度小于碳化硅的禁带宽度。

在上述技术方案的基础上，本发明还可以做如下改进：

可选的，所述沟槽区内还设置有绝缘介质层；所述绝缘介质层覆盖所述重掺杂第二导电类型异质材料区；

所述重掺杂第一导电类型多晶硅栅电极区位于所述绝缘介质层背离所述重掺杂第二导电类型异质材料区的一侧表面。

可选的，所述绝缘介质层填充所述沟槽区的底部拐角；所述重掺杂第二导电类型半导体屏蔽层包覆所述底部拐角处的所述绝缘介质层。

可选的，沟槽型碳化硅MOSFET器件还可包括极间介质层，所述极间介质层位于所述重掺杂第一导电类型多晶硅栅电极区背离所述绝缘介质层的一侧表面；所述极间介质层用于间隔所述重掺杂第一导电类型多晶硅栅电极区与所述金属化源极。

可选的，沟槽型碳化硅MOSFET器件还可包括重掺杂第一导电类型多晶硅屏蔽栅电极区，所述重掺杂第一导电类型多晶硅屏蔽栅电极区位于所述重掺杂第二导电类型异质材料区和所述重掺杂第一导电类型多晶硅栅电极区之间；所述重掺杂第一导电类型多晶硅屏蔽栅电极区与所述金属化源极电位相同。

可选的，形成所述重掺杂第二导电类型异质材料区的异质材料包括硅、多晶硅、锗、锗硅和砷化镓中的至少一种。

可选的，所述绝缘介质层包括氧化物或低k介质。

可选的，所述绝缘介质层沿第一方向上的厚度大于所述栅介质层沿第二方向上的厚度；所述第一方向与所述沟槽区的延伸方向平行，所述第二方向与所述第一方向垂直。

可选的，重掺杂区的掺杂浓度在1E19cm-3以上，轻掺杂区的掺杂浓度在5E16cm^-3以下。

可选的，所述第一导电类型半导体电流扩展区的掺杂浓度为所述轻掺杂第一导电类型半导体漂移区的掺杂浓度的1.1～1000倍。

可选的，第一导电类型为N型，第二导电类型为P型；或者，所述第一导电类型为P型，第二导电类型为N型。

可选的，所述金属化源极和所述金属化漏极均包括钛、氮化钛、钨钛、银、铝、镍、铂、铜、硅或金中的任意一种或多种。

本发明实施例中，在沟槽区与第一导电类型半导体漂移区之间设置重掺杂第二导电类型半导体屏蔽层和轻掺杂第一导电类型半导体区；沟槽区(内部设置相互绝缘的重掺杂第二导电类型异质材料区和重掺杂第一导电类型多晶硅栅电极区；重掺杂第二导电类型异质材料区与金属化源极电性连接，重掺杂第二导电类型异质材料区位于沟槽区底部并与重掺杂第二导电类型半导体屏蔽层和轻掺杂第一导电类型半导体区接触；轻掺杂第一导电类型半导体区的侧壁与重掺杂第二导电类型半导体屏蔽层接触；其中，形成重掺杂第二导电类型异质材料区的异质材料的禁带宽度小于碳化硅的禁带宽度。采用上述技术方案，在不牺牲器件面积和原有性能的基础上，提高器件的反向续流能力和可靠性，改善器件的反向漏电现象，降低系统功耗和制造成本；增加了额外的雪崩电流路径，提高了器件的雪崩耐量；当器件工作在第三象限时，能够实现器件的低压导通，有效减小导通损耗，提高了器件的第三象限导通性能和可靠性。

附图说明

图1为本发明实施例提供的一种沟槽型碳化硅MOSFET器件的结构示意图；

图2为本发明实施例提供的一种沟槽型碳化硅MOSFET器件的等效电路结构示意图；

图3为本发明实施例提供的另一种沟槽型碳化硅MOSFET器件的结构示意图；

图4为本发明实施例提供的异质结二极管击穿时的电流分布示意图；

图5为本发明实施例提供的异质结二极管的击穿特性曲线；

图6为本发明实施例提供的异质结二极管的能带图；

图7为本发明实施例提供的一种沟槽型碳化硅MOSFET器件在雪崩时的电流分布图；

图8为本发明实施例提供的一种相关技术中碳化硅MOSFET器件在雪崩时的电流分布图。

附图中，各标号所代表的部件列表如下：

1为重掺杂第一导电类型半导体衬底，2为金属化漏极，3为轻掺杂第一导电类型半导体漂移区，4为金属化源极，5为第一导电类型半导体电流扩展区，6为第二导电类型半导体体区，7为重掺杂第二导电类型半导体接触区，8为重掺杂第一导电类型半导体源区，9为沟槽区，10为栅介质层，11为重掺杂第二导电类型半导体屏蔽层，12为轻掺杂第一导电类型半导体区，13重掺杂第二导电类型异质材料区，14为重掺杂第一导电类型多晶硅栅电极区，15为绝缘介质层，16为极间介质层，17为重掺杂第一导电类型多晶硅屏蔽栅电极区。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

基于上述现有技术的缺陷，本申请提供了一种沟槽型碳化硅MOSFET器件的，图1为本发明实施例提供的一种沟槽型碳化硅MOSFET器件的结构示意图，图2为本发明实施例提供的一种沟槽型碳化硅MOSFET器件的等效电路结构示意图。参考图1和图2，沟槽型碳化硅MOSFET器件包括：由下至上层叠设置的金属化漏极2、重掺杂第一导电类型半导体衬底1、轻掺杂第一导电类型半导体漂移区3以及金属化源极4；轻掺杂第一导电类型半导体漂移区3和金属化源极4之间还包括第一导电类型半导体电流扩展区5、第二导电类型半导体体区6、重掺杂第二导电类型半导体接触区7和重掺杂第一导电类型半导体源区8；第一导电类型半导体电流扩展区5与轻掺杂第一导电类型半导体漂移区3接触，重掺杂第二导电类型半导体接触区7和重掺杂第一导电类型半导体源区8均与金属化源极4欧姆接触；

沟槽型碳化硅MOSFET器件还包括沟槽区9，沟槽区9由重掺杂第一导电类型半导体源区8朝向金属化源极4的一侧表面向下延伸至第一导电类型半导体电流扩展区5；沟槽区9的部分侧壁设置有栅介质层10，栅介质层10分别与重掺杂第一导电类型半导体源区8、第二导电类型半导体体区6和部分第一导电类型半导体电流扩展区5接触；沟槽区9与第一导电类型半导体漂移区3之间还设置有重掺杂第二导电类型半导体屏蔽层11和轻掺杂第一导电类型半导体区12；沟槽区9内部设置有相互绝缘的重掺杂第二导电类型异质材料区13和重掺杂第一导电类型多晶硅栅电极区14；重掺杂第二导电类型异质材料区13与金属化源极4电性连接，重掺杂第二导电类型异质材料区13位于沟槽区9底部并与重掺杂第二导电类型半导体屏蔽层11和轻掺杂第一导电类型半导体区12接触；轻掺杂第一导电类型半导体区12的侧壁与重掺杂第二导电类型半导体屏蔽层11接触；其中，形成重掺杂第二导电类型异质材料区13的异质材料的禁带宽度小于碳化硅的禁带宽度。

具体地，如图1和图2所示，本发明实施例提供的沟槽型碳化硅MOSFET器件以下也可简称为“器件”中设置有重掺杂第一导电类型半导体衬底1，位于重掺杂第一导电类型半导体衬底1一侧表面的金属化漏极2，可定义金属化漏极2位于重掺杂第一导电类型半导体衬底1的下表面或背面，金属化漏极2指向重掺杂第一导电类型半导体衬底1的方向为由下至上的方向。重掺杂第一导电类型半导体衬底1的上表面或正面设置有轻掺杂第一导电类型半导体漂移区3，轻掺杂第一导电类型半导体漂移区3的上面设置有依次层叠的第一导电类型半导体电流扩展区5和第二导电类型半导体体区6；第二导电类型半导体体区6的上表面设置有重掺杂第一导电类型半导体源区8和重掺杂第二导电类型半导体接触区7；重掺杂第一导电类型半导体源区8和重掺杂第二导电类型半导体接触区7的侧壁相互接触。沟槽型碳化硅MOSFET器件中还包括金属化源极4，重掺杂第一导电类型半导体源区8和重掺杂第二导电类型半导体接触区7的上表面均通过欧姆接触的形式与金属化源极4直接接触。第二导电类型半导体体区6、重掺杂第一导电类型半导体源区8和重掺杂第二导电类型半导体接触区7构成沟槽型碳化硅MOSFET器件的体二极管。

进一步的，继续参考图1和图2，沟槽型碳化硅MOSFET器件中还设置有沟槽区9，沟槽区9从重掺杂第一导电类型半导体源区8的表面向下延伸至第一导电类型半导体电流扩展区5的部分深度，也即，沟槽区9的底部表面超过第二导电类型半导体体区6的下表面，并位于第一导电类型半导体电流扩展区5内。并且沟槽区9的侧壁与重掺杂第一导电类型半导体源区8、第二导电类型半导体体区6和部分第一导电类型半导体电流扩展区5的侧壁接触。

其中，沟槽区9内部设置有相互绝缘的重掺杂第二导电类型异质材料区13和重掺杂第一导电类型多晶硅栅电极区14。重掺杂第一导电类型多晶硅栅电极区14设置沟槽区9的上部，重掺杂第一导电类型多晶硅栅电极区14的上表面可与重掺杂第一导电类型半导体源区8和重掺杂第二导电类型半导体接触区7的上表面的平行且相接。重掺杂第一导电类型多晶硅栅电极区14的下表面可位于第二导电类型半导体体区6的下表面之下。沟槽区9的部分侧壁还覆盖有一层栅介质层10，栅介质层10用于隔离所述重掺杂第一导电类型半导体源区8、第二导电类型半导体体区6和部分第一导电类型半导体电流扩展区5与重掺杂第一导电类型多晶硅栅电极区14。重掺杂第二导电类型异质材料区13位于沟槽区9的底部。

另外，本申请中，还在沟槽区9和第一导电类型半导体漂移区3之间设置了重掺杂第二导电类型半导体屏蔽层11和轻掺杂第一导电类型半导体区12，重掺杂第二导电类型半导体屏蔽层11和轻掺杂第一导电类型半导体区12均位于沟槽区9的底部外侧，并且均与重掺杂第二导电类型异质材料区13直接接触。

此种设置方式下，重掺杂第二导电类型异质材料区13和轻掺杂第一导电类型半导体区12可形成异质结二极管HJD。如图2所示，该异质结二极管HJD与器件的体二极管D1在源极S和漏极D之间呈并联的方式，由于形成重掺杂第二导电类型异质材料区13的异质材料的禁带宽度小于碳化硅的禁带宽度，相较于碳化硅MOSFET器件本身的体二极管D1而言，集成的异质结二极管HJD的势垒高度更低。正向导通时，异质结二极管HJD提前开启于器件中的体二极管D1，使得体二极管D1的导通被抑制，避免了因体二极管D1退化造成的器件可靠性下降的问题。图2中以第一导电类型为N型，第二导电类型为P型，即器件为N型半导体器件进行说明，实际不限于此。图2中以R1、R2表示不同膜层区域的电阻。

另外，本申请中，重掺杂第二导电类型异质材料区13通过版图设计利用通孔与金属化源极4实现电连接(图中未示出电连接)，重掺杂第二导电类型异质材料区13与金属化源极4的电位相同。当器件工作在第三象限时，形成从源极、异质结、漂移区、衬底到漏极的电流通路，实现器件的低压导通。

除此之外，参考图1，可定义与沟槽区9的延伸方向平行的方向为第一方向X，与沟槽区9的延伸方向垂直的方向为第二方向Y，第一方向X即为轻掺杂第一导电类型半导体区12和重掺杂第二导电类型异质材料区13层叠的方向。本实施例中，沿第二方向Y，可设置轻掺杂第一导电类型半导体区12位于重掺杂第二导电类型半导体屏蔽层11之间，且轻掺杂第一导电类型半导体区12沿第二方向Y的长度小于重掺杂第二导电类型异质材料区13沿第二方向Y的长度。如此，重掺杂第二导电类型半导体屏蔽层11与重掺杂第二导电类型异质材料区13的底部两侧直接接触，当器件发生雪崩击穿时，雪崩电流可通过漂移区、屏蔽层、异质结到源极的路径及时泄放，防止器件的烧毁；并且雪崩电流的释放路径与重掺杂第一导电类型多晶硅栅电极区14距离较远，也可以提高器件的雪崩耐量。同时，由于轻掺杂第一导电类型半导体区12的侧壁被重掺杂第二导电类型半导体屏蔽层11覆盖，在器件承受反向耐压时，轻掺杂第一导电类型半导体区12可以被重掺杂第二导电类型半导体屏蔽层11全耗尽，减小了异质结二极管的反向漏电，进一步提升了器件的可靠性。

其中，本领域技术人员可以理解的是，重掺杂第二导电类型异质材料区13和轻掺杂第一导电类型半导体区12形成的异质结二极管的势垒高度与选用的异质材料、异质材料的掺杂浓度等有关。本发明实施例不限定形成重掺杂第二导电类型异质材料区13的异质材料的具体类型以及掺杂浓度，本领域技术人员可根据实际需求进行选择，保证异质材料的禁带宽度小于碳化硅材料的禁带宽度即可。

本发明实施例中，在沟槽区9与第一导电类型半导体漂移区3之间设置重掺杂第二导电类型半导体屏蔽层11和轻掺杂第一导电类型半导体区12；沟槽区9内部设置相互绝缘的重掺杂第二导电类型异质材料区13和重掺杂第一导电类型多晶硅栅电极区14；重掺杂第二导电类型异质材料区13与金属化源极4电性连接，重掺杂第二导电类型异质材料区13位于沟槽区9底部并与重掺杂第二导电类型半导体屏蔽层11和轻掺杂第一导电类型半导体区12接触；轻掺杂第一导电类型半导体区12的侧壁与重掺杂第二导电类型半导体屏蔽层11接触；其中，形成重掺杂第二导电类型异质材料区13的异质材料的禁带宽度小于碳化硅的禁带宽度。采用上述技术方案，在不牺牲器件面积和原有性能的基础上，提高器件的反向续流能力和可靠性，减小了异质结二极管的反向漏电，降低系统功耗和制造成本；增加了额外的雪崩电流路径，提高了器件的雪崩耐量；当器件工作在第三象限时，形成从源极、异质结、漂移区、衬底到漏极的电流通路，实现器件的低压导通，有效减小了导通损耗，提高了器件的第三象限导通性能和可靠性。

可选的，可继续参考图1，在可能的实施例中，沟槽区9内还可设置有绝缘介质层15；绝缘介质层15覆盖重掺杂第二导电类型异质材料区13；重掺杂第一导电类型多晶硅栅电极区14位于绝缘介质层15背离重掺杂第二导电类型异质材料区13的一侧表面。

具体地，如图1所示，本申请实施例中，可在沟槽区9底部设置绝缘介质层15，绝缘介质层15覆盖重掺杂第二导电类型异质材料区13，重掺杂第一导电类型多晶硅栅电极区14可形成于绝缘介质层15背离重掺杂第二导电类型异质材料区13的一侧表面。换句话说即是，绝缘介质层15包围重掺杂第二导电类型异质材料区13的顶部及侧壁，重掺杂第二导电类型异质材料区13与重掺杂第一导电类型多晶硅栅电极区14之间通过绝缘介质层15隔离。

可选的，可继续参考图1，在可能的实施例中，绝缘介质层15可填充沟槽区9的底部拐角；重掺杂第二导电类型半导体屏蔽层11包覆底部拐角处的绝缘介质层15。

具体地，如图1所示，绝缘介质层15可填充在一定深度的沟槽区9内部，使得沟槽区9的底部拐角内侧被绝缘介质层15覆盖。此时，底部拐角处的绝缘介质层15的能够被重掺杂第二导电类型半导体屏蔽层11所包裹。当器件反向耐压时，重掺杂第二导电类型半导体屏蔽层11将耗尽夹断异质结周边的轻掺杂第一导电类型半导体区12，使得异质结完全被耗尽区包围，有效保护异质结界面，减小异质结二极管的反向漏电，保证器件的击穿电压不受影响。

此种设置方式下，栅介质层10即可覆盖于未被绝缘介质层15覆盖的部分沟槽区9侧壁。

可选的，可继续参考图1，在可能的实施例中，器件还可包括极间介质层16，极间介质层16位于重掺杂第一导电类型多晶硅栅电极区14背离绝缘介质层15的一侧表面；极间介质层16用于间隔重掺杂第一导电类型多晶硅栅电极区14与金属化源极4。

具体地，沟槽区9上方还可设置极间介质层16，极间介质层16覆盖重掺杂第一导电类型多晶硅栅电极区14背离绝缘介质层15的一侧表面，金属化源极4覆盖极间介质层16。极间介质层16用于隔离重掺杂第一导电类型多晶硅栅电极区14与金属化源极4，避免二者相互影响。

可选的，图3为本发明实施例提供的另一种沟槽型碳化硅MOSFET器件的结构示意图，可参考图3，在可能的实施例中，沟槽型碳化硅MOSFET器件还可包括重掺杂第一导电类型多晶硅屏蔽栅电极区17，重掺杂第一导电类型多晶硅屏蔽栅电极区17位于重掺杂第二导电类型异质材料区13和重掺杂第一导电类型多晶硅栅电极区14之间；重掺杂第一导电类型多晶硅屏蔽栅电极区17与金属化源极4电位相同。

具体地，如图3所示，本实施例中，还可在沟槽区9内形成重掺杂第一导电类型多晶硅屏蔽栅电极区17，重掺杂第一导电类型多晶硅屏蔽栅电极区17可形成于重掺杂第二导电类型异质材料区13和重掺杂第一导电类型多晶硅栅电极区14之间；并且可通过绝缘介质层15与重掺杂第一导电类型多晶硅栅电极区14间隔。

其中，可令重掺杂第一导电类型多晶硅屏蔽栅电极区17与金属化源极4同电位，如此，在器件反向耐压时，重掺杂第一导电类型多晶硅屏蔽栅电极区17可以对重掺杂第一导电类型多晶硅栅电极区14拐角处的栅介质层10处的电场起到屏蔽作用，进一步提高栅介质层10的可靠性，防止器件提前击穿。

示例性的，在可能的实施例中，形成重掺杂第二导电类型异质材料区13的异质材料包括硅、多晶硅、锗、锗硅和砷化镓中的至少一种。

具体地，本申请实施例中，可利用硅、多晶硅、锗、锗硅或砷化镓材料形成重掺杂第二导电类型异质材料区13，上述材料的禁带宽度均小于碳化硅材料的禁带宽度，能够保证异质结二极管的势垒高度小于体二极管的势垒高度。

可选的，在可能的实施例中，绝缘介质层15包括氧化物或低k介质。本实施例中，可利用氧化物或低k介质形成绝缘介质层15。低k介质即介电常数较低的材料。氧化物和低k介质的绝缘性较好，能够起到较好的隔离效果。

在较佳实施例中，可选择低k介质形成绝缘介质层15，如此，可减小器件的栅源电容，提高器件的开关速度。

当然，绝缘介质层15的制备材料不限于此，本领域技术人员可根据实际需求选择合适的材料，本申请对此不作限定。

可选的，可继续参考图1或图3，在可能的实施例中，绝缘介质层15沿第一方向X上的厚度大于栅介质层10沿第二方向Y上的厚度；第一方向X与沟槽区9的延伸方向平行，第二方向Y与第一方向X垂直。

具体地，绝缘介质层15用于隔离沿第一方向X层叠的重掺杂第二导电类型异质材料区13和重掺杂第一导电类型多晶硅栅电极区14；栅介质层10用于隔离沿第二方向Y层叠的重掺杂第一导电类型多晶硅栅电极区14和重掺杂第一导电类型半导体源区8以及重掺杂第一导电类型多晶硅栅电极区14和所述第二导电类型半导体体区6。本实施例中，可设置绝缘介质层15沿第一方向X上的厚度大于栅介质层10沿第二方向Y上的厚度。此种设置方式下，当器件发生雪崩击穿时，雪崩电流能够远离栅介质层10，进一步提升器件可靠性。

可选的，本申请中，轻掺杂和重掺杂为相对的两个参量，本发明实施例不限定轻掺杂区和重掺杂区的具体掺杂浓度，本领域技术人员可根据实际需求设置。

示例性的，在可能的实施例中，重掺杂区的掺杂浓度可设置在1E19cm^-3以上，轻掺杂区的掺杂浓度可设置在5E16cm^-3以下。此种设置方式下，可以实现器件中的膜层结构与金属电极之间良好的欧姆接触，提升器件性能。

可选的，在可能的实施例中，第一导电类型半导体电流扩展区5的掺杂浓度可为轻掺杂第一导电类型半导体漂移区3的掺杂浓度的1.1～1000倍，达到降低导通电阻的目的。

可选的，在可能的实施例中，第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。

具体地，当第一导电类型为N型，第二导电类型为P型时，器件为N型半导体器件；当第一导电类型为P型，第二导电类型为N型时，器件为P型半导体器件。其中，可通过改变各膜层的掺杂离子的类型来改变各膜层的导电类型，对于通过调节离子掺杂情况来调节膜层的导电类型的具体方式可由本领域技术人员采用任意已知手段进行，本发明实施例对此不赘述也不限定。

示例性的，在一较佳实施例中，第一导电类型可为N型、第二导电类型可为P型。下面以N型半导体器件为例，对本申请提供的沟槽型碳化硅MOSFET器件的工作原理进行介绍。以下可简称金属化漏极2为漏极，金属化源极4为源极。

示例性的，当器件正向导通时，栅极电位为正，即重掺杂N型多晶硅栅电极区14为正压，使得P型半导体体区6在靠近沟槽区9侧壁处形成反型层，实现电子从源极到漏极的流通。

当器件反向耐压时，栅极和源极为零电位，漏极接高电位，器件通过重掺杂P型半导体屏蔽层11与轻掺杂N型半导体漂移区3的相互耗尽，以及P型半导体体区6与N型半导体电流扩展区5的相互耗尽实现耐压。重掺杂P型半导体屏蔽层11包裹住沟槽区9底部的拐角，当反偏电压达到一定值时，重掺杂P型半导体屏蔽层11将耗尽夹断异质结周边的轻掺杂N型半导体区12，使得异质结完全被耗尽区包围，有效保护异质结界面，减小异质结二极管的反向漏电，保证器件的击穿电压不受影响。图4为本发明实施例提供的异质结二极管击穿时的电流分布示意图，图5为本发明实施例提供的异质结二极管的击穿特性曲线。图4中(a)图为重掺杂P型异质材料区13与轻掺杂N型半导体区12形成的异质结二极管的电流分布，图4中(b)图为重掺杂N型异质材料区与轻掺杂N型半导体区12形成的异质结二极管的电流分布，图4中颜色灰度越深的区域经过的电流越大；图5中曲线a为重掺杂P型异质材料区13与轻掺杂N型半导体区12形成的异质结二极管的击穿特性曲线，图5中曲线b为重掺杂N型异质材料区与轻掺杂N型半导体区12形成的异质结二极管的击穿特性曲线。参考图4和图5，相比于重掺杂N型异质材料区与轻掺杂N型半导体区12形成的异质结二极管，重掺杂P型异质材料区13与轻掺杂N型半导体区12形成的异质结二极管具有更高的击穿电压和更小的反向电流。这是由于两种异质结二极管界面处的势垒高度不同，如图6所示，图6中(a)图为重掺杂P型异质材料区13与轻掺杂N型半导体区12形成的异质结二极管的能带图，可见重掺杂P型异质材料区13与轻掺杂N型半导体区12形成的异质结势垒高度为1.66eV；(b)图为重掺杂N型异质材料区与轻掺杂N型半导体区12形成的异质结二极管的能带图，可见重掺杂N型异质材料区与轻掺杂N型半导体区12形成的异质结势垒高度为0.67eV。重掺杂P型异质材料区13与轻掺杂N型半导体区12形成的异质结二极管界面处的势垒高度较高，重掺杂N型异质材料区与轻掺杂N型半导体区12形成的异质结二极管界面处的势垒高度较低。因此，重掺杂P型异质材料区13与轻掺杂N型半导体区2形成的异质结二极管具有更高的击穿电压和更小的反向电流。

图7为本发明实施例提供的一种沟槽型碳化硅MOSFET器件在雪崩时的电流分布图，图8为本发明实施例提供的一种相关技术中碳化硅MOSFET器件在雪崩时的电流分布图。图中颜色灰度越深的区域表示经过的电流越大，如图7所示，当器件处于雪崩状态时，由于重掺杂第二导电类型半导体屏蔽层11与重掺杂第二导电类型异质材料区13的底部两侧直接接触，雪崩电流可通过漂移区、屏蔽层、异质材料到源极的路径及时泄放。而图8所示相关技术中碳化硅MOSFET器件处于雪崩状态时，由于没有重掺杂第二导电类型异质材料区13的存在，雪崩电流只能通过漂移区、电流扩展区、体二极管到源极的路径泄放电流，可能导致器件栅介质层出现可靠性问题，易使器件发生烧毁。因而本发明的结构改变了雪崩电流路径，使雪崩电流远离栅介质层，器件的可靠性更高。

另外，当器件工作在第三象限时，栅极应为零电位或负电位，漏极为零电位，源极接正压。由于重掺杂P型异质材料区13与轻掺杂N型半导体区12直接接触形成异质结结构，且重掺杂P型异质材料区13与金属化源极4同电位，由此实现了一个异质结二极管结构。本发明利用异质结二极管开启压降低、单极型导电的特点，使得在第三象限时的正向开启压降V_ON<1.5V，实现器件的快速导通，有效降低第三象限导通损耗，提高器件反向恢复性能。

可选的，本发明实施例不限定金属化源极4和金属化漏极2的制备材料，本领域技术人员可根据实际需求进行选择。示例性的，在可能的实施例中，金属化源极4和金属化漏极2均可包括钛、氮化钛、钨钛、银、铝、镍、铂、铜、硅或金中的任意一种或多种。

具体地，本实施例中，可利用钛、氮化钛、钨钛、银、铝、镍、铂、铜、硅或金中的任意一种或多种的组合来制备金属化源极4以及金属化漏极2，但不限于此。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (12)

1.一种沟槽型碳化硅MOSFET器件，其特征在于，包括：

由下至上层叠设置的金属化漏极(2)、重掺杂第一导电类型半导体衬底(1)、轻掺杂第一导电类型半导体漂移区(3)以及金属化源极(4)；所述轻掺杂第一导电类型半导体漂移区(3)和所述金属化源极(4)之间还包括第一导电类型半导体电流扩展区(5)、第二导电类型半导体体区(6)、重掺杂第二导电类型半导体接触区(7)和重掺杂第一导电类型半导体源区(8)；所述第一导电类型半导体电流扩展区(5)与所述轻掺杂第一导电类型半导体漂移区(3)接触，所述重掺杂第二导电类型半导体接触区(7)和重掺杂第一导电类型半导体源区(8)均与所述金属化源极(4)欧姆接触；

所述沟槽型碳化硅MOSFET器件还包括沟槽区(9)，所述沟槽区(9)由所述重掺杂第一导电类型半导体源区(8)朝向所述金属化源极(4)的一侧表面向下延伸至所述第一导电类型半导体电流扩展区(5)；所述沟槽区(9)的部分侧壁设置有栅介质层(10)，所述栅介质层(10)分别与所述重掺杂第一导电类型半导体源区(8)、所述第二导电类型半导体体区(6)和部分所述第一导电类型半导体电流扩展区(5)接触；

所述沟槽区(9)与所述第一导电类型半导体漂移区(3)之间还设置有重掺杂第二导电类型半导体屏蔽层(11)和轻掺杂第一导电类型半导体区(12)；所述沟槽区(9)内部设置有相互绝缘的重掺杂第二导电类型异质材料区(13)和重掺杂第一导电类型多晶硅栅电极区(14)；所述重掺杂第二导电类型异质材料区(13)与所述金属化源极(4)电性连接，所述重掺杂第二导电类型异质材料区(13)位于所述沟槽区(9)底部并与所述重掺杂第二导电类型半导体屏蔽层(11)和轻掺杂第一导电类型半导体区(12)接触；所述轻掺杂第一导电类型半导体区(12)的侧壁与所述重掺杂第二导电类型半导体屏蔽层(11)接触；其中，形成所述重掺杂第二导电类型异质材料区(13)的异质材料的禁带宽度小于碳化硅的禁带宽度。

2.根据权利要求1所述的沟槽型碳化硅MOSFET器件，其特征在于，所述沟槽区(9)内还设置有绝缘介质层(15)；所述绝缘介质层(15)覆盖所述重掺杂第二导电类型异质材料区(13)；

所述重掺杂第一导电类型多晶硅栅电极区(14)位于所述绝缘介质层(15)背离所述重掺杂第二导电类型异质材料区(13)的一侧表面。

3.根据权利要求2所述的沟槽型碳化硅MOSFET器件，其特征在于，所述绝缘介质层(15)填充所述沟槽区(9)的底部拐角；所述重掺杂第二导电类型半导体屏蔽层(11)包覆所述底部拐角处的所述绝缘介质层(15)。

4.根据权利要求3所述的沟槽型碳化硅MOSFET器件，其特征在于，还包括极间介质层(16)，所述极间介质层(16)位于所述重掺杂第一导电类型多晶硅栅电极区(14)背离所述绝缘介质层(15)的一侧表面；所述极间介质层(16)用于间隔所述重掺杂第一导电类型多晶硅栅电极区(14)与所述金属化源极(4)。

5.根据权利要求3所述的沟槽型碳化硅MOSFET器件，其特征在于，还包括重掺杂第一导电类型多晶硅屏蔽栅电极区(17)，所述重掺杂第一导电类型多晶硅屏蔽栅电极区(17)位于所述重掺杂第二导电类型异质材料区(13)和所述重掺杂第一导电类型多晶硅栅电极区(14)之间；所述重掺杂第一导电类型多晶硅屏蔽栅电极区(17)与所述金属化源极(4)电位相同。

6.根据权利要求1所述的沟槽型碳化硅MOSFET器件，其特征在于，形成所述重掺杂第二导电类型异质材料区(13)的异质材料包括硅、多晶硅、锗、锗硅和砷化镓中的至少一种。

7.根据权利要求2所述的沟槽型碳化硅MOSFET器件，其特征在于，所述绝缘介质层(15)包括氧化物或低k介质。

8.根据权利要求3所述的沟槽型碳化硅MOSFET器件，其特征在于，所述绝缘介质层(15)沿第一方向上的厚度大于所述栅介质层(10)沿第二方向上的厚度；所述第一方向与所述沟槽区(9)的延伸方向平行，所述第二方向与所述第一方向垂直。

9.根据权利要求1所述的沟槽型碳化硅MOSFET器件，其特征在于，重掺杂区的掺杂浓度在1E19cm^-3以上，轻掺杂区的掺杂浓度在5E16cm^-3以下。

10.根据权利要求1所述的沟槽型碳化硅MOSFET器件，其特征在于，所述第一导电类型半导体电流扩展区(5)的掺杂浓度为所述轻掺杂第一导电类型半导体漂移区(3)的掺杂浓度的1.1～1000倍。

11.根据权利要求1所述的沟槽型碳化硅MOSFET器件，其特征在于，第一导电类型为N型，第二导电类型为P型；或者，所述第一导电类型为P型，第二导电类型为N型。

12.根据权利要求1所述的沟槽型碳化硅MOSFET器件，其特征在于，所述金属化源极(4)和所述金属化漏极(2)均包括钛、氮化钛、钨钛、银、铝、镍、铂、铜、硅或金中的任意一种或多种。

Images