JP2001352062A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JP2001352062A JP2001352062A JP2000167327A JP2000167327A JP2001352062A JP 2001352062 A JP2001352062 A JP 2001352062A JP 2000167327 A JP2000167327 A JP 2000167327A JP 2000167327 A JP2000167327 A JP 2000167327A JP 2001352062 A JP2001352062 A JP 2001352062A
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Abstract
(57)【要約】
【課題】 寄生バイポーラトランジスタの動作が抑制さ
れた半導体装置を提案する。 【解決手段】 ｐ型ボディ領域１４にｐ型ボディ領域１
４よりバンドギャップが小さい材料からなる小バンドギ
ャップ領域１８をソース電極２６に接するように形成す
る。ｐ型ボディ領域１４の多数キャリアに対するｐ型ボ
ディ領域１４と小バンドギャップ領域１８との間のポテ
ンシャルバリアが低いので、ｐ型ボディ領域１４に残存
する多数キャリアをｐ型ボディ領域１４内の小バンドギ
ャップ領域１８を介して効率良くソース電極２６へ注入
することができる。この結果、ｐ型ボディ領域１４をベ
ースとする寄生バイポーラトランジスタの動作を十分に
抑制することができる。
れた半導体装置を提案する。 【解決手段】 ｐ型ボディ領域１４にｐ型ボディ領域１
４よりバンドギャップが小さい材料からなる小バンドギ
ャップ領域１８をソース電極２６に接するように形成す
る。ｐ型ボディ領域１４の多数キャリアに対するｐ型ボ
ディ領域１４と小バンドギャップ領域１８との間のポテ
ンシャルバリアが低いので、ｐ型ボディ領域１４に残存
する多数キャリアをｐ型ボディ領域１４内の小バンドギ
ャップ領域１８を介して効率良くソース電極２６へ注入
することができる。この結果、ｐ型ボディ領域１４をベ
ースとする寄生バイポーラトランジスタの動作を十分に
抑制することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法とに関し、詳しくは、一導電型の半導体材料か
らなりチャネルが形成されるボディ領域と、このボディ
領域の少なくとも一部を挟むよう配置され他導電型の半
導体材料からなるソース領域及びドレイン領域と、この
ソース領域に接するよう形成されたソース電極とを備え
る半導体装置及びその製造方法に関する。
製造方法とに関し、詳しくは、一導電型の半導体材料か
らなりチャネルが形成されるボディ領域と、このボディ
領域の少なくとも一部を挟むよう配置され他導電型の半
導体材料からなるソース領域及びドレイン領域と、この
ソース領域に接するよう形成されたソース電極とを備え
る半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来、この種の半導体装置としては、チ
ャネルが形成されるボディ領域の半導体材料よりバンド
ギャップの小さい半導体材料でソース領域の一部を形成
したものが開示されている（特開平７−１９３２３１号
公報など）。この半導体装置では、ボディ領域に残存す
る多数キャリアがソース領域へ流れ込む際のポテンシャ
ルバリアを低くして、ボディ領域をベースとする寄生バ
イポーラトランジスタの動作を抑制している。
ャネルが形成されるボディ領域の半導体材料よりバンド
ギャップの小さい半導体材料でソース領域の一部を形成
したものが開示されている（特開平７−１９３２３１号
公報など）。この半導体装置では、ボディ領域に残存す
る多数キャリアがソース領域へ流れ込む際のポテンシャ
ルバリアを低くして、ボディ領域をベースとする寄生バ
イポーラトランジスタの動作を抑制している。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな半導体装置では、ボディ領域に残存する多数キャリ
アをソース領域を介してソース電極へ流すため、多数キ
ャリアをソース電極へ流す効率が低下してしまい、寄生
バイポーラトランジスタの動作を十分に抑制することが
できない。
うな半導体装置では、ボディ領域に残存する多数キャリ
アをソース領域を介してソース電極へ流すため、多数キ
ャリアをソース電極へ流す効率が低下してしまい、寄生
バイポーラトランジスタの動作を十分に抑制することが
できない。
【０００４】本発明の半導体装置は、寄生バイポーラト
ランジスタの動作を十分に抑制することを目的とする。
また、本発明の半導体装置の製造方法は、寄生バイポー
ラトランジスタの動作が十分に抑制された半導体装置を
製造する方法を提供することを目的とする。
ランジスタの動作を十分に抑制することを目的とする。
また、本発明の半導体装置の製造方法は、寄生バイポー
ラトランジスタの動作が十分に抑制された半導体装置を
製造する方法を提供することを目的とする。
【０００５】
【課題を解決するための手段およびその作用・効果】本
発明の半導体装置及びその製造方法は、上述の目的を達
成するために以下の手段を採った。
発明の半導体装置及びその製造方法は、上述の目的を達
成するために以下の手段を採った。
【０００６】本発明の半導体装置は、一導電型の半導体
材料からなりチャネルが形成されるボディ領域と、該ボ
ディ領域の少なくとも一部を挟むよう配置され他導電型
の半導体材料からなるソース領域及びドレイン領域と、
前記ソース領域に接するよう形成されたソース電極と、
を備える半導体装置であって、前記ボディ領域内に該ボ
ディ領域の半導体材料よりバンドギャップの小さい一導
電型の半導体材料からなり前記ソース電極へ多数キャリ
アを注入可能な小バンドギャップ領域を備えることを要
旨とする。
材料からなりチャネルが形成されるボディ領域と、該ボ
ディ領域の少なくとも一部を挟むよう配置され他導電型
の半導体材料からなるソース領域及びドレイン領域と、
前記ソース領域に接するよう形成されたソース電極と、
を備える半導体装置であって、前記ボディ領域内に該ボ
ディ領域の半導体材料よりバンドギャップの小さい一導
電型の半導体材料からなり前記ソース電極へ多数キャリ
アを注入可能な小バンドギャップ領域を備えることを要
旨とする。
【０００７】この本発明の半導体装置では、小バンドギ
ャップ領域の半導体材料のバンドギャップがボディ領域
の半導体材料のバンドギャップより小さくボディ領域と
小バンドギャップ領域との間のポテンシャルバリアが低
いので、ボディ領域内の過剰な多数キャリアの多くをボ
ディ領域内の小バンドギャップ領域に流し込むことがで
きる。この結果、多数キャリアの多くがソース領域を介
さず小バンドギャップ領域から効率良くソース電極へ注
入され、ボディ領域をベースとする寄生バイポーラトラ
ンジスタの動作を十分に抑制することができる。尚、小
バンドギャップ領域は、ソース電極と多数キャリアを注
入できる程度に離れて形成されてなるものとすることも
できるし、ソース電極に接して形成されてなるものとす
ることもできる。特に、小バンドギャップ領域がソース
電極に接して形成されてなる場合、ボディ領域内の多数
キャリアをより効率よくソース電極へ注入することがで
きる。
ャップ領域の半導体材料のバンドギャップがボディ領域
の半導体材料のバンドギャップより小さくボディ領域と
小バンドギャップ領域との間のポテンシャルバリアが低
いので、ボディ領域内の過剰な多数キャリアの多くをボ
ディ領域内の小バンドギャップ領域に流し込むことがで
きる。この結果、多数キャリアの多くがソース領域を介
さず小バンドギャップ領域から効率良くソース電極へ注
入され、ボディ領域をベースとする寄生バイポーラトラ
ンジスタの動作を十分に抑制することができる。尚、小
バンドギャップ領域は、ソース電極と多数キャリアを注
入できる程度に離れて形成されてなるものとすることも
できるし、ソース電極に接して形成されてなるものとす
ることもできる。特に、小バンドギャップ領域がソース
電極に接して形成されてなる場合、ボディ領域内の多数
キャリアをより効率よくソース電極へ注入することがで
きる。
【０００８】この本発明の半導体装置において、前記ボ
ディ領域はＳｉ，Ｓｉの化合物，Ｇａの化合物のいずれ
かの材料からなり、前記小バンドギャップ領域はＳｉ，
Ｇｅ，ＳｉとＧｅとの化合物のいずれかの材料からなる
ものとすることもでき、特に、前記ボディ領域はＳｉか
らなり、前記小バンドギャップ領域はＳｉＧｅからなる
ものとすることが好適である。
ディ領域はＳｉ，Ｓｉの化合物，Ｇａの化合物のいずれ
かの材料からなり、前記小バンドギャップ領域はＳｉ，
Ｇｅ，ＳｉとＧｅとの化合物のいずれかの材料からなる
ものとすることもでき、特に、前記ボディ領域はＳｉか
らなり、前記小バンドギャップ領域はＳｉＧｅからなる
ものとすることが好適である。
【０００９】本発明の半導体装置の製造方法は、一導電
型の半導体材料からなりチャネルが形成されるボディ領
域と、該ボディ領域の少なくとも一部を挟むよう配置さ
れ他導電型の半導体材料からなるソース領域及びドレイ
ン領域と、前記ソース領域に接するよう形成されたソー
ス電極と、を備える半導体装置の製造方法であって、前
記ボディ領域内に該ボディ領域の半導体材料よりバンド
ギャップの小さい一導電型の半導体材料からなり前記ソ
ース電極へ多数キャリアを注入可能な小バンドギャップ
領域を形成する小バンドギャップ領域形成工程を備える
ことを要旨とする。
型の半導体材料からなりチャネルが形成されるボディ領
域と、該ボディ領域の少なくとも一部を挟むよう配置さ
れ他導電型の半導体材料からなるソース領域及びドレイ
ン領域と、前記ソース領域に接するよう形成されたソー
ス電極と、を備える半導体装置の製造方法であって、前
記ボディ領域内に該ボディ領域の半導体材料よりバンド
ギャップの小さい一導電型の半導体材料からなり前記ソ
ース電極へ多数キャリアを注入可能な小バンドギャップ
領域を形成する小バンドギャップ領域形成工程を備える
ことを要旨とする。
【００１０】この本発明の半導体装置の製造方法では、
小バンドギャップ領域の半導体材料のバンドギャップが
ボディ領域の半導体材料のバンドギャップより小さい半
導体装置を製造することができ、この結果、ボディ領域
内の過剰な多数キャリアの多くが小バンドギャップ領域
から効率良くソース電極へ注入され、ボディ領域をベー
スとする寄生バイポーラトランジスタの動作が十分に抑
制された半導体装置を製造することができる。
小バンドギャップ領域の半導体材料のバンドギャップが
ボディ領域の半導体材料のバンドギャップより小さい半
導体装置を製造することができ、この結果、ボディ領域
内の過剰な多数キャリアの多くが小バンドギャップ領域
から効率良くソース電極へ注入され、ボディ領域をベー
スとする寄生バイポーラトランジスタの動作が十分に抑
制された半導体装置を製造することができる。
【００１１】この発明の半導体装置の製造方法におい
て、前記小バンドギャップ領域形成工程は、前記ボディ
領域内にトレンチを形成し、該トレンチ内に前記ボディ
領域の半導体材料よりバンドギャップの小さい一導電型
の半導体層を形成する工程であるものとすることもでき
る。ボディ領域のトレンチ内にボディ領域の半導体材料
よりバンドギャップの小さい半導体層を形成しこの半導
体層を小バンドギャップ領域とするので、ボディ領域内
の深い部分にも小バンドギャップ領域を形成することが
できる。
て、前記小バンドギャップ領域形成工程は、前記ボディ
領域内にトレンチを形成し、該トレンチ内に前記ボディ
領域の半導体材料よりバンドギャップの小さい一導電型
の半導体層を形成する工程であるものとすることもでき
る。ボディ領域のトレンチ内にボディ領域の半導体材料
よりバンドギャップの小さい半導体層を形成しこの半導
体層を小バンドギャップ領域とするので、ボディ領域内
の深い部分にも小バンドギャップ領域を形成することが
できる。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態を実施
例を用いて説明する。尚、各図において同一の機能を果
たす部材には同一の符号を付している。図１は、本発明
の一実施例である半導体装置１００の構成の概略を示す
平面図であり、図２は、図１に示した半導体装置１００
のＡＡ線での断面図である。半導体装置１００はパワー
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effe
ct Transistor）であり、ｎ型Ｓｉ基板１０上に形成さ
れｎ型のＳｉからなるｎ型ドリフト領域１２と、ｎ型ド
リフト領域１２上に形成されｐ型のＳｉからなるｐ型ボ
ディ領域１４と、ｐ型ボディ領域１４上に形成されｎ型
のＳｉからなるｎ型ソース領域１６と、ｐ型ボディ領域
１４内に形成されｐ型ボディ領域１４のｎ型のＳｉより
バンドギャップの小さなｎ型のＳｉ0.8Ｇｅ0.2からなる
小バンドギャップ領域１８と、ゲート酸化膜２０を介し
てｐ型ボディ領域１４と接するよう形成されｐ型の多結
晶Ｓｉからなるゲート電極２２と、絶縁膜２４を介して
ゲート電極２２と絶縁されｎ型ソース領域１６及び小バ
ンドギャップ領域１８に接するよう形成されたソース電
極２６と、ｎ型Ｓｉ基板１０の下面に形成されたドレイ
ン電極２８とを備える。図１に示すように、ゲート酸化
膜２２と接する領域をｐ型ボディ領域１４とし、ゲート
酸化膜２２と接しない領域に小バンドギャップ領域１８
を複数配置している。尚、小バンドギャップ領域１８の
材料であるＳｉＧｅのバンドギャップは、その組成比に
より０．６６［ｅＶ］〜１．１２［ｅＶ］の間の値であ
ってＳｉのバンドギャップ１．１２［ｅＶ］より小さい
値に適宜設定することができる。尚、図２では小バンド
ギャップ領域１８がｐ型ボディ領域１４よりも深く形成
されているが、小バンドギャップ領域１８の方を浅く形
成することもできる。
例を用いて説明する。尚、各図において同一の機能を果
たす部材には同一の符号を付している。図１は、本発明
の一実施例である半導体装置１００の構成の概略を示す
平面図であり、図２は、図１に示した半導体装置１００
のＡＡ線での断面図である。半導体装置１００はパワー
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effe
ct Transistor）であり、ｎ型Ｓｉ基板１０上に形成さ
れｎ型のＳｉからなるｎ型ドリフト領域１２と、ｎ型ド
リフト領域１２上に形成されｐ型のＳｉからなるｐ型ボ
ディ領域１４と、ｐ型ボディ領域１４上に形成されｎ型
のＳｉからなるｎ型ソース領域１６と、ｐ型ボディ領域
１４内に形成されｐ型ボディ領域１４のｎ型のＳｉより
バンドギャップの小さなｎ型のＳｉ0.8Ｇｅ0.2からなる
小バンドギャップ領域１８と、ゲート酸化膜２０を介し
てｐ型ボディ領域１４と接するよう形成されｐ型の多結
晶Ｓｉからなるゲート電極２２と、絶縁膜２４を介して
ゲート電極２２と絶縁されｎ型ソース領域１６及び小バ
ンドギャップ領域１８に接するよう形成されたソース電
極２６と、ｎ型Ｓｉ基板１０の下面に形成されたドレイ
ン電極２８とを備える。図１に示すように、ゲート酸化
膜２２と接する領域をｐ型ボディ領域１４とし、ゲート
酸化膜２２と接しない領域に小バンドギャップ領域１８
を複数配置している。尚、小バンドギャップ領域１８の
材料であるＳｉＧｅのバンドギャップは、その組成比に
より０．６６［ｅＶ］〜１．１２［ｅＶ］の間の値であ
ってＳｉのバンドギャップ１．１２［ｅＶ］より小さい
値に適宜設定することができる。尚、図２では小バンド
ギャップ領域１８がｐ型ボディ領域１４よりも深く形成
されているが、小バンドギャップ領域１８の方を浅く形
成することもできる。
【００１３】次にこうして構成された半導体装置１００
の動作を説明する。半導体装置１００がオン状態のと
き、即ち、ゲート電極２２、ソース電極２６及びドレイ
ン電極２８に所望の電位差が生じているとき、ｐ型ボデ
ィ領域１４のゲート酸化膜２０に沿った部分にチャネル
が形成され、ｎ型ソース領域１６からｎ型ドリフト領域
１２へ少数キャリア（電子）が注入される。ｎ型ドリフ
ト領域１２へ注入された少数キャリアは、ｎ型Ｓｉ基板
１０を介してドレイン電極２８に取り出され、この結
果、ドレイン電極２８からソース電極２６へ電流が流れ
る。
の動作を説明する。半導体装置１００がオン状態のと
き、即ち、ゲート電極２２、ソース電極２６及びドレイ
ン電極２８に所望の電位差が生じているとき、ｐ型ボデ
ィ領域１４のゲート酸化膜２０に沿った部分にチャネル
が形成され、ｎ型ソース領域１６からｎ型ドリフト領域
１２へ少数キャリア（電子）が注入される。ｎ型ドリフ
ト領域１２へ注入された少数キャリアは、ｎ型Ｓｉ基板
１０を介してドレイン電極２８に取り出され、この結
果、ドレイン電極２８からソース電極２６へ電流が流れ
る。
【００１４】半導体装置１００がオン状態からオフ状態
となると、即ち、ゲート電極２２、ソース電極２６及び
ドレイン電極２８に生じている電位差がなくなると、ｐ
型ボディ領域１４に形成されていたチャネルが消失し、
ｐ型ボディ領域１４内に過剰な多数キャリアが残存す
る。半導体装置１００では、ｐ型ボディ領域１４内に小
バンドギャップ領域１８が形成されており、ｐ型ボディ
領域１４の多数キャリア（正孔）に対するｐ型ボディ領
域１４と小バンドギャップ領域１８との間のポテンシャ
ルバリアが低くなっている。そのため、ｐ型ボディ領域
１４内に残存する過剰な多数キャリアは容易に小バンド
ギャップ領域１８へ流れ込むことができる。また、小バ
ンドギャップ領域１８はソース電極２６と接するように
形成されているので、小バンドギャップ領域１８へ流れ
込んだ多数キャリアは効率よくソース電極２６へ流れて
いく。この結果、ｐ型ボディ領域１４をベースとする寄
生バイポーラトランジスタの動作が十分に抑制される。
となると、即ち、ゲート電極２２、ソース電極２６及び
ドレイン電極２８に生じている電位差がなくなると、ｐ
型ボディ領域１４に形成されていたチャネルが消失し、
ｐ型ボディ領域１４内に過剰な多数キャリアが残存す
る。半導体装置１００では、ｐ型ボディ領域１４内に小
バンドギャップ領域１８が形成されており、ｐ型ボディ
領域１４の多数キャリア（正孔）に対するｐ型ボディ領
域１４と小バンドギャップ領域１８との間のポテンシャ
ルバリアが低くなっている。そのため、ｐ型ボディ領域
１４内に残存する過剰な多数キャリアは容易に小バンド
ギャップ領域１８へ流れ込むことができる。また、小バ
ンドギャップ領域１８はソース電極２６と接するように
形成されているので、小バンドギャップ領域１８へ流れ
込んだ多数キャリアは効率よくソース電極２６へ流れて
いく。この結果、ｐ型ボディ領域１４をベースとする寄
生バイポーラトランジスタの動作が十分に抑制される。
【００１５】次に実施例の半導体装置１００の製造方法
について説明する。図３は、半導体装置１００の製造工
程の一例を示す製造工程図である。半導体装置１００の
製造は、まず、ｎ型Ｓｉ基板１０上にｎ型ドリフト領域
１２とｐ型ボディ領域１４と酸化膜４０とレジスト（図
示せず）を順に形成し、フォトリソグラフィ法を用いて
パターニングしたレジストをマスクとし、イオン注入法
を用いてｐ型ボディ領域１４内にｎ型ソース領域１６を
形成し（工程Ｓ１０）、レジストを除去する。工程Ｓ１
０が終了しレジストを除去した後における半導体装置１
００の断面図を図４に示す。
について説明する。図３は、半導体装置１００の製造工
程の一例を示す製造工程図である。半導体装置１００の
製造は、まず、ｎ型Ｓｉ基板１０上にｎ型ドリフト領域
１２とｐ型ボディ領域１４と酸化膜４０とレジスト（図
示せず）を順に形成し、フォトリソグラフィ法を用いて
パターニングしたレジストをマスクとし、イオン注入法
を用いてｐ型ボディ領域１４内にｎ型ソース領域１６を
形成し（工程Ｓ１０）、レジストを除去する。工程Ｓ１
０が終了しレジストを除去した後における半導体装置１
００の断面図を図４に示す。
【００１６】次に、ＣＶＤ（Chemical Vapor Depositio
n）法を用いて、酸化膜４０上に酸化膜をさらに形成し
（酸化膜４０とさらに形成された酸化膜とを合わせて酸
化膜４２とする）、酸化膜４２上にレジスト（図示せ
ず）を塗布しフォトリソグラフィ法を用いてレジストを
パターニングする。そして、このレジストをマスクとし
て酸化膜４２をドライエッチングし、レジストを除去し
た後、酸化膜４２の開口部から露出しているＳｉ層をエ
ッチングし、ｎ型ドリフト領域１２に達する深さ３［μ
ｍ］程度で開口幅０．３［μｍ］程度のトレンチ４４を
形成する。このトレンチ４４の側壁を熱酸化により５０
［ｎｍ］程度酸化し、フッ酸にて除去する。さらにトレ
ンチ４４の側壁をケミカルドライエッチングで５０［ｎ
ｍ］程度エッチングする。その後、トレンチ４４の側壁
を熱酸化しゲート酸化膜２０を１００［ｎｍ］程度形成
する（工程Ｓ１２）。工程Ｓ１２の終了時における半導
体装置１００の断面図を図５に示す。
n）法を用いて、酸化膜４０上に酸化膜をさらに形成し
（酸化膜４０とさらに形成された酸化膜とを合わせて酸
化膜４２とする）、酸化膜４２上にレジスト（図示せ
ず）を塗布しフォトリソグラフィ法を用いてレジストを
パターニングする。そして、このレジストをマスクとし
て酸化膜４２をドライエッチングし、レジストを除去し
た後、酸化膜４２の開口部から露出しているＳｉ層をエ
ッチングし、ｎ型ドリフト領域１２に達する深さ３［μ
ｍ］程度で開口幅０．３［μｍ］程度のトレンチ４４を
形成する。このトレンチ４４の側壁を熱酸化により５０
［ｎｍ］程度酸化し、フッ酸にて除去する。さらにトレ
ンチ４４の側壁をケミカルドライエッチングで５０［ｎ
ｍ］程度エッチングする。その後、トレンチ４４の側壁
を熱酸化しゲート酸化膜２０を１００［ｎｍ］程度形成
する（工程Ｓ１２）。工程Ｓ１２の終了時における半導
体装置１００の断面図を図５に示す。
【００１７】次に、ＣＶＤ法を用いてトレンチ４４内及
び酸化膜４２上に多結晶Ｓｉを堆積し、多結晶Ｓｉ内に
Ｂを拡散して多結晶Ｓｉの導電型をｐ型にする。そし
て、ドライエッチング法により酸化膜４２の厚さが半分
程度になるまで多結晶Ｓｉ及び酸化膜４２をエッチバッ
クし、ゲート電極２２を形成する（工程Ｓ１４）。工程
Ｓ１４の終了時における半導体装置１００の断面図を図
６に示す。
び酸化膜４２上に多結晶Ｓｉを堆積し、多結晶Ｓｉ内に
Ｂを拡散して多結晶Ｓｉの導電型をｐ型にする。そし
て、ドライエッチング法により酸化膜４２の厚さが半分
程度になるまで多結晶Ｓｉ及び酸化膜４２をエッチバッ
クし、ゲート電極２２を形成する（工程Ｓ１４）。工程
Ｓ１４の終了時における半導体装置１００の断面図を図
６に示す。
【００１８】ゲート電極２２を形成した後、ゲート電極
２２の表面に熱酸化により酸化膜４２と同程度の厚さの
酸化膜を形成し（酸化膜４２とゲート電極２２上に新た
に形成した酸化膜を合わせて絶縁膜２４とする）、絶縁
膜２４上にレジスト（図示せず）を塗布しフォトリソグ
ラフィ法を用いてレジストをパターニングする。そし
て、このレジストをマスクとして絶縁膜２４をドライエ
ッチングし、絶縁膜２４に開口部を形成する。そして、
この開口部から露出しているＳｉ層をドライエッチング
して、ｐ型ボディ領域からｎ型ドリフト領域１２に達す
る深さ２．５［μｍ］程度で開口幅０．２［μｍ］程度
のトレンチ４６を形成する（工程Ｓ１６）。工程Ｓ１６
の終了時における半導体装置１００の断面図を図７に示
す。
２２の表面に熱酸化により酸化膜４２と同程度の厚さの
酸化膜を形成し（酸化膜４２とゲート電極２２上に新た
に形成した酸化膜を合わせて絶縁膜２４とする）、絶縁
膜２４上にレジスト（図示せず）を塗布しフォトリソグ
ラフィ法を用いてレジストをパターニングする。そし
て、このレジストをマスクとして絶縁膜２４をドライエ
ッチングし、絶縁膜２４に開口部を形成する。そして、
この開口部から露出しているＳｉ層をドライエッチング
して、ｐ型ボディ領域からｎ型ドリフト領域１２に達す
る深さ２．５［μｍ］程度で開口幅０．２［μｍ］程度
のトレンチ４６を形成する（工程Ｓ１６）。工程Ｓ１６
の終了時における半導体装置１００の断面図を図７に示
す。
【００１９】次に、Ｈ2アニールを行ない表面の欠陥を
除去し、ＣＶＤ法によりＢがドーピングされたｐ型のＳ
ｉ0.8Ｇｅ0.2膜をトレンチ４６内及び絶縁膜２４上に堆
積し、堆積したＳｉ0.8Ｇｅ0.2膜をエッチバックしトレ
ンチ４６内のみにＳｉ0.8Ｇｅ0.2膜を残し、小バンドギ
ャップ領域１８を形成する（工程Ｓ１８）。工程Ｓ１８
の終了時における半導体装置１００の断面図を図８に示
す。その後、ウエットエッチング法により絶縁膜２４の
開口幅を広げ、スパッタリング法にてＡｌ膜を堆積し、
フォトリソグラフィ法及びエッチング法を用いてＡｌ膜
をパターニングし、ソース電極２６を形成する（工程Ｓ
２０）。その後、スパッタリング法を用いｎ型Ｓｉ基板
１０の下面にドレイン電極１０を形成し、図１及び図２
に示した半導体装置１００が完成する。
除去し、ＣＶＤ法によりＢがドーピングされたｐ型のＳ
ｉ0.8Ｇｅ0.2膜をトレンチ４６内及び絶縁膜２４上に堆
積し、堆積したＳｉ0.8Ｇｅ0.2膜をエッチバックしトレ
ンチ４６内のみにＳｉ0.8Ｇｅ0.2膜を残し、小バンドギ
ャップ領域１８を形成する（工程Ｓ１８）。工程Ｓ１８
の終了時における半導体装置１００の断面図を図８に示
す。その後、ウエットエッチング法により絶縁膜２４の
開口幅を広げ、スパッタリング法にてＡｌ膜を堆積し、
フォトリソグラフィ法及びエッチング法を用いてＡｌ膜
をパターニングし、ソース電極２６を形成する（工程Ｓ
２０）。その後、スパッタリング法を用いｎ型Ｓｉ基板
１０の下面にドレイン電極１０を形成し、図１及び図２
に示した半導体装置１００が完成する。
【００２０】実施例の製造方法では、ｐ型ボディ領域１
４内にｐ型ボディ領域１４よりバンドギャップの小さい
小バンドギャップ領域１８を形成することができる。こ
の結果、ｐ型ボディ領域１４をベースとする寄生バイポ
ーラトランジスタの動作が十分に抑制された半導体装置
１００を製造することができる。また、ｐ型ボディ領域
１４のトレンチ４６内にＳｉ0.8Ｇｅ0.2膜を堆積し小バ
ンドギャップ領域１８を形成するので、ｎ型ドリフト領
域内１２に達する深い部位に小バンドギャップ領域１８
を形成することができる。
４内にｐ型ボディ領域１４よりバンドギャップの小さい
小バンドギャップ領域１８を形成することができる。こ
の結果、ｐ型ボディ領域１４をベースとする寄生バイポ
ーラトランジスタの動作が十分に抑制された半導体装置
１００を製造することができる。また、ｐ型ボディ領域
１４のトレンチ４６内にＳｉ0.8Ｇｅ0.2膜を堆積し小バ
ンドギャップ領域１８を形成するので、ｎ型ドリフト領
域内１２に達する深い部位に小バンドギャップ領域１８
を形成することができる。
【００２１】このように、半導体装置１００はｐ型ボデ
ィ領域１４内に小バンドギャップ領域１８を備えるの
で、ｐ型ボディ領域１４内の過剰な多数キャリア（正
孔）は効率よくソース電極２６へ流れることができ、ｐ
型ボディ領域１４をベースとする寄生バイポーラトラン
ジスタの動作を十分に抑制することができる。
ィ領域１４内に小バンドギャップ領域１８を備えるの
で、ｐ型ボディ領域１４内の過剰な多数キャリア（正
孔）は効率よくソース電極２６へ流れることができ、ｐ
型ボディ領域１４をベースとする寄生バイポーラトラン
ジスタの動作を十分に抑制することができる。
【００２２】実施例の半導体装置１００では、ｐ型ボデ
ィ領域１４及びｎ型ソース領域１６の平面形状を略長方
形としたが、略円形とすることもできる。図９は、ｐ型
ボディ領域１４及びソース領域の平面形状を略円形とし
た第二実施例の半導体装置２００の平面図である。図中
の半導体装置２００のＢＢ線での断面は図２に示した半
導体装置１００と同様の形状となる。図９では、図２に
示すソース電極２６と絶縁膜２４が除かれた平面図とな
っている。この場合は、略円形のｐ型ボディ領域１４内
に小バンドギャップ領域を平面形状が略円形となるよう
に形成することもできる。このように、ｐ型ボディ領域
１４とｎ型ソース領域１６の平面形状を種々に変えたと
き、小バンドギャップ領域１８の平面形状はｐ型ボディ
領域内であってソース電極２６に多数キャリアを注入で
きれば、様々な形状を取ることもできる。
ィ領域１４及びｎ型ソース領域１６の平面形状を略長方
形としたが、略円形とすることもできる。図９は、ｐ型
ボディ領域１４及びソース領域の平面形状を略円形とし
た第二実施例の半導体装置２００の平面図である。図中
の半導体装置２００のＢＢ線での断面は図２に示した半
導体装置１００と同様の形状となる。図９では、図２に
示すソース電極２６と絶縁膜２４が除かれた平面図とな
っている。この場合は、略円形のｐ型ボディ領域１４内
に小バンドギャップ領域を平面形状が略円形となるよう
に形成することもできる。このように、ｐ型ボディ領域
１４とｎ型ソース領域１６の平面形状を種々に変えたと
き、小バンドギャップ領域１８の平面形状はｐ型ボディ
領域内であってソース電極２６に多数キャリアを注入で
きれば、様々な形状を取ることもできる。
【００２３】また、実施例の半導体装置１００では、小
バンドギャップ領域１８は、ｐ型ボディ領域１４内にゲ
ート酸化膜２２と接しないようにゲート電極２２と平行
に複数配置したが、小バンドギャップ領域１８をゲート
酸化膜２２と接するように配置することもできる。図１
０は、小バンドギャップ領域１８をゲート酸化膜２２と
接するようにした第三実施例の半導体装置３００の平面
図であり、図１１は図１０の半導体装置３００のＣＣ線
での断面図であり、図１２は半導体装置３００のＣ’
Ｃ’線での断面図であり、図１３は半導体装置３００の
ＤＤ線での断面図である。半導体装置３００は、ｐ型周
辺領域５０によって素子分離されている。半導体装置３
００において、小バンドギャップ領域１８はｐ型ボディ
領域１４内にゲート電極２２に平行な方向にｎ型ソース
領域１６と交互に配置され（図１０及び図１３参照）、
また、ソース電極２６に接するように形成されている。
したがって、ｐ型ボディ領域１４内の過剰な多数キャリ
アを小バンドギャップ領域１８を介してソース電極２６
へ容易に流すことができる。
バンドギャップ領域１８は、ｐ型ボディ領域１４内にゲ
ート酸化膜２２と接しないようにゲート電極２２と平行
に複数配置したが、小バンドギャップ領域１８をゲート
酸化膜２２と接するように配置することもできる。図１
０は、小バンドギャップ領域１８をゲート酸化膜２２と
接するようにした第三実施例の半導体装置３００の平面
図であり、図１１は図１０の半導体装置３００のＣＣ線
での断面図であり、図１２は半導体装置３００のＣ’
Ｃ’線での断面図であり、図１３は半導体装置３００の
ＤＤ線での断面図である。半導体装置３００は、ｐ型周
辺領域５０によって素子分離されている。半導体装置３
００において、小バンドギャップ領域１８はｐ型ボディ
領域１４内にゲート電極２２に平行な方向にｎ型ソース
領域１６と交互に配置され（図１０及び図１３参照）、
また、ソース電極２６に接するように形成されている。
したがって、ｐ型ボディ領域１４内の過剰な多数キャリ
アを小バンドギャップ領域１８を介してソース電極２６
へ容易に流すことができる。
【００２４】また、実施例の半導体装置１００では、ゲ
ート酸化膜２２と接する領域をｐ型ボディ領域１４とし
たが、ゲート酸化膜２２と接する領域を小バンドギャッ
プ領域１８とすることもできる。図１４は、ゲート酸化
膜２２と接する領域を小バンドギャップ領域１８とした
第四実施例の半導体装置４００の平面図であり、図１５
は半導体装置４００のＥＥ線における断面図である。半
導体装置４００では、小バンドギャップ領域１８の厚さ
がｐ型ボディ領域１４内に形成されるチャネルをゲート
電極２２で制御できる程度の厚さとすることで、半導体
装置４００の動作に影響をほとんど与えることなく、ｐ
型ボディ領域１４をベースとする寄生バイポーラトラン
ジスタの動作を抑制することができる。
ート酸化膜２２と接する領域をｐ型ボディ領域１４とし
たが、ゲート酸化膜２２と接する領域を小バンドギャッ
プ領域１８とすることもできる。図１４は、ゲート酸化
膜２２と接する領域を小バンドギャップ領域１８とした
第四実施例の半導体装置４００の平面図であり、図１５
は半導体装置４００のＥＥ線における断面図である。半
導体装置４００では、小バンドギャップ領域１８の厚さ
がｐ型ボディ領域１４内に形成されるチャネルをゲート
電極２２で制御できる程度の厚さとすることで、半導体
装置４００の動作に影響をほとんど与えることなく、ｐ
型ボディ領域１４をベースとする寄生バイポーラトラン
ジスタの動作を抑制することができる。
【００２５】第四実施例の半導体装置４００において、
ｐ型ボディ領域１４とｎ型ソース領域１６との平面形状
を略円形とすることもできる。図１６は、半導体装置４
００においてｎ型ソース領域１６の平面形状を略円形と
した第五実施例の半導体装置５００の平面図である。半
導体装置５００の図１６のＦＦ線での断面図は、図１５
に示した半導体装置４００と同様の形状となる。なお、
図１６は、図１５に示すソース電極２６と絶縁膜２４が
除かれた場合の平面図である。このように、小バンドギ
ャップ領域１８の形状は、ｐ型ボディ領域１４とｎ型ソ
ース領域１６との平面形状に応じて様々な形状に変える
ことができる。
ｐ型ボディ領域１４とｎ型ソース領域１６との平面形状
を略円形とすることもできる。図１６は、半導体装置４
００においてｎ型ソース領域１６の平面形状を略円形と
した第五実施例の半導体装置５００の平面図である。半
導体装置５００の図１６のＦＦ線での断面図は、図１５
に示した半導体装置４００と同様の形状となる。なお、
図１６は、図１５に示すソース電極２６と絶縁膜２４が
除かれた場合の平面図である。このように、小バンドギ
ャップ領域１８の形状は、ｐ型ボディ領域１４とｎ型ソ
ース領域１６との平面形状に応じて様々な形状に変える
ことができる。
【００２６】また、実施例の半導体装置１００において
小バンドギャップ領域１８の形状をゲート電極２２を囲
む形状とすることもできる。図１７は、小バンドギャッ
プ領域１８の形状をゲート電極２２を囲む形状とした第
六実施例の半導体装置６００の平面図であり、図１８は
半導体装置６００のＧＧ線における断面図である。小バ
ンドギャップ領域１８がゲート電極２２を囲む形状であ
る場合も、ｐ型ボディ領域１４をベースとする寄生バイ
ポーラトランジスタの動作を抑制することができる。
小バンドギャップ領域１８の形状をゲート電極２２を囲
む形状とすることもできる。図１７は、小バンドギャッ
プ領域１８の形状をゲート電極２２を囲む形状とした第
六実施例の半導体装置６００の平面図であり、図１８は
半導体装置６００のＧＧ線における断面図である。小バ
ンドギャップ領域１８がゲート電極２２を囲む形状であ
る場合も、ｐ型ボディ領域１４をベースとする寄生バイ
ポーラトランジスタの動作を抑制することができる。
【００２７】実施例の半導体装置６００において、ｎ型
ソース領域１６の平面形状を略円形とすることもでき
る。図１９は、ｎ型ソース領域１６の平面形状を略円形
とした第七実施例の半導体装置７００の平面図である。
図中の半導体装置７００のＨＨ線での断面は図１８に示
した半導体装置６００と同様の形状となる。なお、図１
９において、図１８に示すソース電極２６と絶縁膜２４
とは除かれている。このように小バンドギャップ領域１
８の形状は、ｐ型ボディ領域１４とｎ型ソース領域１６
との平面形状に応じて様々な形状に変えることができ
る。
ソース領域１６の平面形状を略円形とすることもでき
る。図１９は、ｎ型ソース領域１６の平面形状を略円形
とした第七実施例の半導体装置７００の平面図である。
図中の半導体装置７００のＨＨ線での断面は図１８に示
した半導体装置６００と同様の形状となる。なお、図１
９において、図１８に示すソース電極２６と絶縁膜２４
とは除かれている。このように小バンドギャップ領域１
８の形状は、ｐ型ボディ領域１４とｎ型ソース領域１６
との平面形状に応じて様々な形状に変えることができ
る。
【００２８】なお、各実施例では半導体装置がパワーＭ
ＯＳＦＥＴであるときを例示したが、半導体装置をパワ
ーＭＯＳＦＥＴに限定したものではなく、例えばＩＧＢ
Ｔ（Insulated Gate Bipolar Transistor）とすること
もできる。図２０は、半導体装置をＩＧＢＴとしたとき
第八実施例の半導体装置８００の断面図である。半導体
装置８００は、ｐ型基板７０上にｎ型バッファ領域７２
を備え、ｎ型バッファ領域７２上にｎ型ドリフト領域１
２及びｐ型ボディ領域１４など半導体装置１００と同じ
構成を備えている。半導体装置８００は、ｐ型ボディ領
域１４内の過剰な多数キャリアを小バンドギャップ領域
１８を介してソース電極２６へ流すことができ、ｐ型ボ
ディ領域１４をベースとする寄生バイポーラトランジス
タの動作を抑制することができる。
ＯＳＦＥＴであるときを例示したが、半導体装置をパワ
ーＭＯＳＦＥＴに限定したものではなく、例えばＩＧＢ
Ｔ（Insulated Gate Bipolar Transistor）とすること
もできる。図２０は、半導体装置をＩＧＢＴとしたとき
第八実施例の半導体装置８００の断面図である。半導体
装置８００は、ｐ型基板７０上にｎ型バッファ領域７２
を備え、ｎ型バッファ領域７２上にｎ型ドリフト領域１
２及びｐ型ボディ領域１４など半導体装置１００と同じ
構成を備えている。半導体装置８００は、ｐ型ボディ領
域１４内の過剰な多数キャリアを小バンドギャップ領域
１８を介してソース電極２６へ流すことができ、ｐ型ボ
ディ領域１４をベースとする寄生バイポーラトランジス
タの動作を抑制することができる。
【００２９】以上説明したように、各実施例の半導体装
置は、ｐ型ボディ領域１４内にｐ型ボディ領域１４の材
料であるＳｉよりバンドギャップの小さいＳｉ0.8Ｇｅ
0.2からなる小バンドギャップ領域１８を備えているの
で、ｐ型ボディ領域１４をベースとする寄生バイポーラ
トランジスタの動作を抑制することができる。
置は、ｐ型ボディ領域１４内にｐ型ボディ領域１４の材
料であるＳｉよりバンドギャップの小さいＳｉ0.8Ｇｅ
0.2からなる小バンドギャップ領域１８を備えているの
で、ｐ型ボディ領域１４をベースとする寄生バイポーラ
トランジスタの動作を抑制することができる。
【００３０】なお、各実施例の半導体装置では、ゲート
電極２２をｐ型多結晶Ｓｉを材料とするものとしたが、
ゲート電極２２の材料はＡｌ、Ｗ、Ｔｉ等の金属材料と
することもできる。
電極２２をｐ型多結晶Ｓｉを材料とするものとしたが、
ゲート電極２２の材料はＡｌ、Ｗ、Ｔｉ等の金属材料と
することもできる。
【００３１】また、各実施例の半導体装置では、小バン
ドギャップ領域１８はｎ型ドリフト領域１２に達するよ
うに形成したが、ｎ型ドリフト領域に達せずｐ型ボディ
領域１４内で留められていてもよい。小バンドギャップ
領域１８がｐ型ボディ領域１４内に形成されていれば、
ｐ型ボディ領域１４内の過剰な多数キャリアが小バンド
ギャップ領域１８内に容易に流れ込むことができるため
である。
ドギャップ領域１８はｎ型ドリフト領域１２に達するよ
うに形成したが、ｎ型ドリフト領域に達せずｐ型ボディ
領域１４内で留められていてもよい。小バンドギャップ
領域１８がｐ型ボディ領域１４内に形成されていれば、
ｐ型ボディ領域１４内の過剰な多数キャリアが小バンド
ギャップ領域１８内に容易に流れ込むことができるため
である。
【００３２】また、各実施例の半導体装置では、小バン
ドギャップ領域１８はソース電極２６に接するものとし
たが、必ずしもソース電極２６に接していなくてもよ
く、ソース電極２６に多数キャリアを注入できる程度の
距離に配置されているものとすることもできる。
ドギャップ領域１８はソース電極２６に接するものとし
たが、必ずしもソース電極２６に接していなくてもよ
く、ソース電極２６に多数キャリアを注入できる程度の
距離に配置されているものとすることもできる。
【００３３】また、各実施例の半導体装置では、ｐ型ボ
ディ領域１４の材料をＳｉとし小バンドギャップ領域１
８の材料をＳｉＧｅとしたが、他の材料を用いることも
できる。図２１は、ｐ型ボディ領域１４の材料と小バン
ドギャップ領域１８の材料との組み合わせを例示する表
である。例えば、図２１の（１）の組み合わせのように
Ｓｉをｐ型ボディ領域１４の材料とし、Ｇｅを小バンド
ギャップ領域１８の材料とすることもできる。小バンド
ギャップ領域１８の材料がｐ型ボディ領域１４の材料よ
りバンドギャップが小さい材料であれば、他の材料を用
いることもできる。
ディ領域１４の材料をＳｉとし小バンドギャップ領域１
８の材料をＳｉＧｅとしたが、他の材料を用いることも
できる。図２１は、ｐ型ボディ領域１４の材料と小バン
ドギャップ領域１８の材料との組み合わせを例示する表
である。例えば、図２１の（１）の組み合わせのように
Ｓｉをｐ型ボディ領域１４の材料とし、Ｇｅを小バンド
ギャップ領域１８の材料とすることもできる。小バンド
ギャップ領域１８の材料がｐ型ボディ領域１４の材料よ
りバンドギャップが小さい材料であれば、他の材料を用
いることもできる。
【００３４】以上、本発明の実施の形態について実施例
を用いて説明したが、本発明はこうした実施例に何等限
定されるものではなく、例えば、各実施形態で各領域の
導電型をその相補型の導電型とした形態など、本発明の
要旨を逸脱しない範囲内において、種々なる形態で実施
し得ることは勿論である。
を用いて説明したが、本発明はこうした実施例に何等限
定されるものではなく、例えば、各実施形態で各領域の
導電型をその相補型の導電型とした形態など、本発明の
要旨を逸脱しない範囲内において、種々なる形態で実施
し得ることは勿論である。
【図１】 半導体装置１００の構成の概略を示す平面図
である
である
【図２】 図１に示した半導体装置１００のＡＡ線での
断面図である。
断面図である。
【図３】 半導体装置１００の製造工程の一例を示す製
造工程図である。
造工程図である。
【図４】 工程Ｓ１０が終了しレジストを除去した後に
おける半導体装置１００の断面図である。
おける半導体装置１００の断面図である。
【図５】 工程Ｓ１２の終了時における半導体装置１０
０の断面図である。
０の断面図である。
【図６】 工程Ｓ１４の終了時における半導体装置１０
０の断面図である。
０の断面図である。
【図７】 工程Ｓ１６の終了時における半導体装置１０
０の断面図である。
０の断面図である。
【図８】 工程Ｓ１８の終了時における半導体装置１０
０の断面図である。
０の断面図である。
【図９】 半導体装置１００においてｐ型ボディ領域１
４及びソース領域の平面形状を略円形とした第二実施例
の半導体装置２００の平面図である。
４及びソース領域の平面形状を略円形とした第二実施例
の半導体装置２００の平面図である。
【図１０】 小バンドギャップ領域１８をゲート酸化膜
２２と接するようにした第三実施例の半導体装置３００
の平面図である。
２２と接するようにした第三実施例の半導体装置３００
の平面図である。
【図１１】 半導体装置３００のＣＣ線での断面図であ
る。
る。
【図１２】 半導体装置３００のＣ’Ｃ’線での断面図
である。
である。
【図１３】 半導体装置３００のＤＤ線での断面図であ
る。
る。
【図１４】 ゲート酸化膜２２と接する領域を小バンド
ギャップ領域１８とした第四実施例の半導体装置４００
の平面図である。
ギャップ領域１８とした第四実施例の半導体装置４００
の平面図である。
【図１５】 半導体装置４００のＥＥ線における断面図
である。
である。
【図１６】 半導体装置４００においてｎ型ソース領域
１６の平面形状を略円形とした第五実施例の半導体装置
５００の平面図である。
１６の平面形状を略円形とした第五実施例の半導体装置
５００の平面図である。
【図１７】 小バンドギャップ領域１８の形状をゲート
電極２２を囲む形状とした第六実施例の半導体装置６０
０の平面図である。
電極２２を囲む形状とした第六実施例の半導体装置６０
０の平面図である。
【図１８】 半導体装置６００のＧＧ線における断面図
である。
である。
【図１９】 ｎ型ソース領域１６の平面形状を略円形と
した第七実施例の半導体装置７００の平面図である。膜
２４が除かれた場合の平面図である。
した第七実施例の半導体装置７００の平面図である。膜
２４が除かれた場合の平面図である。
【図２０】 半導体装置をＩＧＢＴとした第八実施例の
半導体装置８００の断面図である。
半導体装置８００の断面図である。
【図２１】 ｐ型ボディ領域１４の材料と小バンドギャ
ップ領域１８の材料との組み合わせを例示する表であ
る。
ップ領域１８の材料との組み合わせを例示する表であ
る。
１２ ｎ型ドリフト領域、１４ ｐ型ボディ領域、１６
ｎ型ソース領域、１８ 小バンドギャップ領域、２０
ゲート酸化膜、２２ ゲート電極、２６ ソース電
極、１００，２００，３００，４００，５００，６０
０，７００，８００半導体装置。
ｎ型ソース領域、１８ 小バンドギャップ領域、２０
ゲート酸化膜、２２ ゲート電極、２６ ソース電
極、１００，２００，３００，４００，５００，６０
０，７００，８００半導体装置。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５４ Ｈ０１Ｌ 29/78 ６５４Ｚ 29/161 29/163 21/336 29/78 ６５８Ａ
Claims (6)
- 【請求項１】 一導電型の半導体材料からなりチャネル
が形成されるボディ領域と、該ボディ領域の少なくとも
一部を挟むよう配置され他導電型の半導体材料からなる
ソース領域及びドレイン領域と、前記ソース領域に接す
るよう形成されたソース電極と、を備える半導体装置で
あって、 前記ボディ領域内に該ボディ領域の半導体材料よりバン
ドギャップの小さい一導電型の半導体材料からなり前記
ソース電極へ多数キャリアを注入可能な小バンドギャッ
プ領域を備える半導体装置。 - 【請求項２】 前記小バンドギャップ領域は、前記ソー
ス電極に接して形成されてなる請求項１に記載の半導体
装置。 - 【請求項３】 前記ボディ領域はＳｉ，Ｓｉの化合物，
Ｇａの化合物のいずれかの材料からなり、前記小バンド
ギャップ領域はＳｉ，Ｇｅ，ＳｉとＧｅとの化合物のい
ずれかの材料からなる請求項１又は２に記載の半導体装
置。 - 【請求項４】 前記ボディ領域はＳｉからなり、前記小
バンドギャップ領域はＳｉＧｅからなる請求項１又は２
に記載の半導体装置。 - 【請求項５】 一導電型の半導体材料からなりチャネル
が形成されるボディ領域と、該ボディ領域の少なくとも
一部を挟むよう配置され他導電型の半導体材料からなる
ソース領域及びドレイン領域と、前記ソース領域に接す
るよう形成されたソース電極と、を備える半導体装置の
製造方法であって、 前記ボディ領域内に該ボディ領域の半導体材料よりバン
ドギャップの小さい一導電型の半導体材料からなり前記
ソース電極へ多数キャリアを注入可能な小バンドギャッ
プ領域を形成する小バンドギャップ領域形成工程を備え
る半導体装置の製造方法。 - 【請求項６】 前記小バンドギャップ領域形成工程は、
前記ボディ領域内にトレンチを形成し、該トレンチ内に
前記ボディ領域の半導体材料よりバンドギャップの小さ
い一導電型の半導体層を形成する工程である請求項５に
記載の半導体装置の製造方法。
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| JP2000167327A JP3518489B2 (ja) | 2000-06-05 | 2000-06-05 | 半導体装置及び半導体装置の製造方法 |
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203753A (ja) * | 2003-12-05 | 2005-07-28 | Internatl Rectifier Corp | トレンチ構造を有するｉｉｉ族窒化物半導体装置 |
| JP2007005723A (ja) * | 2005-06-27 | 2007-01-11 | Toshiba Corp | 半導体装置 |
| JP2007157751A (ja) * | 2005-11-30 | 2007-06-21 | Toyota Motor Corp | 炭化珪素半導体装置及びその製造方法 |
| CN102694010A (zh) * | 2011-03-22 | 2012-09-26 | 株式会社东芝 | 半导体元件 |
| JP2016103649A (ja) * | 2015-12-17 | 2016-06-02 | ローム株式会社 | ＳｉＣ電界効果トランジスタ |
| US9837531B2 (en) | 2008-12-25 | 2017-12-05 | Rohm Co., Ltd. | Semiconductor device |
| CN109192772A (zh) * | 2018-08-29 | 2019-01-11 | 电子科技大学 | 一种沟槽型绝缘栅双极晶体管及其制备方法 |
| JP2019165206A (ja) * | 2018-03-14 | 2019-09-26 | 富士電機株式会社 | 絶縁ゲート型半導体装置及びその製造方法 |
-
2000
- 2000-06-05 JP JP2000167327A patent/JP3518489B2/ja not_active Expired - Fee Related
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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