JP2002270842A

JP2002270842A - 半導体装置

Info

Publication number: JP2002270842A
Application number: JP2001062071A
Authority: JP
Inventors: Takayuki Shimizu; 貴幸清水
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-03-06
Filing date: 2001-03-06
Publication date: 2002-09-20

Abstract

(57)【要約】【課題】微細化して行った場合でも、負荷短絡耐量を
大幅に増加させることができるようにした半導体装置を
提供する。【解決手段】半導体基板１１のｎ⁻型エピタキシャル
層１３上に成層されたｐ型不純物層１４と、ｐ型不純物
層１４上部に相互間に所定の距離を設けて形成されたｐ
^＋型不純物領域１５と、ｐ^＋型不純物領域１５間のｐ型
不純物層１４に、該ｐ型不純物層１４に沿ってｎ⁻型エ
ピタキシャル層１３内に達する深さまで削設され、内側
壁にシリコン酸化膜１７を有すると共に内部がゲート材
料のポリシリコン１８により埋め込まれたトレンチ１６
と、トレンチ１６の上縁部とｐ^＋型不純物領域１５との
間のｐ型不純物層１４の上部に、該トレンチ１６の延在
方向に沿って等間隔に配列されたｎ^＋型不純物領域１９
とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トレンチゲート構
造を有する半導体装置に関する。

【０００２】

【従来の技術】プレーナ型のＩＧＢＴ（Ｉｎｓｕｌａｔ
ｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏ
ｒ：バイポーラ型ＭＯＳＦＥＴ）が、微細化するにした
がいｐ型ベース間に挟まれるジャンクションＦＥＴ抵抗
（Ｒ_ＪＦＥＴ）が上昇し、微細化が制限されるのに対
し、従来の一般的なトレンチゲート構造のＩＧＢＴは、
構成上からジャンクションＦＥＴ抵抗を持たないので微
細化が可能であり、結果として低抵抗のＩＧＢＴを実現
することができる。

【０００３】以下、従来のトレンチゲート構造を有する
ＩＧＢＴを、図１０に示す一部を断面で示した要部の斜
視図を参照して説明する。

【０００４】図１０において、１はｐ^＋型シリコン基板
であり、２はｐ^＋型シリコン基板１の上面に気相成長法
によって成層されたｎ^―型エピタキシャル層である。ま
た、３はｎ^―型エピタキシャル層２の上面に成層された
ｐ型ベース層を形成するｐ型不純物層であり、４はｐ型
不純物層３の上部に、相互の間に所定離間距離を設けて
ストライプ状に形成されたｐ^＋型ベース領域となるｐ^＋
型不純物領域である。

【０００５】５は隣り合うｐ^＋型不純物領域４間のｐ型
不純物層３に、ｐ^＋型不純物領域４に沿ってｎ^―型エピ
タキシャル層２内に達する深さまで削設されたトレンチ
で、トレンチ５の内側壁にゲート絶縁膜のシリコン酸化
膜６が形成されていると共に、トレンチ５内にはゲート
となるポリシリコン７が上縁まで埋め込まれている。さ
らに、トレンチ５の上縁部とｐ^＋型不純物領域４との間
のｐ型不純物層３の上部に、トレンチ５の延在方向に沿
ってｎ^＋型ソース領域となるｎ^＋型不純物領域８が、ト
レンチ５と略等しい長さとなるように形成されている。

【０００６】しかし、このように構成された従来のトレ
ンチゲート構造のＩＧＢＴでは、微細化を進めるにした
がい素子の飽和電流が増加してしまい、また、これにと
もない負荷短絡耐量が低下してしまう状況にあった。そ
して、これを回避しようと微細化の程度を抑えると、こ
れにより飽和電流を減少させることができるものの、逆
に素子抵抗が増加してくるというものであった。このた
め、微細化を進めた場合において、素子の抵抗が少し増
加するようなことがあっても、大幅に負荷短絡耐量を増
加させることができるようにすることが強く望まれてい
る。

【０００７】

【発明が解決しようとする課題】上記のような状況に鑑
みて本発明はなされたもので、その目的とするところ
は、微細化して行った場合に、素子の抵抗が少し増加す
るだけで、負荷短絡耐量を大幅に増加させることができ
るようにした半導体装置を提供することにある。

【０００８】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板の第１導電型不純物層上に成層された第２導
電型不純物層と、第２導電型不純物層上部に相互間に所
定の距離を設けて形成された該第２導電型不純物層より
高不純物濃度の第２導電型不純物領域と、第２導電型不
純物領域間の第２導電型不純物層に、該第２導電型不純
物層に沿って第１導電型不純物層内に達する深さまで削
設され、内側壁にゲート絶縁膜を有すると共に内部がゲ
ート材料により埋め込まれたトレンチと、トレンチの上
縁部と第２導電型不純物領域との間の第２導電型不純物
層の上部に、該トレンチの延在方向に沿って所定間隔を
設けて形成された第１導電型不純物層より高不純物濃度
の複数の第１導電型不純物領域とを具備していることを
特徴とするものであり、さらに、第１導電型不純物領域
が、等形状をなすと共に等間隔に配列されていることを
特徴とするものであり、さらに、第１導電型不純物領域
が、トレンチの長さに略等しい範囲に設けられていると
共に、トレンチの長さに対する第１導電型不純物領域の
累積長さが０．２５〜０．８であることを特徴とするも
のであり、さらに、第２導電型不純物領域が、隣り合う
第１導電型不純物領域の間の第２導電型不純物層内にト
レンチ外側壁に接するように突出する凸状域を備えてい
ることを特徴とするものである。

【０００９】

【発明の実施の形態】以下本発明の実施の形態を、図面
を参照して説明する。

【００１０】先ず第１の実施形態を、トレンチゲート構
造を有するＩＧＢＴについて示す図１乃至図８により説
明する。図１は一部を断面で示した要部の斜視図であ
り、図２は第１の工程を示す断面図であり、図３は第２
の工程を示す一部を断面で示した斜視図であり、図４は
第３の工程を示す断面図であり、図５は第４の工程を示
す断面図であり、図６は第５の工程を示す断面図であ
り、図７はＮ^＋比率に対する飽和電流密度、負荷短絡耐
量を示す図であり、図８はＮ^＋比率に対する素子の抵抗
を示す図である。

【００１１】図１乃至図８において、１１は半導体基板
で、この半導体基板１１はｐ^＋型シリコン基板１２の上
面に気相成長法によってドレインのｎ^―型エピタキシャ
ル層１３を成層することによって形成されている。ま
た、ｎ^―型エピタキシャル層１３の上面には、所定の不
純物をイオン注入するようにして成層されたｐ型ベース
層を形成するｐ型不純物層１４が設けられており、ｐ型
不純物層１４の上部には、相互の間に所定離間距離を設
け、所定の不純物をイオン注入するようにしてストライ
プ状に形成されたｐ^＋型ベース領域となるｐ^＋型不純物
領域１５が設けられている。

【００１２】また、１６は隣り合うｐ^＋型不純物領域１
５間のｐ型不純物層１４にｐ^＋型不純物領域１５に沿っ
てストライプ状に削設されたトレンチで、このトレンチ
１６は、ｐ型不純物層１４を貫通し、底部がｎ^―型エピ
タキシャル層１３の上部内に達するまでの深さにまで削
設されたものとなっている。またトレンチ１６には、そ
の内側壁及び内底部表面に、例えば熱酸化法によって形
成された所定厚さのゲート絶縁膜のシリコン酸化膜１７
が形成されていると共に、トレンチ１６内にゲートとな
るポリシリコン１８が上縁まで、例えば気相成長法によ
って埋め込まれている。

【００１３】さらに、トレンチ１６の上縁部とｐ^＋型不
純物領域１５との間のｐ型不純物層１４の上部には、所
定の不純物を所定深さにまでイオン注入することにより
形成された所定の等形状の複数のｎ^＋型ソース領域とな
るｎ^＋型不純物領域１９が、トレンチ１６の延在方向に
沿うと共に、トレンチ１６の長さと略等しい範囲に等間
隔に形成されている。なお、各ｎ^＋型不純物領域１９は
片端部がｐ^＋型不純物領域１５の上部に設けられ、他端
部がトレンチ１６の外側壁に接するように設けられてい
る。

【００１４】また、上記のように構成されたＩＧＢＴ
は、以下に示す製造工程のもとに形成される。すなわ
ち、図２に示す第１の工程において、ｐ^＋型シリコン基
板１２の鏡面研磨された表面上に、ＡｓＨ_３及びＰＨ_３
を含む原料ガスを用いたＣＶＤによって、ドレインとな
る例えば電気抵抗率が３０Ω・ｃｍで層厚が６０μｍの
ｎ ⁻型エピタキシャル層１３を成層する。

【００１５】続いてｎ⁻型エピタキシャル層１３の上部
に、その表面上からイオン注入法により、例えばホウ素
（Ｂ）を４０ｋｅＶの加速電圧でドーズ量が８×１０
^１３個／ｃｍ^２となるようにイオン注入し、表面から所
定深さ、例えば２５μｍにまで１０５０℃、６０分間の
加熱条件により熱拡散させてｐ型不純物層１４を設け、
半導体基板１１を形成する。

【００１６】さらに、半導体基板１１のｐ型不純物層１
４の上面にフォトレジストを塗布し、その後、写真蝕刻
法を使って塗布されたフォトレジストをパターニング
し、ｐ ^＋型不純物領域形成用のストライプ状の開口２０
を有するマスク２１をｐ型不純物層１４の上面に形成す
る。

【００１７】続いて、ｐ型不純物層１４の上部に、マス
ク２１の開口２０を介してイオン注入法により、例えば
ホウ素（Ｂ）を４０ｋｅＶの加速電圧でドーズ量が１×
１０ ^１５個／ｃｍ^２となるようにイオン注入し、表面か
ら所定深さ、例えば１μｍにまで１０５０℃、６０分間
の加熱条件により熱拡散させてストライプ状のｐ^＋型不
純物領域１５を形成する。

【００１８】次に、図３に示す第２の工程において、マ
スク２１を除去した後、再びｐ型不純物層１４及びｐ^＋
型不純物領域１５の上面にフォトレジストを塗布し、そ
の後、写真蝕刻法を使って塗布されたフォトレジストを
パターニングし、ｐ^＋型不純物領域１５の延在方向に規
則的に所定間隔を設け、隣り合うｐ^＋型不純物領域１５
間にまたがるよう方形状のｎ^＋型不純物領域形成用の開
口２２を有するマスク２３を、ｐ型不純物層１４及びｐ
^＋型不純物領域１５の上面に形成する。

【００１９】続いて、ｐ型不純物層１４及びｐ^＋型不純
物領域１５の上部に、マスク２３の開口２２を介してイ
オン注入法により、例えばひ素（Ａｓ）を４０ｋｅＶの
加速電圧でドーズ量が５×１０^１５個／ｃｍ^２となるよ
うにイオン注入し、表面から所定深さ、例えば０．３μ
ｍにまで１０００℃、３０分間の加熱条件により熱拡散
させて、隣り合うｐ^＋型不純物領域１５間にまたがり、
ｐ^＋型不純物領域１５の延在方向に所定間隔を設け、ま
たｐ^＋型不純物領域１５の長さと略等しい範囲に規則的
に複数のｎ^＋型不純物領域１９を形成する。

【００２０】次に、図４に示す第３の工程において、マ
スク２３を除去した後、ｐ^＋型不純物領域１５及びｎ^＋
型不純物領域１９が形成された半導体基板１１の表面に
フォトレジストを塗布し、その後、写真蝕刻法を使って
塗布されたフォトレジストをパターニングし、ｐ^＋型不
純物領域１５の延在方向に平行なストライプ状のトレン
チ形成用の開口２４を有するマスク２５を、ｐ型不純物
層１４及びｎ^＋型不純物領域１９の上面に形成する。そ
して、マスク２５を用いて隣り合うｐ^＋型不純物領域１
５間のｐ型不純物層１４及びｎ^＋型不純物領域１９の中
央部分に、異方性ドライエッチングによってｎ^＋型不純
物領域１９及びｐ型不純物層１４を貫通し、ｎ⁻型エピ
タキシャル層１３の上部内に底部を有するように、深さ
が４μｍ、幅が１．０μｍでｐ^＋型不純物領域１５に長
さが略等しいトレンチ１６を半導体基板１１の厚さ方向
に削設する。

【００２１】次に、図５に示す第４の工程において、マ
スク２５を除去した後、トレンチ１６が形成された半導
体基板１１を、例えば１０００℃の酸化雰囲気中に２時
間さらし、半導体基板１１の表面とトレンチ１６の内底
面及び内側壁面に、厚さが１００ｎｍのゲート酸化膜と
なるシリコン酸化膜１７を形成する。

【００２２】次に、図６に示す第５の工程において、シ
リコン酸化膜１７が形成された半導体基板１１上及びト
レンチ１６内に、５８５℃以上としたＬＰＣＶＤ（Ｌｏ
ｗＰｒｅｓｓｕｒｅＣＶＤ）、例えば２×１０^−１０
Ｐａ〜５×１０^−１１Ｐａによりトレンチ１６内を埋め
尽くすようにゲートとなるポリシリコン１８を形成す
る。

【００２３】その後、半導体基板１１上のポリシリコン
１８を除去すると共に、トレンチ１６上部のポリシリコ
ン１８をトレンチ上縁より下方の位置までエッチバック
する。続いて、トレンチ１６内のポリシリコン１８に、
例えばひ素をイオン注入し熱拡散させ、不純物濃度が６
×１０^１７／ｃｍ^３程度となるようにし、導電性を与え
る。そして、半導体基板１１上面のシリコン酸化膜１７
を所定パターンとなるようにパターニングし、図１に示
すトレンチゲート構造を有するものとする。

【００２４】このように構成されたものでは、ゲートを
構成するストライプ状のトレンチ１６に対して等形状の
ｎ^＋型不純物領域１９が、トレンチ１６の延在方向に等
しい所定の間隔を設け、トレンチ１６の長さと略等しい
範囲に規則的に形成されており、トレンチ１６の側壁部
分にｎ^＋型不純物領域１９の存在する部分と存在しない
部分が交互に形成される。

【００２５】このため、実際にゲート絶縁膜のシリコン
酸化膜１７に接しているｎ^＋型不純物領域１９の長さ
が、従来技術に示したトレンチの長さに略等しくｎ^＋型
不純物領域を設けた場合に比べ、短いものとなる。この
ようにｎ^＋型不純物領域１９の長さが短くなった場合に
は、飽和電流の値は低下し、負荷短絡耐量は増加する。
そして、この時の素子の抵抗の増加量は、ｎ^＋型不純物
領域１９の短くなった量に対応し、少ない場合は増加が
少なく、多くなると急激に増大する。

【００２６】すなわち、トレンチの長さに略等しい時の
ｎ^＋型不純物領域の長さを１として示すＮ^＋比率に対す
る各値を測定すると、図７及び図８に示すような結果と
なった。Ｎ^＋比率が１よりも小さくなるにしたがって、
特性曲線Ｘで示す飽和電流密度は徐々に低下し、０．２
５より小さくなると急激に低下する傾向を示す。また、
特性曲線Ｙで示す負荷短絡耐量は略直線的な増加を示す
と共に、０．２５以下になると急激に増加する。さら
に、特性曲線Ｚで示す素子の抵抗については、０．２５
程度までは直線的な微増傾向を示し、０．２５より小さ
くなると急激に増加する傾向を示す。

【００２７】この結果、ｎ^＋型不純物領域１９をトレン
チ１６の長さ方向に所定間隔を設けて規則的に配置する
ことで、さらに、Ｎ^＋比率を実用範囲である０．８５〜
０．２５の範囲に設定することで、素子の抵抗が１％〜
１０％増加する程度で数十倍と、大幅に増加した負荷短
絡耐量を得ることができ、ＩＧＢＴの微細化を進めるこ
とができる。なお、上記の実施形態では素子間の特性ば
らつきが少なくなるように等形状のｎ^＋型不純物領域１
９を等間隔に配列するようにしたが、特性上許される範
囲であれば、等形状、等間隔である必要はない。

【００２８】次に第２の実施形態を、同じくトレンチゲ
ート構造を有するＩＧＢＴについて示す図９により説明
する。図９は一部を断面で示した要部の斜視図である。
なお、第１の実施形態と同一部分には同一符号を付して
説明を省略し、第１の実施形態と異なる本実施形態の構
成について説明する。

【００２９】図９において、２６は、ｐ型不純物層１４
の上部に所定の不純物をイオン注入するようにして形成
されたｐ^＋型ベース領域となるｐ^＋型不純物領域であ
り、このｐ^＋型不純物領域２６は、ストライプ状に形成
されていると共に、隣り合うｐ ^＋型不純物領域２６の間
に設けられるトレンチ１６の外側壁に先端が当接するよ
うに突出する凸状域２７を備えている。

【００３０】また、凸状域２７は、トレンチ１６の延在
方向に沿って、その長さと略等しい範囲に等間隔に形成
されたｎ^＋型不純物領域１９の配列間隔よりも小寸法に
形成されており、隣り合うｎ^＋型不純物領域１９の間に
介在して両領域間を区画し分離するように突出してい
る。

【００３１】そして、上記のように構成されたＩＧＢＴ
は、上記の第１の実施形態の製造工程と同様の製造工程
により形成されるが、凸状域２７を備えたｐ^＋型不純物
領域２６の形成は、図示しないが、次のようなものとな
る。

【００３２】すなわち、上記の第１の実施形態の製造工
程における第１の工程で半導体基板１１を形成した後、
半導体基板１１のｐ型不純物層１４の上面にフォトレジ
ストを塗布し、その後、写真蝕刻法を使って塗布された
フォトレジストをパターニングし、隣り合うストライプ
状部分を複数の凸状域形成部分で接続した形状のｐ^＋型
不純物領域形成用開口を有するマスクをｐ型不純物層１
４の上面に形成する。

【００３３】続いて、ｐ型不純物層１４の上部に、マス
クのｐ^＋型不純物領域形成用開口を介してイオン注入法
により、例えばホウ素（Ｂ）を４０ｋｅＶの加速電圧で
ドーズ量が１×１０^１５個／ｃｍ^２となるようにイオン
注入し、表面から所定深さ、例えば１μｍにまで１０５
０℃、６０分間の加熱条件により熱拡散させて、隣り合
うもの同士が凸状域２７を形成する部分によってつなが
れた略ストライプ状のｐ^＋型不純物領域２６を形成す
る。

【００３４】この後、上記の第１の実施形態における第
２の工程と同様にしてｎ^＋型不純物領域１９を、凸状域
２７を形成する部分の間に形成する。

【００３５】そして、次の第３の工程で、隣り合うｐ^＋
型不純物領域２６間のｐ型不純物層１４及びｎ^＋型不純
物領域１９、凸状域２７を形成する部分の中央部分に、
異方性ドライエッチングによってｎ^＋型不純物領域１９
及びｐ型不純物層１４を貫通し、ｎ⁻型エピタキシャル
層１３の上部内に底部を有するように、深さが４μｍ、
幅が１μｍでｐ^＋型不純物領域２６に長さが略等しいト
レンチ１６を半導体基板１１の厚さ方向に削設する。

【００３６】その後、第１の実施形態と同様の工程を経
て、図９に示すＩＧＢＴを形成する。これにより、トレ
ンチ１６の延在方向に、トレンチ１６の側壁部分にｎ^＋
型不純物領域１９の存在する部分とｐ^＋型不純物領域２
６の存在する部分が交互に形成される。

【００３７】このため、本実施形態においても実際にゲ
ート絶縁膜のシリコン酸化膜１７に接しているｎ^＋型不
純物領域１９の長さが、従来技術に示したトレンチの長
さに略等しくｎ^＋型不純物領域を設けた場合に比べ、短
いものとなる。そして、第１の実施形態と同様に飽和電
流の値は低下し、負荷短絡耐量は増加し、Ｎ^＋比率を実
用範囲で所定の範囲に設定することで、素子の抵抗が１
％〜１０％増加する程度で数十倍と、大幅に増加した負
荷短絡耐量を得ることができ、ＩＧＢＴの微細化を進め
ることができる。

【００３８】さらに、ｐ^＋型不純物領域２６が低抵抗化
することにより、ｎ^＋型不純物領域１９、ｐ型不純物層
１４、ｎ⁻型エピタキシャル層１３によって形成される
寄生ＮＰＮトランジスタの動作、すなわちラッチアップ
現象を起こり難くすることができる。

【００３９】

【発明の効果】以上の説明から明らかなように、本発明
によれば、素子の抵抗が少し増加するものの、負荷短絡
耐量を大幅に増加させることができ、装置の微細化を行
うことができる等の効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の一部を断面で示した
要部の斜視図である。

【図２】本発明の第１の実施形態における第１の工程を
示す断面図である。

【図３】本発明の第１の実施形態における第２の工程を
示す断面図である。

【図４】本発明の第１の実施形態における第３工程を示
す断面図である。

【図５】本発明の第１の実施形態における第４の工程を
示す断面図である。

【図６】本発明の第１の実施形態における第５工程を示
す断面図である。

【図７】本発明の第１の実施形態におけるＮ^＋比率に対
する飽和電流密度、負荷短絡耐量を示す図である。

【図８】本発明の第１の実施形態におけるＮ^＋比率に対
する素子の抵抗を示す図である。

【図９】本発明の第２の実施形態の一部を断面で示した
要部の斜視図である。

【図１０】従来技術に係る一部を断面で示す要部の斜視
図である。

【符号の説明】

１１…半導体基板１３…ｎ⁻型エピタキシャル層１４…ｐ型不純物層１５，２６…ｐ^＋型不純物領域１６…トレンチ１７…シリコン酸化膜１８…ポリシリコン１９…ｎ^＋型不純物領域２７…凸状域

Claims

【特許請求の範囲】

【請求項１】半導体基板の第１導電型不純物層上に成
層された第２導電型不純物層と、前記第２導電型不純物
層上部に相互間に所定の距離を設けて形成された該第２
導電型不純物層より高不純物濃度の第２導電型不純物領
域と、前記第２導電型不純物領域間の前記第２導電型不
純物層に、該第２導電型不純物層に沿って前記第１導電
型不純物層内に達する深さまで削設され、内側壁にゲー
ト絶縁膜を有すると共に内部がゲート材料により埋め込
まれたトレンチと、前記トレンチの上縁部と前記第２導
電型不純物領域との間の前記第２導電型不純物層の上部
に、該トレンチの延在方向に沿って所定間隔を設けて形
成された前記第１導電型不純物層より高不純物濃度の複
数の第１導電型不純物領域とを具備していることを特徴
とする半導体装置。
【請求項２】第１導電型不純物領域が、等形状をなす
と共に等間隔に配列されていることを特徴とする請求項
１記載の半導体装置。
【請求項３】第１導電型不純物領域が、トレンチの長
さに略等しい範囲に設けられていると共に、トレンチの
長さに対する第１導電型不純物領域の累積長さが０．２
５〜０．８であることを特徴とする請求項１記載の半導
体装置。
【請求項４】第２導電型不純物領域が、隣り合う第１
導電型不純物領域の間の第２導電型不純物層内にトレン
チ外側壁に接するように突出する凸状域を備えているこ
とを特徴とする請求項１記載の半導体装置。