JP2003510842A - トレンチゲート半導体デバイスの製造方法 - Google Patents
トレンチゲート半導体デバイスの製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【課題】さらにコンパクトにすることが出来るデバイス構造用の優れた再現精度を有する、より簡単なプロセスを提供し、自己整合的マスキング技術を使用出来るトレンチゲート半導体デバイスの改良された製造方法を提供すること。
【解決手段】コンパクトな形状のトレンチゲート半導体デバイス（例えば、MOSFETまたはIGBT）が、優れた再現性を有する簡単なプロセス内の自己整合的マスキング技術で製造される。そのデバイスのソース領域（13）は、マスクの窓（51a）を介し基板領域（15）のエリア内に不純物（63）を注入し、窓（51a）のマスキングエッジ（51b）から距離（d）だけ超えマスク（51）の下を横方向に延在する表面領域（13a）を形成するために不純物を拡散し、かつ次に窓（51a）のマスキングエッジ（51b）のところで基板（10）のエッチングによって決定される横方向の広がり（ｙ）を有するトレンチゲート（11）用のトレンチ（20）を形成するために窓（51a）のところで基板（10）をエッチングすることによって形成される。表面領域（13a）の一部分が、トレンチ（20）に隣接するソース領域（13）を提供するために残される。本発明により、トレンチ（20）用のエッチエッジの解像力を輪郭が明確なマスク（51）のマスキングエッジ（51b）を使用することによって、従来技術プロセスにおける側壁延長部の使用するため生じがちな輪郭が明確でないエッジと比較して、より良くコントロールすることが出来る。
Description
【０００１】
本発明は、例えば、絶縁ゲート電界パワートランジスタ（通常、「MOSFET」と
称される）、または絶縁ゲートバイポーラトランジスタ（通常、「IGBT」と称さ
れる）である、トレンチゲート半導体デバイスを製造する方法に関する。本発明
は、また、このような方法によって製造された半導体デバイスにも関する。
称される）、または絶縁ゲートバイポーラトランジスタ（通常、「IGBT」と称さ
れる）である、トレンチゲート半導体デバイスを製造する方法に関する。本発明
は、また、このような方法によって製造された半導体デバイスにも関する。
【０００２】
反対の第二導電型のチャンネルを構成する基板領域（channel-accommodating
body region）によって分離された第一導電型のソースおよびドレイン領域を有
するトレンチゲート半導体デバイスは、公知である。すぐれた製造方法が、ソー
ス領域が、ゲートを有する（「groove」とも称される）トレンチ（trench）と自
己整合的に形成されている米国特許US-A-5,378,655（本出願人整理番号PHB 3383
6）に開示されている。自己整合は、第一のマスクから第二のマスクを形成する
ことによって、その第一のマスク上に側壁延長部を設けることによって達成され
る。これらの側壁延長部は、自己整合的スペーサの働きをする。US-A-5,378,655
の全体の内容は、本明細書に、参照文献として含まれているものとする。US-A-5
,378,655に開示されている技術を使用することによって、別個のアライメントを
必要とするフォトリソグラフィック・マスク工程の数を減少させることが出来、
かつコンパクトなセルデバイス構造を形成することが出来る。
body region）によって分離された第一導電型のソースおよびドレイン領域を有
するトレンチゲート半導体デバイスは、公知である。すぐれた製造方法が、ソー
ス領域が、ゲートを有する（「groove」とも称される）トレンチ（trench）と自
己整合的に形成されている米国特許US-A-5,378,655（本出願人整理番号PHB 3383
6）に開示されている。自己整合は、第一のマスクから第二のマスクを形成する
ことによって、その第一のマスク上に側壁延長部を設けることによって達成され
る。これらの側壁延長部は、自己整合的スペーサの働きをする。US-A-5,378,655
の全体の内容は、本明細書に、参照文献として含まれているものとする。US-A-5
,378,655に開示されている技術を使用することによって、別個のアライメントを
必要とするフォトリソグラフィック・マスク工程の数を減少させることが出来、
かつコンパクトなセルデバイス構造を形成することが出来る。
【０００３】
そのチャンネルを構成する基板領域がソースおよびドレイン領域と同じ第一導
電型であるトレンチゲート半導体デバイスも、また、公知である。この場合、導
電性チャンネルは、トレンチゲートにより荷電キャリアを蓄積（charge-carrier
）することにより形成される。チャンネルを構成する領域が反対の第二導電型で
ある、より一般的なデバイスの場合と同様に、その領域のドーピングおよびトレ
ンチのエッチングに関して同様な考慮がなされる。
電型であるトレンチゲート半導体デバイスも、また、公知である。この場合、導
電性チャンネルは、トレンチゲートにより荷電キャリアを蓄積（charge-carrier
）することにより形成される。チャンネルを構成する領域が反対の第二導電型で
ある、より一般的なデバイスの場合と同様に、その領域のドーピングおよびトレ
ンチのエッチングに関して同様な考慮がなされる。
【０００４】
本発明の目的は、さらにコンパクトにすることが出来るデバイス構造用の優れ
た再現精度を有する、より簡単なプロセスを提供し、自己整合的マスキング技術
が使用出来るトレンチゲート半導体デバイスの改良された製造方法を提供するこ
とである。
た再現精度を有する、より簡単なプロセスを提供し、自己整合的マスキング技術
が使用出来るトレンチゲート半導体デバイスの改良された製造方法を提供するこ
とである。
【０００５】
本発明によれば、ソース領域が（マスクの窓を介して基板領域のエリアに第一
導電型の不純物を添加し、その不純物を窓のマスキングエッジからある距離だけ
超えマスクの下を横方向に延在する第一導電型の表面領域を形成するように拡散
し、次いで、窓のマスキングエッジの所で基板をエッチングすることによって決
定される横方向の広がりを有するトレンチゲート用のトレンチを形成するように
窓により基板をエッチィングすることによって）形成し、表面領域の一部分は、
トレンチに隣接する表面領域を設けるために残す製造方法が提供される。
導電型の不純物を添加し、その不純物を窓のマスキングエッジからある距離だけ
超えマスクの下を横方向に延在する第一導電型の表面領域を形成するように拡散
し、次いで、窓のマスキングエッジの所で基板をエッチングすることによって決
定される横方向の広がりを有するトレンチゲート用のトレンチを形成するように
窓により基板をエッチィングすることによって）形成し、表面領域の一部分は、
トレンチに隣接する表面領域を設けるために残す製造方法が提供される。
【０００６】
請求項１に記載の方法は、US-A-5,378,655の方法ステップとは全く異なる(a)
〜(f)のステップを含む。特に、第一導電型の不純物をトレンチエッチマスクの
下の横方向に窓のマスキングエッジからある距離だけ超えて拡散することによっ
て、ソース領域は、窓の所でマスク上に何らの側壁延長部を必要とすることなく
、トレンチに関して自己整合的な方法で定められる。側壁延長部が無いためにさ
らにコンパクトなデバイス構造を可能とすることが出来る。トレンチに対するエ
ッチエッジ解像力は、側壁延長部を生じがちな（特に、延長部が、コンパクトな
デバイスを提供するために短く残される場合の）輪郭が不明確なエッジと比較し
て、輪郭が明確なマスクのマスキングエッジを使用することによって、さらに良
くコントロールされる。側壁延長部は、本発明者等が、トレンチ用に使用される
エッチャントによって、多くの場合わずかにエッチングされることを見出してい
る、不純物が注入された多結晶シリコンまたは二酸化珪素から都合良く形成され
る。本発明による方法の場合、マスクは、トレンチ用に使用されるエッチャント
によってエッチングされない材料（例えば、窒化珪素）を有するように容易に選
択することが出来、かつそれは、通常のフォトリソグラフィクおよびエッチング
技術を使用することにより輪郭を明確にすることが出来る。本発明による方法の
場合、マスク材料を任意の程度わずかにエッチングしたとしても、側壁延長部が
わずかにエッチングされる結果生じる窓サイズの増加と比較して、単にマスクが
わずかに薄くなるだけであるという事実は、さらに重要である。
〜(f)のステップを含む。特に、第一導電型の不純物をトレンチエッチマスクの
下の横方向に窓のマスキングエッジからある距離だけ超えて拡散することによっ
て、ソース領域は、窓の所でマスク上に何らの側壁延長部を必要とすることなく
、トレンチに関して自己整合的な方法で定められる。側壁延長部が無いためにさ
らにコンパクトなデバイス構造を可能とすることが出来る。トレンチに対するエ
ッチエッジ解像力は、側壁延長部を生じがちな（特に、延長部が、コンパクトな
デバイスを提供するために短く残される場合の）輪郭が不明確なエッジと比較し
て、輪郭が明確なマスクのマスキングエッジを使用することによって、さらに良
くコントロールされる。側壁延長部は、本発明者等が、トレンチ用に使用される
エッチャントによって、多くの場合わずかにエッチングされることを見出してい
る、不純物が注入された多結晶シリコンまたは二酸化珪素から都合良く形成され
る。本発明による方法の場合、マスクは、トレンチ用に使用されるエッチャント
によってエッチングされない材料（例えば、窒化珪素）を有するように容易に選
択することが出来、かつそれは、通常のフォトリソグラフィクおよびエッチング
技術を使用することにより輪郭を明確にすることが出来る。本発明による方法の
場合、マスク材料を任意の程度わずかにエッチングしたとしても、側壁延長部が
わずかにエッチングされる結果生じる窓サイズの増加と比較して、単にマスクが
わずかに薄くなるだけであるという事実は、さらに重要である。
【０００７】
例えば、トレンチ内のゲートを覆う絶縁被覆層と共にマスクの自己整合的構造
を形成するために使用することが出来るその特定の技術には、かなり自由度があ
る。この様な絶縁被覆層により、ソース電極がトレンチゲート上に延在すること
が出来、このことは、コンパクトなセルのデバイス構造の場合、特に有利である
。
を形成するために使用することが出来るその特定の技術には、かなり自由度があ
る。この様な絶縁被覆層により、ソース電極がトレンチゲート上に延在すること
が出来、このことは、コンパクトなセルのデバイス構造の場合、特に有利である
。
【０００８】
本発明による様々の好適特徴が、請求項2〜10に記載されている。
【０００９】
本発明の上記および上記以外の特徴は、添付の線図を参照して、以下に説明さ
れる本発明の実施例により示される。
れる本発明の実施例により示される。
【００１０】
図面は全て線図的で、正しい比例関係には示されていないことに留意すべきで
ある。図面内のパーツの相対的寸法および比率は、図面における明快さおよび便
宜のためサイズは拡大されまたは縮小されている。一般に、同じ参照符号が、製
造の異なる工程および改良されかつ異なる実施例における対応するまたは類似す
る特徴を参照するために使用される。
ある。図面内のパーツの相対的寸法および比率は、図面における明快さおよび便
宜のためサイズは拡大されまたは縮小されている。一般に、同じ参照符号が、製
造の異なる工程および改良されかつ異なる実施例における対応するまたは類似す
る特徴を参照するために使用される。
【００１１】
図8は、トレンチゲート11を有するパワー半導体デバイスの典型的な実施例を
示す。このデバイスのトランジスタセルエリアにおいて、第一導電型（この具体
例の場合、n型）のソースおよびドレイン領域13および14は、各々、反対の第二
導電型（すなわち、この具体例の場合、p型）のチャンネルを構成する基板領域1
5によって分離されている。このゲート11は、領域13および15を貫いてその下に
位置するドレイン領域14の部分にまで延在するトレンチ20内に存在する。デバイ
スのオン状態で電圧信号をゲート11へ印加すると、公知のように、基板領域15内
に導電チャンネル12が発生し、かつソース領域13およびドレイン領域14間のこの
導電チャンネル12内の電流のコントロールが可能となる。
示す。このデバイスのトランジスタセルエリアにおいて、第一導電型（この具体
例の場合、n型）のソースおよびドレイン領域13および14は、各々、反対の第二
導電型（すなわち、この具体例の場合、p型）のチャンネルを構成する基板領域1
5によって分離されている。このゲート11は、領域13および15を貫いてその下に
位置するドレイン領域14の部分にまで延在するトレンチ20内に存在する。デバイ
スのオン状態で電圧信号をゲート11へ印加すると、公知のように、基板領域15内
に導電チャンネル12が発生し、かつソース領域13およびドレイン領域14間のこの
導電チャンネル12内の電流のコントロールが可能となる。
【００１２】
ソース領域13は、デバイス基板の主上部表面10aでソース電極23に接する。具
体例として、図8は、ドレイン領域14を、高導電率の基板領域14a上の高抵抗率（
低濃度ドーピング）のエピタキシャル層によって形成されるドレインドリフト領
域とすることが出来る縦型デバイス構造を示す。この基板領域14aを、ドレイン
領域14と同じ導電型（この具体例ではn型）として、縦型MOSFETを、またはその
領域を、反対の導電型（この具体例ではp型）として、縦型IGBTを得ることが出
来る。基板領域14aは、デバイス基板の主底部表面10bで、MOSFETの場合には、ド
レイン電極と呼ばれ、IGBTの場合には、アノード電極と呼ばれる電極24に接する
。
体例として、図8は、ドレイン領域14を、高導電率の基板領域14a上の高抵抗率（
低濃度ドーピング）のエピタキシャル層によって形成されるドレインドリフト領
域とすることが出来る縦型デバイス構造を示す。この基板領域14aを、ドレイン
領域14と同じ導電型（この具体例ではn型）として、縦型MOSFETを、またはその
領域を、反対の導電型（この具体例ではp型）として、縦型IGBTを得ることが出
来る。基板領域14aは、デバイス基板の主底部表面10bで、MOSFETの場合には、ド
レイン電極と呼ばれ、IGBTの場合には、アノード電極と呼ばれる電極24に接する
。
【００１３】
図8のデバイスは、図2〜8で概観される、以下のステップを含む方法によって
製造される。 (a)チャンネルを構成する基板領域15のエリアで窓を有するマスク51を半導体
基板10（典型的には、単結晶シリコン）の表面10aに形成するステップ； (b)窓のマスキングエッジ51bによって定められた窓51aを介してそのエリアに
ソース領域13用に第一導電型の不純物63（この具体例の場合ドナー不純物）を添
加するステップ（図2参照）； (c)窓51aのマスキングエッジ51bから距離dマスク51の下で横方向に延在する第
一導電型（n型）の表面領域13aを形成するために、基板領域15に不純物63を拡散
するステップ（図3参照）； (d)窓51aで基板10内に、表面領域13aおよび基板領域15を貫きその下に位置す
るドレイン領域14の部分まで延在するようにエッチングによりトレンチ20を形成
し、トレンチ20の横方向の広がり（y）が、トレンチ20に隣接するソース領域13
として表面領域13aの一部分を残すような、窓51aのマスキングエッジ51bでの基
板10のエッチングによって決定されるステップ（図4参照）； (e)基板領域15内のチャンネル12が構成される場所に隣接するゲート11を設け
るためにトレンチ20内に材料11’を堆積するステップ（図5参照）； (f)ソース電極23との接触用にソース領域13および基板領域15の隣接する表面
部分を露出するためにマスク51を除去した後、基板10上にソース電極23を設ける
ステップ（図8参照）。
製造される。 (a)チャンネルを構成する基板領域15のエリアで窓を有するマスク51を半導体
基板10（典型的には、単結晶シリコン）の表面10aに形成するステップ； (b)窓のマスキングエッジ51bによって定められた窓51aを介してそのエリアに
ソース領域13用に第一導電型の不純物63（この具体例の場合ドナー不純物）を添
加するステップ（図2参照）； (c)窓51aのマスキングエッジ51bから距離dマスク51の下で横方向に延在する第
一導電型（n型）の表面領域13aを形成するために、基板領域15に不純物63を拡散
するステップ（図3参照）； (d)窓51aで基板10内に、表面領域13aおよび基板領域15を貫きその下に位置す
るドレイン領域14の部分まで延在するようにエッチングによりトレンチ20を形成
し、トレンチ20の横方向の広がり（y）が、トレンチ20に隣接するソース領域13
として表面領域13aの一部分を残すような、窓51aのマスキングエッジ51bでの基
板10のエッチングによって決定されるステップ（図4参照）； (e)基板領域15内のチャンネル12が構成される場所に隣接するゲート11を設け
るためにトレンチ20内に材料11’を堆積するステップ（図5参照）； (f)ソース電極23との接触用にソース領域13および基板領域15の隣接する表面
部分を露出するためにマスク51を除去した後、基板10上にソース電極23を設ける
ステップ（図8参照）。
【００１４】
さらに、図示の実施例の場合、相補的マスキング技術が、ステップ(f)の前に
ゲート11の上に絶縁被覆層18を形成するために使用される（図7と9参照）。この
ことにより、別個のマスクのアライメントの必要性は、少なくなる。ステップ(f
)で設けられたソース電極23は、基板10の表面および絶縁被覆層18上にも延在す
る。このように、（例えば、フォトレジスト・パターン52によってステップ(a)
で決定される）マスク51の横方向の広がりは、絶縁被覆層18の横方向の広がりを
定める。実際、図1〜9の実施例は、図1〜9に示されるセルエリアにおける一連の
マスク工程（masking step）が、全て、マスク51から自己整合的に決定すること
が出来るように設計される。このような自己整合は、トランジスタセルの再現可
能な近接した間隔（例えば、2μｍより小さいセルピッチ、すなわち隣接するト
レンチ20の中心間が2μｍ（またはそれ以下）の間隔）を可能にする。
ゲート11の上に絶縁被覆層18を形成するために使用される（図7と9参照）。この
ことにより、別個のマスクのアライメントの必要性は、少なくなる。ステップ(f
)で設けられたソース電極23は、基板10の表面および絶縁被覆層18上にも延在す
る。このように、（例えば、フォトレジスト・パターン52によってステップ(a)
で決定される）マスク51の横方向の広がりは、絶縁被覆層18の横方向の広がりを
定める。実際、図1〜9の実施例は、図1〜9に示されるセルエリアにおける一連の
マスク工程（masking step）が、全て、マスク51から自己整合的に決定すること
が出来るように設計される。このような自己整合は、トランジスタセルの再現可
能な近接した間隔（例えば、2μｍより小さいセルピッチ、すなわち隣接するト
レンチ20の中心間が2μｍ（またはそれ以下）の間隔）を可能にする。
【００１５】
図1〜9の方法は、全く異なる公知のセル形状に使用することが出来るので、セ
ルのレイアウト形状の平面図は、図示されていない。セルは、例えば、US-A-5,3
78,655の図14に示されるように正方形の形状を取ることが可能であり、また、こ
れらは、密集した六角形形状または細長いストライプ形状を取ることも出来る。
どの場合にも、（そのゲート11を有する）トレンチ20は、各々のセルの境界の周
囲に延在する。図8には、数個のセルしか示されていないが、デバイスは、典型
的には、電極23と24の間に何百ものこれらの平行なセルを有する。デバイスの活
性セルのエリアは、基板10の周辺部で様々な公知の周辺終端配列（図示せず）に
より境界を決めることが出来る。このような配列は、通常、トランジスタセルの
製造ステップ前に、基板表面10aの周辺エリアに厚いフィールド酸化物層を形成
することを含む。さらに、（ゲートコントロール回路のような）様々な公知の回
路を、基板10のエリア内で、活性セルのエリアと周辺端子配列との間に、デバイ
スと集積させることが出来る。典型的に、これらの回路要素は、トランジスタセ
ルに使用されるマスク工程と不純物を注入する工程と同じ工程のいくつかを使用
することによりこの回路エリア内にこれら自身のレイアウトで製造することが出
来る。
ルのレイアウト形状の平面図は、図示されていない。セルは、例えば、US-A-5,3
78,655の図14に示されるように正方形の形状を取ることが可能であり、また、こ
れらは、密集した六角形形状または細長いストライプ形状を取ることも出来る。
どの場合にも、（そのゲート11を有する）トレンチ20は、各々のセルの境界の周
囲に延在する。図8には、数個のセルしか示されていないが、デバイスは、典型
的には、電極23と24の間に何百ものこれらの平行なセルを有する。デバイスの活
性セルのエリアは、基板10の周辺部で様々な公知の周辺終端配列（図示せず）に
より境界を決めることが出来る。このような配列は、通常、トランジスタセルの
製造ステップ前に、基板表面10aの周辺エリアに厚いフィールド酸化物層を形成
することを含む。さらに、（ゲートコントロール回路のような）様々な公知の回
路を、基板10のエリア内で、活性セルのエリアと周辺端子配列との間に、デバイ
スと集積させることが出来る。典型的に、これらの回路要素は、トランジスタセ
ルに使用されるマスク工程と不純物を注入する工程と同じ工程のいくつかを使用
することによりこの回路エリア内にこれら自身のレイアウトで製造することが出
来る。
【００１６】
図8のトランジスタセルの製造における一連の工程が、以下に、図1〜8を参照
して説明される。
して説明される。
【００１７】
図1は、p型領域15が、アクセプタ不純物イオン（例えば、ホウ素）の注入61に
より低濃度n型領域14に形成される工程を示す。この注入は、（図示されていな
い）厚いフィールド酸化物層内の窓によって定められる活性セルのエリア内で行
われる。二酸化珪素の薄い層16を、イオンの注入61前に、シリコン基板表面10a
上に成長させることが出来る。基板10内の領域15に所望の深さまで注入された不
純物を拡散させるために、加熱ステップが実行される。この加熱ステップは、図
2と3に示されるイオン注入および拡散の後に行うことも出来る。しかしながら、
イオン注入61によりp型基板領域15を形成するのではなく、これに代えて、それ
を、低濃度n型領域14（これ自体エピタキシャル層）上にp型エピタキシャル層15
としてエピタキシャル成長させることも出来る。
より低濃度n型領域14に形成される工程を示す。この注入は、（図示されていな
い）厚いフィールド酸化物層内の窓によって定められる活性セルのエリア内で行
われる。二酸化珪素の薄い層16を、イオンの注入61前に、シリコン基板表面10a
上に成長させることが出来る。基板10内の領域15に所望の深さまで注入された不
純物を拡散させるために、加熱ステップが実行される。この加熱ステップは、図
2と3に示されるイオン注入および拡散の後に行うことも出来る。しかしながら、
イオン注入61によりp型基板領域15を形成するのではなく、これに代えて、それ
を、低濃度n型領域14（これ自体エピタキシャル層）上にp型エピタキシャル層15
としてエピタキシャル成長させることも出来る。
【００１８】
図2に示されるように、このステップで、マスク51が、基板表面10aに設けられ
る。このマスク51は、フォトリソグラフィとエッチングを使用して標準的な方法
で形成することが出来る。先ず、マスク材料の連続層51を、公知のプラズマエン
ハンスド化学蒸着（PECVD）技術を使用して、例えば、窒化珪素材料の堆積によ
って形成することが出来る。次に、フォトレジスト材料をマスク層51’上でスピ
ニングさせ、窓51aを有するフォトレジスト・パターン52を形成するためにフォ
トレジスト層52’を選択的に露出させ、次いで現像し、続いて、フォトレジスト
の窓のパターン52を結果的に得られるマスク51に転写するために、窓で露出され
ている場所でマスク層51’をエッチングにより取り除くことにより、マスク・パ
ターンが、マスク層51’のフォトレジスト層52’内に定められる。このように、
輪郭が明確なウインドウエッジ51bを、フォトリソグラフィ工程で形成されたフ
ォトレジスト・パターン52によって定められるように窒化物マスク51に対して形
成することが出来る。
る。このマスク51は、フォトリソグラフィとエッチングを使用して標準的な方法
で形成することが出来る。先ず、マスク材料の連続層51を、公知のプラズマエン
ハンスド化学蒸着（PECVD）技術を使用して、例えば、窒化珪素材料の堆積によ
って形成することが出来る。次に、フォトレジスト材料をマスク層51’上でスピ
ニングさせ、窓51aを有するフォトレジスト・パターン52を形成するためにフォ
トレジスト層52’を選択的に露出させ、次いで現像し、続いて、フォトレジスト
の窓のパターン52を結果的に得られるマスク51に転写するために、窓で露出され
ている場所でマスク層51’をエッチングにより取り除くことにより、マスク・パ
ターンが、マスク層51’のフォトレジスト層52’内に定められる。このように、
輪郭が明確なウインドウエッジ51bを、フォトリソグラフィ工程で形成されたフ
ォトレジスト・パターン52によって定められるように窒化物マスク51に対して形
成することが出来る。
【００１９】
窒化物マスク51の厚さは、例えば、0.1μｍ〜0.5μｍの範囲にすることが出来
る。この厚い窒化物材料が下に位置する単結晶シリコン内に過度の応力が生じる
のを防ぐために、薄い酸化物層が、窒化物マスク51の下に存在することが好まし
い。図1の酸化物層16は、この薄い酸化物層として残しておくことが出来る。窒
化物マスク51は、例えば、六角形形状デバイスが製造されている場合、六角形格
子（柱）のパターンとなる。この場合、窓51aは、六角形格子パターンを形成し
、かつその格子の幅は、例えば、0.5μｍ〜1.0μｍとすることが出来る。
る。この厚い窒化物材料が下に位置する単結晶シリコン内に過度の応力が生じる
のを防ぐために、薄い酸化物層が、窒化物マスク51の下に存在することが好まし
い。図1の酸化物層16は、この薄い酸化物層として残しておくことが出来る。窒
化物マスク51は、例えば、六角形形状デバイスが製造されている場合、六角形格
子（柱）のパターンとなる。この場合、窓51aは、六角形格子パターンを形成し
、かつその格子の幅は、例えば、0.5μｍ〜1.0μｍとすることが出来る。
【００２０】
次いで、窓51aのところで基板領域15内に注入領域13aを形成するために、ドナ
ーイオン63（例えば、燐またはヒ素）の注入が行われる。窒化物マスク51は、窓
51aのところを除いて、ドナーイオンのこの注入63を防ぐためマスクの下に位置
する表面領域を覆うのに充分な厚さである。フォトレジスト・パターン52は、こ
の注入63前に除去することも可能であるが、より薄い窒化物層が、マスク51とし
て使用される場合には、それを、注入マスクの一部分とすることも出来る。何れ
の場合にも、注入領域13のエッジが、窓51aのエッジ51bによって輪郭が明確にさ
れることを確実にするために注意が払われるべきである。こうして、図2に示さ
れるように、これらの注入領域13aは、窒化物マスク51と精密な相補的方法で自
己整合する。
ーイオン63（例えば、燐またはヒ素）の注入が行われる。窒化物マスク51は、窓
51aのところを除いて、ドナーイオンのこの注入63を防ぐためマスクの下に位置
する表面領域を覆うのに充分な厚さである。フォトレジスト・パターン52は、こ
の注入63前に除去することも可能であるが、より薄い窒化物層が、マスク51とし
て使用される場合には、それを、注入マスクの一部分とすることも出来る。何れ
の場合にも、注入領域13のエッジが、窓51aのエッジ51bによって輪郭が明確にさ
れることを確実にするために注意が払われるべきである。こうして、図2に示さ
れるように、これらの注入領域13aは、窒化物マスク51と精密な相補的方法で自
己整合する。
【００２１】
次いで、図3に示されるように、このドナー領域13aをアニールおよび拡散する
加熱処理が、実行される。図3よりわかるように、結果的に得られるn型領域13は
、窓51aのマスキングエッジ51bから距離dマスク51の下を横方向に延在する。こ
れらの拡散された領域13bは、六角形形状セルの場合、六角形格子パターンを形
成することが出来る。典型的な具体例の場合、加熱は、注入された不純物を横方
向に0.1μｍ〜0.5μｍの距離d拡散するのに充分な時間、実行される。
加熱処理が、実行される。図3よりわかるように、結果的に得られるn型領域13は
、窓51aのマスキングエッジ51bから距離dマスク51の下を横方向に延在する。こ
れらの拡散された領域13bは、六角形形状セルの場合、六角形格子パターンを形
成することが出来る。典型的な具体例の場合、加熱は、注入された不純物を横方
向に0.1μｍ〜0.5μｍの距離d拡散するのに充分な時間、実行される。
【００２２】
図4に示されるように、ここで、エッチング処理が、マスク51の窓51aのところ
で実行される。（符号16のような）薄い酸化物層が存在する時、この酸化物層は
、先ず、窓51aのところでエッチングにより除去される。次に、シリコンエッチ
ング処理が、窓51aの位置でシリコン基板10内にトレンチ20をエッチングするた
めに、エッチャントマスクとして窒化珪素マスク51を使用して、公知の方法で実
行される。結果的に得られる構造が、図4に示されている。トレンチ20のレイア
ウト・パターンは、六角形形状デバイスが製造されている場合、六角形格子であ
る。トレンチ20に隣接する拡散された領域13bの残りの部分は、トランジスタセ
ルのソース領域13を形成する。ソース領域13の横方向の広がりd’ は、トレンチ
のエッチングによりエッジ51bからマスク51の下に延在するその広がりによって
決まる。これは、トレンチ20の少なくともほとんどの深さに対して異方性のプラ
ズマエッチングを使用することにより、うまくコントロールさせることが出来る
。しかしながら、最終的仕上げに簡単な等方的エッチングを使用することは、ト
レンチ20の底のコーナに丸みをつけるため、有利である。エッチングされたトレ
ンチ20の幅yは、例えば、0.5μｍ〜1.0μｍの範囲とすることが出来る。
で実行される。（符号16のような）薄い酸化物層が存在する時、この酸化物層は
、先ず、窓51aのところでエッチングにより除去される。次に、シリコンエッチ
ング処理が、窓51aの位置でシリコン基板10内にトレンチ20をエッチングするた
めに、エッチャントマスクとして窒化珪素マスク51を使用して、公知の方法で実
行される。結果的に得られる構造が、図4に示されている。トレンチ20のレイア
ウト・パターンは、六角形形状デバイスが製造されている場合、六角形格子であ
る。トレンチ20に隣接する拡散された領域13bの残りの部分は、トランジスタセ
ルのソース領域13を形成する。ソース領域13の横方向の広がりd’ は、トレンチ
のエッチングによりエッジ51bからマスク51の下に延在するその広がりによって
決まる。これは、トレンチ20の少なくともほとんどの深さに対して異方性のプラ
ズマエッチングを使用することにより、うまくコントロールさせることが出来る
。しかしながら、最終的仕上げに簡単な等方的エッチングを使用することは、ト
レンチ20の底のコーナに丸みをつけるため、有利である。エッチングされたトレ
ンチ20の幅yは、例えば、0.5μｍ〜1.0μｍの範囲とすることが出来る。
【００２３】
次いで、シリコン基板10は、トレンチ20の露出した面上に薄い二酸化珪素層17
を形成するために、酸化処理される。この工程中に、窒化珪素マスク51は、酸化
を防ぐためにシリコン表面10aを覆う役割を果たす。図5に示されるように、ここ
で、不純物が注入された多結晶シリコン11’ は、窓51a内および窒化物マスク51
上に公知の方法で堆積することが出来る。次に、堆積された多結晶シリコン11’
は、エッチャントマスクとして窒化物マスク51を使用することによって、材料1
1’ が、トレンチ20内のゲート11が形成される部分のみに残存するようになるま
で、エッチングにより除去される。
を形成するために、酸化処理される。この工程中に、窒化珪素マスク51は、酸化
を防ぐためにシリコン表面10aを覆う役割を果たす。図5に示されるように、ここ
で、不純物が注入された多結晶シリコン11’ は、窓51a内および窒化物マスク51
上に公知の方法で堆積することが出来る。次に、堆積された多結晶シリコン11’
は、エッチャントマスクとして窒化物マスク51を使用することによって、材料1
1’ が、トレンチ20内のゲート11が形成される部分のみに残存するようになるま
で、エッチングにより除去される。
【００２４】
図6に示されるように、次で、二酸化珪素層18’ を、ゲート11を覆ってマスク
の窓51a を埋め、かつ実質的に平らな上面を有するのに充分な厚さに、堆積する
。次で、二酸化珪素層18’ には、公知の平坦化エッチング処理が行われる。こ
の処理により、層18’ は、窒化物マスク51が再び露出するまでエッチング除去
される。このエッチバックは、ゲート11を覆ってマスク窓51a内に二酸化珪素の
被覆層18を残す。結果的に得られる構造が、図7に示されている。
の窓51a を埋め、かつ実質的に平らな上面を有するのに充分な厚さに、堆積する
。次で、二酸化珪素層18’ には、公知の平坦化エッチング処理が行われる。こ
の処理により、層18’ は、窒化物マスク51が再び露出するまでエッチング除去
される。このエッチバックは、ゲート11を覆ってマスク窓51a内に二酸化珪素の
被覆層18を残す。結果的に得られる構造が、図7に示されている。
【００２５】
ここで、窒化珪素マスク51 は、エッチングによって、表面10a から除去され
、そしてシリコン表面10a は、トレンチゲート11上の絶縁被覆層18間で露出され
る。薄い酸化物層16が、基板表面10a上に存在する場合、酸化物エッチング処理
が、その層16を除去するために実行される。この酸化物エッチング処理により、
絶縁被覆層18もわずかに薄くなる。
、そしてシリコン表面10a は、トレンチゲート11上の絶縁被覆層18間で露出され
る。薄い酸化物層16が、基板表面10a上に存在する場合、酸化物エッチング処理
が、その層16を除去するために実行される。この酸化物エッチング処理により、
絶縁被覆層18もわずかに薄くなる。
【００２６】
ここで、領域13と15の露出されたシリコン表面10a と接触するソース電極23を
設けるために、電極材料（例えば、アルミニウム）を堆積する。ソース電極23の
横方向の広がりは、公知の方法の、フォトリソグラフィック解像力および堆積さ
れた電極材料のエッチングによって決定される。図8に示されるように、ソース
電極23を、トレンチゲート11を覆って絶縁被覆層18上に延在させることも出来る
。
設けるために、電極材料（例えば、アルミニウム）を堆積する。ソース電極23の
横方向の広がりは、公知の方法の、フォトリソグラフィック解像力および堆積さ
れた電極材料のエッチングによって決定される。図8に示されるように、ソース
電極23を、トレンチゲート11を覆って絶縁被覆層18上に延在させることも出来る
。
【００２７】
図7の矢印65によって示されるように、第二導電型の不純物（この具体例の場
合、アクセプタ不純物）を、マスク51を除去した後、かつソース電極23を設ける
前に、基板領域15内に添加することが出来る。このドーピング工程は、ホウ素イ
オンを注入することにより実行される。イオン注入量は、ソース領域13をオーバ
ドープすることはないが、表面10aに隣接する基板領域15のドーピング濃度を増
加する量である。ソース電極23に接するのは、この表面隣接部分である。このよ
うに、基板領域15の表面隣接部分は、チャンネル12を構成する基板領域15の部分
より高濃度にすることが出来る。しかしながら、製造が終わりに近いこの工程で
追加のドーパントを注入することに代え、より早い工程、例えば、図1のイオン
注入時または基板領域15のエピタキシャルな成長中に、基板領域15の表面隣接部
分をより高濃度にすることが出来る。
合、アクセプタ不純物）を、マスク51を除去した後、かつソース電極23を設ける
前に、基板領域15内に添加することが出来る。このドーピング工程は、ホウ素イ
オンを注入することにより実行される。イオン注入量は、ソース領域13をオーバ
ドープすることはないが、表面10aに隣接する基板領域15のドーピング濃度を増
加する量である。ソース電極23に接するのは、この表面隣接部分である。このよ
うに、基板領域15の表面隣接部分は、チャンネル12を構成する基板領域15の部分
より高濃度にすることが出来る。しかしながら、製造が終わりに近いこの工程で
追加のドーパントを注入することに代え、より早い工程、例えば、図1のイオン
注入時または基板領域15のエピタキシャルな成長中に、基板領域15の表面隣接部
分をより高濃度にすることが出来る。
【００２８】
本発明の請求範囲内で多くの変更および変更態様が可能であることは明らかで
あろう。図6と7の実施例において、堆積とエッチバックは、自己整合的に絶縁被
膜層18を設けるのに使用される。トレンチ20内のシリコンゲート材料の上部が、
ゲート11を覆って二酸化珪素の絶縁被膜層18を形成するために酸化される、これ
に代わる自己整合的プロセスが、図9に示されている。酸化は、マスク51および
トレンチ20のトップからゲート材料をエッチバックする後に実行される。この酸
化の間、窒化珪素マスク51は、トレンチ20間のシリコン基板エリアが酸化される
ことを防ぐ。結果的に得られる構造が、図9に示されている。
あろう。図6と7の実施例において、堆積とエッチバックは、自己整合的に絶縁被
膜層18を設けるのに使用される。トレンチ20内のシリコンゲート材料の上部が、
ゲート11を覆って二酸化珪素の絶縁被膜層18を形成するために酸化される、これ
に代わる自己整合的プロセスが、図9に示されている。酸化は、マスク51および
トレンチ20のトップからゲート材料をエッチバックする後に実行される。この酸
化の間、窒化珪素マスク51は、トレンチ20間のシリコン基板エリアが酸化される
ことを防ぐ。結果的に得られる構造が、図9に示されている。
【００２９】
マスクエッジ51b は、図9の51b’ によって示されるように、この酸化によっ
て変形する。成長した酸化物18が、酸化される前のシリコン材料の上部より大き
な体積を占めるために、この変形が生じる。しかしながら、図2〜4に示されるよ
うに、ソースドーピング領域13a、13b、および13とトレンチ20を設けるより早い
工程中、マスクエッジ51b は、変形せず、かつその輪郭は明確に決まる。図9の
実施例は、実用的ではあるが、酸化により、マスクエッジ51b下の酸化物層18が
少し横方向に成長し、かつソース領域13が更に少し拡散する。その結果、この実
施例は、ソース領域13とその中間にある基板領域15の表面隣接部の横方向の広が
り、およびソース電極23に対する酸化物層18内の接触する窓のエッジ位置に関し
てコントロールがより困難となる可能性がある。このため、マスク51の材料に関
して選択的にエッチング可能な絶縁材料の堆積によって形成される絶縁被覆層18
を有する図6と7のような実施例の方が好ましい。
て変形する。成長した酸化物18が、酸化される前のシリコン材料の上部より大き
な体積を占めるために、この変形が生じる。しかしながら、図2〜4に示されるよ
うに、ソースドーピング領域13a、13b、および13とトレンチ20を設けるより早い
工程中、マスクエッジ51b は、変形せず、かつその輪郭は明確に決まる。図9の
実施例は、実用的ではあるが、酸化により、マスクエッジ51b下の酸化物層18が
少し横方向に成長し、かつソース領域13が更に少し拡散する。その結果、この実
施例は、ソース領域13とその中間にある基板領域15の表面隣接部の横方向の広が
り、およびソース電極23に対する酸化物層18内の接触する窓のエッジ位置に関し
てコントロールがより困難となる可能性がある。このため、マスク51の材料に関
して選択的にエッチング可能な絶縁材料の堆積によって形成される絶縁被覆層18
を有する図6と7のような実施例の方が好ましい。
【００３０】
通常、導電性ゲート11は、上述したようにドーピングされた多結晶シリコンか
ら形成される。しかしながら、他の公知のゲート技術を、特定のデバイスに使用
することも出来る。このため、例えば、多結晶シリコン材料と珪化物を形成する
薄い金属層のような更なる材料を、ゲートに使用することも出来る。これに代え
て、ゲート11の全体を、多結晶シリコンではなく金属とすることも出来る。図5
〜9は、導電性ゲート11が、誘電体層17によってチャンネルを構成する基板領域1
5に容量的に結合されている、絶縁ゲート構造の好適な状況を示す。しかしなが
ら、いわゆるショットキーゲート技術を、これに代えて、使用することも出来る
。この場合には、ゲート誘電体層17は、存在せず、かつ導電性ゲート11は、基板
領域15の低濃度チャンネルを構成する部分でショットキーバリアを形成する金属
である。ショットキーゲート11は、ショットキーバリアのところに存在する空乏
層によって、チャンネルを構成する領域15に容量的に結合される。
ら形成される。しかしながら、他の公知のゲート技術を、特定のデバイスに使用
することも出来る。このため、例えば、多結晶シリコン材料と珪化物を形成する
薄い金属層のような更なる材料を、ゲートに使用することも出来る。これに代え
て、ゲート11の全体を、多結晶シリコンではなく金属とすることも出来る。図5
〜9は、導電性ゲート11が、誘電体層17によってチャンネルを構成する基板領域1
5に容量的に結合されている、絶縁ゲート構造の好適な状況を示す。しかしなが
ら、いわゆるショットキーゲート技術を、これに代えて、使用することも出来る
。この場合には、ゲート誘電体層17は、存在せず、かつ導電性ゲート11は、基板
領域15の低濃度チャンネルを構成する部分でショットキーバリアを形成する金属
である。ショットキーゲート11は、ショットキーバリアのところに存在する空乏
層によって、チャンネルを構成する領域15に容量的に結合される。
【００３１】
図8は、デバイスの耐久性を改良するためにしばしば使用されるような、より
深く、より高濃度（p+）の領域が全く無い、各セル内に均一の深さのp型基板領
域を有するデバイスを示す。図8のデバイスの（図示されていない）いくつかの
セルは、チャンネルを構成する領域15に代えて、より深くより高濃度の（p+）領
域を有することが出来る。これらのより深くより高濃度（p+）の領域は、例えば
、図1の工程の前または図7の工程の変更態様において、適切なマスクの窓を貫い
て注入することが出来る。また、より深くより高濃度（p+）の局在領域を、チャ
ンネルを構成する領域15を有する活性セル内に注入することも可能であるが、こ
の場合セル形状は、コンパクトではない。
深く、より高濃度（p+）の領域が全く無い、各セル内に均一の深さのp型基板領
域を有するデバイスを示す。図8のデバイスの（図示されていない）いくつかの
セルは、チャンネルを構成する領域15に代えて、より深くより高濃度の（p+）領
域を有することが出来る。これらのより深くより高濃度（p+）の領域は、例えば
、図1の工程の前または図7の工程の変更態様において、適切なマスクの窓を貫い
て注入することが出来る。また、より深くより高濃度（p+）の局在領域を、チャ
ンネルを構成する領域15を有する活性セル内に注入することも可能であるが、こ
の場合セル形状は、コンパクトではない。
【００３２】
上述した特定の具体例は、領域13と14がｎ型導電性で、領域15がｐ型で、かつ
電子反転チャンネル12が、ゲート11によって領域15内に発生するｎチャンネルデ
バイスである。反対の導電性型不純物を使用することによって、ｐチャンネルデ
バイスを、本発明による方法によって製造することが出来る。この場合、領域13
と14はｐ型導電性であり、領域15aと15bはｎ型であり、かつホール反転チャンネ
ル12が、ゲート11によって領域15a内に発生する。
電子反転チャンネル12が、ゲート11によって領域15内に発生するｎチャンネルデ
バイスである。反対の導電性型不純物を使用することによって、ｐチャンネルデ
バイスを、本発明による方法によって製造することが出来る。この場合、領域13
と14はｐ型導電性であり、領域15aと15bはｎ型であり、かつホール反転チャンネ
ル12が、ゲート11によって領域15a内に発生する。
【００３３】
同様の処理ステップは、本発明による蓄積モード（accumulation-mode）デバ
イスの製造にさえ使用することが出来る。このようなpチャンネル型デバイスは
、ｐ型ソースおよびドレイン領域13および14a、およびｐ型チャンネルを構成す
る領域15を有する。それは、また、各セル内にｎ型の深い局在化した領域を有す
ることも出来る。ｎ型多結晶シリコンを、ゲート11に使用することも出来る。動
作中、ホール蓄積チャンネル12が、オン状態のゲート11によって、領域15内に発
生する。 低濃度ｐ型領域15は、絶縁されたゲート11からと深いｎ型領域からと
の空乏層によって、オフ状態で全体を欠乏化させることが出来る。
イスの製造にさえ使用することが出来る。このようなpチャンネル型デバイスは
、ｐ型ソースおよびドレイン領域13および14a、およびｐ型チャンネルを構成す
る領域15を有する。それは、また、各セル内にｎ型の深い局在化した領域を有す
ることも出来る。ｎ型多結晶シリコンを、ゲート11に使用することも出来る。動
作中、ホール蓄積チャンネル12が、オン状態のゲート11によって、領域15内に発
生する。 低濃度ｐ型領域15は、絶縁されたゲート11からと深いｎ型領域からと
の空乏層によって、オフ状態で全体を欠乏化させることが出来る。
【００３４】
領域14aに接触するその第二の電極24を基板10の裏面10bに有する縦型分離（ve
rtical discrete）デバイスが、図1〜9を参照して示された。しかしながら、集
積型（integrated）デバイスもまた、本発明により可能である。この場合、領域
14aを、デバイス基板とエピタキシャル低濃度ドレイン領域14との間の埋め込み
層とすることが出来る。この埋め込み層領域14aは、表面10aから埋め込み層の深
さまで延在するドーピングされた周辺接触領域を介して、主フロント表面10aで
電極24に接触することが可能である。
rtical discrete）デバイスが、図1〜9を参照して示された。しかしながら、集
積型（integrated）デバイスもまた、本発明により可能である。この場合、領域
14aを、デバイス基板とエピタキシャル低濃度ドレイン領域14との間の埋め込み
層とすることが出来る。この埋め込み層領域14aは、表面10aから埋め込み層の深
さまで延在するドーピングされた周辺接触領域を介して、主フロント表面10aで
電極24に接触することが可能である。
【００３５】
本発明の開示から、当業者には、他の変更および修正は、明らかであろう。こ
のような変更および修正には、半導体デバイスの設計、製造、および使用におい
て既に既知であり、かつここに既述した特徴に代えてまたはそれに加えて使用す
ることが出来る、等価なものおよび他の特徴が含まれる。
のような変更および修正には、半導体デバイスの設計、製造、および使用におい
て既に既知であり、かつここに既述した特徴に代えてまたはそれに加えて使用す
ることが出来る、等価なものおよび他の特徴が含まれる。
【００３６】
本出願において、請求項には、特徴の特定の組み合わせが請求されているが、
本発明の開示の範囲には、それが、いずれかの請求項で現在請求されている発明
と同じであるか否か、かつそれが、本発明と同一の技術的問題のいずれかまたは
全てを解決しているか否かにかかわらず、如何なる新規な特徴または本発明で明
示的にまたは暗示的に開示された特徴の如何なる新規な組み合わせ、またはこれ
の如何なる一般化も含まれることは、理解されるべきである。
本発明の開示の範囲には、それが、いずれかの請求項で現在請求されている発明
と同じであるか否か、かつそれが、本発明と同一の技術的問題のいずれかまたは
全てを解決しているか否かにかかわらず、如何なる新規な特徴または本発明で明
示的にまたは暗示的に開示された特徴の如何なる新規な組み合わせ、またはこれ
の如何なる一般化も含まれることは、理解されるべきである。
【００３７】
本出願人は、新しい請求項が、本出願のまたはこれから派生するいずれかの別
出願の審査中、このような特徴および／またはこのような特徴の組み合わせを請
求する可能性があることをここに述べておく。
出願の審査中、このような特徴および／またはこのような特徴の組み合わせを請
求する可能性があることをここに述べておく。
【図１】本発明の方法の一具体例によるトレンチゲート半導体デバイスの製造に
おける一工程での半導体基板のトランジスタセルエリアの断面図を示す。
おける一工程での半導体基板のトランジスタセルエリアの断面図を示す。
【図２】本発明の方法の一具体例によるトレンチゲート半導体デバイスの製造に
おける一工程での半導体基板のトランジスタセルエリアの断面図を示す。
おける一工程での半導体基板のトランジスタセルエリアの断面図を示す。
【図３】本発明の方法の一具体例によるトレンチゲート半導体デバイスの製造に
おける一工程での半導体基板のトランジスタセルエリアの断面図を示す。
おける一工程での半導体基板のトランジスタセルエリアの断面図を示す。
【図４】本発明の方法の一具体例によるトレンチゲート半導体デバイスの製造に
おける一工程での半導体基板のトランジスタセルエリアの断面図を示す。
おける一工程での半導体基板のトランジスタセルエリアの断面図を示す。
【図５】本発明の方法の一具体例によるトレンチゲート半導体デバイスの製造に
おける一工程での半導体基板のトランジスタセルエリアの断面図を示す。
おける一工程での半導体基板のトランジスタセルエリアの断面図を示す。
【図６】本発明の方法の一具体例によるトレンチゲート半導体デバイスの製造に
おける一工程での半導体基板のトランジスタセルエリアの断面図を示す。
おける一工程での半導体基板のトランジスタセルエリアの断面図を示す。
【図７】本発明の方法の一具体例によるトレンチゲート半導体デバイスの製造に
おける一工程での半導体基板のトランジスタセルエリアの断面図を示す。
おける一工程での半導体基板のトランジスタセルエリアの断面図を示す。
【図８】本発明の方法の一具体例によるトレンチゲート半導体デバイスの製造に
おける一工程での半導体基板のトランジスタセルエリアの断面図を示す。
おける一工程での半導体基板のトランジスタセルエリアの断面図を示す。
【図９】本発明のさらに改良された製造方法における図5以降の一工程における
トランジスタセルエリアの断面図を示す。
トランジスタセルエリアの断面図を示す。
10 基板
11 トレンチゲート
13 ソース領域
15 基板領域
20 トレンチ
13a 表面領域
51 マスク
51a 窓
51b マスクエッジ
63 不純物
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 ６５５ Ｈ０１Ｌ 29/78 ３０１Ｗ
29/80 29/80 Ｂ
29/812 Ｖ
29/78 ６５８Ｂ
(72)発明者 マース ヘンリカス ジー アール
オランダ国 5656 アー アー アインド
ーフェン プロフホルストラーン ６
(72)発明者 ティメリング コルネリウス イー
オランダ国 5656 アー アー アインド
ーフェン プロフホルストラーン ６
Ｆターム(参考） 5F102 FA00 GB04 GC08 GD01 GJ03
GL03
5F140 AA39 AB04 AC23 AC24 BA01
BA16 BB04 BE03 BE07 BF01
BF04 BF05 BF11 BF18 BF52
BG24 BG27 BG37 BH25 BJ01
BJ05 BK13 BK21 BK39
【要約の続き】
隣接するソース領域（13）を提供するために残される。
本発明により、トレンチ（20）用のエッチエッジの解像
力を輪郭が明確なマスク（51）のマスキングエッジ（51
b）を使用することによって、従来技術プロセスにおけ
る側壁延長部の使用するため生じがちな輪郭が明確でな
いエッジと比較して、より良くコントロールすることが
出来る。
Claims (10)
- 【請求項１】 トレンチゲート半導体デバイスを製造する方法であって、その半導体デバイス
が、前記トレンチゲートに隣接するチャンネルを構成する基板領域によって分離
される第一導電型であるソースおよびドレイン領域を有し、 (a)前記基板領域のエリアで窓を有するマスクを半導体基板の表面に形成する
ステップと、 (b)前記窓のマスキングエッジによって定められた前記窓を介して前記エリア
に前記ソース領域用の前記第一導電型の不純物を導入するステップと、 (c)前記窓の前記マスキングエッジからある距離分、前記マスクの下を横方向
に延在する前期第一導電型の表面領域を形成するために、前記基板領域に前記第
一導電型の前記不純物を拡散するステップと、 (d)前記表面領域および基板領域を貫きその下に位置する前記ドレイン領域ま
で延在するように、前記基板を前記窓でエッチングしてトレンチを形成し、前記
トレンチの前記横方向の広がりを、前記表面領域の一部分を前記トレンチに隣接
する前記ソース領域として残す前記窓の前記マスキングエッジでの前記基板の前
記エッチングによって、決定するステップと、 (e)前記基板領域内の前記チャンネルが構成される場所に隣接させて前記ゲー
トを設けるために前記トレンチ内に材料を堆積するステップと、 (f)前記ソース領域および前記ソース電極と接触する前記基板領域の隣接する
表面部分を露出するために前記マスクを除去した後、前記基板上にソース電極を
設けるステップと、 を含む半導体デバイスの製造方法。 - 【請求項２】 絶縁被覆層が、ステップ(f)の前に前記ゲートを覆って形成され、かつステッ
プ(f)において設けられる前記ソース電極が、前記基板の前記表面および前記絶
縁被覆層上にも延在する請求項1に記載の半導体デバイスの製造方法。 - 【請求項３】 前記絶縁被覆層が、前記マスクの前記窓に絶縁材料を堆積することによって形
成され、かつ前記マスクが、前記被覆層の前記絶縁材料に対して選択的にエッチ
ングすることが可能で、これにより前記トレンチ内の前記ゲートの上に前記被覆
層を残した状態で前記マスクを除去することが可能となる請求項2に記載の半導
体デバイスの製造方法。 - 【請求項４】 前記被覆層の前記絶縁材料が、前記マスクに対して選択的にエッチングするこ
とが可能で、これにより前記マスクの前記窓内に前記被覆層の前記絶縁材料を残
した状態で前記マスク上から前記絶縁被膜層を除去することが可能となる請求項
3に記載の半導体デバイスの製造方法。 - 【請求項５】 ステップ(e)において前記ゲートを形成するために、シリコン材料が、前記ト
レンチ内の絶縁層上に堆積される前記請求項の何れかに記載の半導体デバイスの
製造方法。 - 【請求項６】 ステップ(e)において前記ゲートを形成するために、シリコン材料が、前記ト
レンチ内の絶縁層上に堆積され、前記シリコン材料の上側部分が、前記ゲートを
覆って絶縁被覆層を形成するためにステップ(f)の前に酸化され、かつステップ(
f)において設けられた前記ソース電極が、前記基板の前記表面上および前記絶縁
被覆層上にも延在する請求項1に記載の半導体デバイスの製造方法。 - 【請求項７】 前記マスクが、二酸化珪素の薄い層上で窒化珪素を有する前記請求項の何れか
に記載の半導体デバイスの製造方法。 - 【請求項８】 前記チャンネルを構成する基板領域が、反対の第二導電型である前記請求項の
何れかに記載の半導体デバイスの製造方法。 - 【請求項９】 ステップ(f)において前記ソース電極が接触する前記基板領域の当該隣接する
表面が、前記基板領域の前記チャンネルを構成する部分より高濃度にドーピング
され、かつ前記マスクを除去した後かつ前記ソース電極を設ける前に、前記基板
内に前記第二導電型の不純物を注入することによって形成される請求項8に記載
の半導体デバイスの製造方法。 - 【請求項１０】 前記請求項の何れかに記載の方法によって製造されるトレンチゲート半導体デ
バイス。
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|---|---|---|---|
| GBGB9922764.7A GB9922764D0 (en) | 1999-09-28 | 1999-09-28 | Manufacture of trench-gate semiconductor devices |
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| Publication Number | Publication Date |
|---|---|
| JP2003510842A true JP2003510842A (ja) | 2003-03-18 |
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- 2000-09-25 JP JP2001527343A patent/JP2003510842A/ja active Pending
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