JP4198465B2 - トレンチ・ゲート半導体装置の製造 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数のトランジスタセルを有する型式の垂直電力トランジスタ・トレンチ・ゲート半導体装置の製造方法に係り、各トランジスタセルが半導体基体内に延在するトレンチであって内部にゲート材料を備えるトレンチと、該トレンチ及び上記ゲート材料の間のゲート絶縁層とを有し、更に、各トランジスタセルが、上記トレンチ・ゲート構造の上部に隣接すると共に該トレンチ・ゲート構造に隣接するチャンネル収容基体領域によりドレイン領域から分離された環状のソース領域を有するような製造方法に関する。また、本発明は上記のような方法により製造された斯様な型式の半導体装置にも関する。
【０００２】
【従来の技術】
米国特許第5,378,655号（出願人整理番号：PHB33836）から既知の上述した型式の装置の製造方法において、該方法はトレンチ・ゲート構造に自己整列されるようにソース領域を形成するステップを含んでいる。この自己整列は、以下に要約されるような開示及び教示された方法により達成される。トレンチは、半導体基体上のマスクにおける窓を介してエッチングされる。上記マスクを除去した後、ゲート材料がトレンチ内に設けられ、次いで、該ゲート材料の上部が酸化されてゲート上に絶縁キャップを有するようなトレンチ・ゲート構造を形成する。次いで、上記絶縁キャップは、隣接する半導体表面から突出する段部を形成するようにされる。次に、当該表面構造上には層が設けられ、次いで上記トレンチ・ゲート段部に側壁スペーサを残存させるようにエッチングされる。次いで、該スペーサがソース領域を規定するように使用され、かくして、該ソース領域がトレンチ・ゲート構造に自己整列されるように形成される。
【０００３】
米国特許第5,378,655号に開示された斯様な技術を用いることにより、別個の整列を必要とするフォトリソグラフィック・マスキングステップ数を低減することができ、コンパクトなセル装置構造を形成することができる。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、トレンチ・ゲート構造に自己整列されたソース領域を形成する他の及び有利な方法を提供することにある。
【０００５】
【課題を解決するための手段】
本発明によれば、請求項１に記載されたような方法が提供される。該方法は、
（ａ）前記半導体基体上に第１窓を備える第１材料の第１マスクを形成するステップであって、前記各第１窓が前記トレンチの位置の中点経路と一致する中点経路を有するようなステップと、
（ｂ）前記各第１窓内に絶縁性第２材料のＵ字状断面層を設けるステップであって、該第２材料の層は前記トレンチ・ゲート構造が形成された後に設けられ、該第２材料の各層が、前記第１窓の側壁上に直立部を有すると共に前記トレンチ・ゲート構造における前記ゲート材料上にゲート絶縁上側層を設ける底部を有するようなステップと、
（ｃ）前記第１マスクを除去し、次いでスペーサを形成するステップであって、前記各スペーサが前記第２材料の層における前記直立部の表面の位置と整列された垂直面を有し、前記各スペーサが水平底面を有するようなステップと、
（ｄ）前記スペーサを用いて前記環状ソース領域を形成するステップであって、前記ソース領域の前記トレンチ・ゲート構造からの横方向の広がりが前記スペーサにおける前記底面の横方向の広がりにより決定されるようなステップと、
（ｅ）前記ソース領域及び該ソース領域に隣接する前記基体領域に接触するようにソース電極を設けるステップと、
を有することを特徴とする方法。
【０００６】
本発明の方法においては、上記Ｕ字状断面層の直立部が、ソース領域を形成するために使用されるスペーサ用の良好に規定された段部を提供する。また、上記ゲート材料上のゲート絶縁上側層を上記Ｕ字状断面層の底部により設けることは、この上側層を、所謂鳥の嘴問題を有しかねないような上記ゲート材料の酸化により設けることより好ましい。本発明の好ましい特徴を以下に示す。
【０００７】
前記トレンチは、前記第１材料のマスクを用いてエッチングすることができる。次いで、これらのマスクの窓は広げることができ、これにより請求項６に記載するように上記ゲート絶縁層が、第１マスクが除去された場合に残存するような上記半導体基体表面上の水平延長部を有するようにする。これらの水平延長部は、この第１マスクの除去の間に、有利にも当該トレンチの頂部の近傍のゲート絶縁を保護する。
【０００８】
請求項８に記載するように、上記第１材料のマスクは窓内に設けられる先行するＵ字状断面層を先ず有することができ、これら層の底部の中央部はトレンチ用のエッチング窓を設けるために除去され、その後該先行する層の残部は除去される。次いで、上記第１材料のマスクが用いられて、ソース領域を形成するために使用されるスペーサ用の段部を規定するＵ字状断面層を設ける。このようにして、１つのマスクから開始して、２段の自己整列処理が、良好に規定された狭いトレンチを、次いで良好に規定されたソース領域を設けることができる。
【０００９】
各スペーサの垂直面は第２材料の上記直立部の一つの外側表面に整列することができる。これらスペーサは、上記Ｕ字状断面層内に第３材料が存在する状態で形成することができる。それ以外では、前記第３材料は絶縁材料の前記スペーサを形成する前に除去することができ、かくして、請求項２に記載するように他のスペーサが前記直立部の内側表面にも形成され、該他のスペーサは合体してＵ字状断面層の前記底部を覆う。ゲート絶縁Ｕカップ状底部上に他の絶縁層を形成する斯様な合体されたスペーサは、有利にも、ゲート・ソース間容量を低減する。上記スペーサがＵ字状断面第２層の直立部に形成されるような場合には、請求項３に記載するように、上記第１マスクは二酸化シリコンとし、第２層は窒化シリコンとすることができる。この場合、酸化物の窒化物に対する高いエッチング選択性が、有利にも、酸化物マスクが除去される場合に窒化物直立部の良好な規定を助けることになる。
【００１０】
スペーサをＵ字状断面層の直立部に対して形成する代案として、請求項７に記載するように、該Ｕ字状断面層は第３材料で充填することができ、上記直立部は第１マスクが除去される際に除去され、かくして、スペーサが第３材料に接して形成される。この場合、第１マスクの材料及び第２層の材料は共に二酸化シリコンとすることができる。
【００１１】
請求項１に記載するように、ソース領域は適切な導電型の半導体基体の上側領域を、上記スペーサをマスクとして用いてエッチングにより形成することができる。請求項１に記載するように、上記スペーサは次いでエッチングされて、有利にもソース領域の頂面及び側面を露出させ、ソース電極による接触を改善することができる。好ましくは、ソース領域を形成するためにエッチングされるべき上記上側領域は、請求項５に記載するように、第１マスクを除去した後にドーパントの注入及び拡散により形成される。これらの上側領域を当該処理における上記後の段階で形成することは、熱予算的理由により有利である。
【００１２】
【発明の実施の形態】
以下、本発明の実施例を、添付図面を参照して例示的に説明する。尚、全ての図は概念的なものであって、寸法通りには描かれていないことに注意すべきである。図面の各部の相対寸法及び比率は、図面の明瞭化及び便宜のために、大きさが誇張され又は縮小されて示されている。同一の符号が、製造の異なる段階における並びに変更された及び異なる実施例における対応する又は同様の特徴を示すために使用されている。
【００１３】
図２は、複数のトランジスタセルを有する垂直トレンチ・ゲート電力トランジスタの例示的実施例を示し、各トランジスタセルはトレンチ２０内のゲート材料１１とゲート絶縁層１７とを有するトレンチ・ゲート構造により囲まれ、各トランジスタセルが第１導電型（本例ではｎ型）のソース領域１３及びドレイン領域１４を有し、これら領域は上記トレンチ・ゲート構造に隣接する反対導電型（本例ではｐ型）のチャンネル収容基体領域１５により分離されている。該装置のオン状態におけるゲート１１への電圧信号の印加は、既知の態様で、領域１５に導通チャンネル１２を誘起すると共に、ソース及びドレイン領域１３及び１４間の各導通チャンネル１２における電流の流れを制御するように作用する。
【００１４】
ソース領域１３及び隣接する基体領域１５は、当該装置基体の頂部においてソース電極２３により接触されている。領域１４は、高導電性の基板領域１４ａ上の高抵抗性（低ドーピング）のエピタキシャル層により形成されたドレイン・ドリフト領域とすることができる。この基板領域１４ａは、垂直MOSFETを設けるように領域１４と同一の導電型（本例ではｎ型）のものとすることができ、又は垂直ＩＧＢＴを設けるように反対の導電型（本例ではｐ型）のものとすることもできる。基板領域１４ａは、当該装置基体の底側主表面１０ｂにおいて、MOSFETの場合はドレイン電極と呼ばれ、ＩＧＢＴの場合は陽極と呼ばれる電極２４により接触されている。
【００１５】
正方形、六角形又は長尺帯状形状構造とすることができるようなトランジスタセルを備える垂直トレンチ・ゲート電力トランジスタは、典型的には、ソース電極２３とドレイン電極２４との間に何百もの並列なトランジスタセルを有する。当該装置の活性セル状領域は、半導体基体１０の周部の周りにおいて種々の既知の周辺終端構造により境界を区切ることができる。
【００１６】
図２の装置は、図１Ａないし１Ｅに全体として示すような下記のステップを含む方法により製造される：
半導体基体１０（典型的には単結晶シリコン）の表面１０ａ上に、トレンチ２０をエッチングするために使用されるエッチング窓６１ａを備えるような第１材料（好ましくは、二酸化シリコン）のマスク６１を形成するステップ（図１Ａ参照）；
各々が内部にゲート材料１１を備えるトレンチ２０とゲート絶縁層１７（好ましくは二酸化シリコン）とを有するトレンチ・ゲート構造を形成するステップであって、上記層１７が、マスク６１に狭められた窓６１ｂを形成する上方への延長部１７ａを有するようなステップ（図１Ｂ参照）；
各窓６１ｂ内に、該窓６１ｂの側壁上の直立部６２Ａと、ゲート絶縁上側層を設ける底部６２Ｂとを有するような絶縁第２材料（好ましくは、窒化シリコン）のＵ字状断面層を設けると共に、該Ｕ字状断面層を第３材料６３（典型的には、多結晶シリコン）で充填するステップ（図１Ｃ参照）；
マスク６１及び上方への絶縁層延長部１７ａを除去すると共に、次いで、ドーパントの注入及び拡散により基体領域に適したｐ型領域１５及びソース領域に適したｎ型領域１３ａを形成するステップ（図１Ｄ参照）；及び次いで
各々がＵ字状断面層の直立部６２Ａの外側表面と整列されるスペーサ６４（典型的には、二酸化シリコン製）を形成すると共に、次いで該スペーサ６４をマスクとして用いて領域１３ａをエッチングして、露出された環状ソース領域１３を形成すると共に基体領域１５を露出させるステップ（図１Ｅ参照）。
【００１７】
上述したステップを要約すると、単一のマスク６１が使用されてトレンチ・ゲート構造２０、１７及び１１を形成し、これには、ソース領域１３及び隣接するチャンネル収容基体領域１５がトレンチ・ゲート構造に自己整列された状態で形成されるような処理が後続する。上記の自己整列される処理は、直立部６２Ａがソース領域１３を形成するために使用されるスペーサ６４のための良好に規定された段部を提供し、底部６２Ｂがゲート１１上に絶縁上側層を設けるようなＵ字状断面層を使用する。この処理は、トランジスタセルのピッチが比較的小さい、即ち３μｍ未満、典型的には２μｍであるようなセル状トレンチ・ゲート電力トランジスタに適している。
【００１８】
図２のトランジスタセルの製造における順次の段階を図１Ａないし１Ｆを参照して詳細に説明する。
【００１９】
図１Ａは上側表面１０ａを有する単結晶シリコン半導体基体１０を示している。第１材料（本例では二酸化シリコン）からなるマスク６１が、例えばプラズマ強化化学蒸着等の既知の付着技術を用いて連続した厚い層を形成し、次いで、該層に既知のフォトリソグラフィ及びエッチング技術を用いてエッチング窓６１ａを形成することにより、上記表面１０ａに形成される。典型的な例においては、上記層６１は０.５μｍの厚さを有し、各窓６１ａは０.６μｍの幅を有する。次いで、トレンチ２０が、各窓６１ａにおいて好ましくは異方性プラズマエッチングを用いて半導体基体１０をエッチングすることにより形成される。
【００２０】
図１Ｂに示すように、次いで、各トレンチ２０内に薄いゲート絶縁層１７（本例では、二酸化シリコン）が上方への延長部１７ａを伴って形成され、該延長部はマスク６１に狭められた窓６１ｂを形成する。該狭められた窓６１ｂは第１材料（二酸化シリコン）の第１マスク内に第１窓を形成し、各窓６１ｂはトレンチ２０の位置の中点経路に一致する中点経路を有する。層１７、１７ａは、堆積により、又はシリコン基体１０の乾式酸化により、又は湿式酸化物成長による酸化により形成することができる。次に、ドープされた多結晶シリコンとすることができるゲート材料１１がトレンチ２０内の絶縁層１７、１７ａ上に堆積され、次いで、半導体基体表面１０ａのレベルにエッチバックされる。各トレンチ２０はゲート絶縁層１７及びゲート材料１１と共に、トランジスタセルを囲むトレンチ・ゲート構造を形成する。
【００２１】
図１Ｃに示すように、絶縁性第２材料（本例では窒化シリコン）の連続した薄い層６２がマスク６１上及び各窓６１ｂ内に堆積により形成される。該層６２は窓６１ｂの形状に従い、各窓６１ｂ内に窒化シリコンのＵ字状断面層を設けるが、該Ｕ字状断面層は窓６１ｂの側壁上に直立部６２Ａを有し且つトレンチ・ゲート構造の前記ゲート材料１１上にゲート絶縁上側層を設けるような底部６２Ｂを有する。典型的な例においては、上記層６２は０.０５μｍなる厚さを有する。第３の材料（本例では多結晶シリコン）が堆積され、次いでマスク６１の頂部における窒化シリコン層６２のレベルまで異方的にエッチバックされて、Ｕ字状断面層６２Ａ、６２Ｂを充填する。次に窒化シリコン層６２が二酸化シリコンの第１マスク６１、１７ａの上部からエッチング除去され、次いで第１マスク６１、１７ａがエッチングにより除去されて、材料６３により充填されたＵ字状断面層６２Ａ、６２Ｂを残存させ、図１Ｄに示すように半導体基体１０のさもなければ露出される上面１０ａをマスクする。
【００２２】
図１Ｄに更に示されるように、アニール及び拡散が後続されるような半導体基体１０へのドープイオン注入の２つの段階が実行される。第１段階においては、トレンチ・ゲート構造２０、１７、１１に隣接して当該トランジスタセルのチャンネル収容基体領域に適するような適切な深さにｐ型領域１５が形成され、ここで、適切なアクセプタ・ドーパントは硼素である。第２の段階においては、当該トランジスタセルの環状ソース領域に適したｎ＋導電型の領域１３ａが、半導体基体１０の上部に形成され、ここで、適切なドナ・ドーパントは燐又は砒素である。領域１３ａは、上記窒化シリコンのＵ字状断面層６２Ａ、６２Ｂにより囲まれる。上記注入段階の前に半導体基体表面１０ａ上に二酸化シリコンの薄い層（図示略）を成長させ、次いで後の段階で除去することもできる。
【００２３】
次いで、二酸化シリコンの層が堆積され、上記多結晶シリコン充填部６３、窒化シリコン直立部６２Ａ及び半導体基体上側表面１０ａ上に輪郭付けられた上面（図示略）を有する。この輪郭付けられた二酸化シリコン層は、次いで、異方的にエッチングされて、図１Ｅに示すようなスペーサ６４を形成する。各二酸化シリコンスペーサ６４は、窒化シリコンの直立部６２Ａの外側表面に整列された垂直面６４Ａと、水平底面６４Ｂと、これら垂直及び水平面６４Ａ及び６４Ｂの間の湾曲した側壁とを有している。
【００２４】
図１Ｅに更に示すように、次いで、環状ソース領域１３が上記スペーサ６４をマスクとして用いてｎ＋領域１３ａをエッチングすることにより形成され、該ソース領域１３のトレンチ・ゲート構造２０、１７、１１からの横方向の広がりは該スペーサ６４の底面６４Ｂの横方向の広がりにより決定される。該ソース領域１３を形成するエッチングは、これらソース領域１３の垂直の側面１３Ａ及び基体領域１５の隣接する上面を露出させる。このエッチング段階は、前記多結晶充填部６３も部分的にエッチングして、各Ｕ字状断面窒化シリコン層６２Ａ、６２Ｂ内に高さの減じられた充填部６３Ａを形成する。
【００２５】
図１Ｆに示すように、上記二酸化シリコンスペーサ６４は次いでエッチバックされて、減じられたスペーサ６４’を形成し、かくして、ソース領域１３の表面１３Ｂを露出させる。次いで、窒化シリコン直立部６２Ａがエッチバックされて、高さの減じられた充填部６３Ａと共に平坦化された表面を形成する。
【００２６】
次に図２を参照すると、２つのトランジスタセルが、取り囲むトレンチ・ゲート構造２０、１７、１１と共に示されている。図１Ｆに示す構造（図２には２つと半分の斯様な構造が示されている）を形成した後、電極材料（例えば、アルミニウム）が堆積されて、ソース電極２３を設ける。該ソース電極２３は、低減された充填部６３Ａ上、低減された直立部６２Ａ上及び低減されたスペーサ６４上に延在する。また、該ソース電極２３は、各トランジスタセルにおける環状ソース領域１３の露出した側面１３Ａ及び露出した頂面１３Ｂ、並びに各トランジスタセルにおけるソース領域１３の内側の及び該領域に隣接するチャンネル収容基体領域１５に接触する。
【００２７】
次に、図３Ｂ、３Ｃ及び３Ｅを参照すると、これら図は図１Ｂ、１Ｃ及び１Ｅに各々示したものに対応するが、以下に述べる如くに変更されているような段階における半導体基体１０を示している。
【００２８】
図３Ｂに示すトレンチ２０は、図１Ａを参照して述べた二酸化シリコンマスク６１におけるエッチング窓１６ａを用いて形成される。次いで、該マスク６１は窓６１ａを拡幅するようにエッチングされ、かくして、図３Ｂに示すような拡幅された各窓６１ｃが第１材料（二酸化シリコン）の第１マスクにおける第１の窓を形成する。次いで、二酸化シリコンのゲート絶縁層１７が各トレンチ２０内に形成され、該層は上記の拡幅された第１窓６１ｃ内における半導体基体１０の表面１０ａ上に水平延長部１７ｂを有する。次に、ゲート材料１１がトレンチ２０内の絶縁層１７、１７ｂ上に堆積され、次いで上記絶縁層の水平延長部１７ｂの頂面と水平になるようエッチバックされる。
【００２９】
図３Ｃに示すように、窒化シリコンの薄い層６２’がマスク６１上及び各窓６１ｃ内に堆積される。かくして、各窓６１ｃ内に直立部６２Ａ’と前記ゲート材料１１上にゲート絶縁上側層を設けるような底部６２Ｂ’とを有する窒化シリコンのＵ字状断面層が設けられ、底部６２Ｂ’はゲート絶縁層水平延長部１７ｂ上に延在する。図１Ｃ及び１Ｄを参照して説明したのと同様にして、上記Ｕ字状断面層６２Ａ’、６２Ｂ’内に多結晶シリコン充填部６３が設けられ、窒化シリコン層６２’の上部及び続いて第１二酸化シリコンマスク６１が順次エッチングにより除去される。二酸化シリコン第１マスク６１が除去される場合に前記二酸化シリコンゲート絶縁層水平延長部１７ｂは残存し、これら水平延長部１７ｂは第１マスク６１の該除去の間にトレンチ２０の上部の近傍でゲート絶縁１７を保護する。
【００３０】
次いで、当該方法は図１Ｄ及び１Ｅを参照して前述したのと同様にして、図３Ｅに示すような構造に進む。即ち、２つの段階のドーパント注入及び拡散が、ゲート絶縁層水平延長部１７ｂ上の窒化シリコンのＵ字状断面層６２Ａ’、６２Ｂ’により囲まれたチャンネル収容基体領域１５及び上側のｎ＋型領域を設ける。もっとも、この場合において、上記拡散段階が上記基体領域及びｎ＋領域を延長部１７ｂ下でトレンチ・ゲート構造まで延長させることが例外となる。二酸化シリコンのスペーサ６４が、各々、垂直面が直立部６２Ａ’の外側表面と整列されて形成され、次いで、ソース領域１３が該スペーサ６４をマスクとして用いて上記ｎ＋領域をエッチングすることにより形成される。次いで、該スペーサ６４は、図１Ｆを参照して前述したのと同様にして、図３Ｅに示すソース領域１３の頂面を露出させるように縮小される。
【００３１】
次に図４Ｃ及び４Ｅを参照すると、これら図は、図３Ｃ及び３Ｅに各々示したものと対応するが、以下に述べる如くに変更されたような段階における半導体基体１０を示している。
【００３２】
図４Ｃに示すように、図３Ｂ及び３Ｃに示されたのと同様にして、各トレンチ２０には二酸化シリコンのゲート絶縁層１７が設けられ、該層は水平延長部１７ｂを有している。しかしながら、図３Ｃに示すように窒化シリコンの薄い層６２’を堆積する代わりに、二酸化シリコンの薄い層６２”がマスク６１上及び各窓６１ｃ内に堆積される。このように、図４Ｃに示される如く各窓６１ｃ内には二酸化シリコンのＵ字状断面層が設けられ、直立部６２Ａ”と、ゲート材料上にゲート絶縁上側層を設ける底部６２Ｂ”とを有している。上記底部６２Ｂ”はゲート絶縁層水平延長部１７ｂ上に延在している。該二酸化シリコン層６２”は、好適には、分解されたテトラエチルオルト珪酸塩（tetraethylorthosilicate）の低圧化学蒸着（LPCVD）により設けることができる。多結晶シリコン（本例では、多分、窒化シリコン）の充填部６３がＵ字状断面層６２Ａ”、６２Ｂ”内に設けられる。この場合、次いで、単一のエッチング段階が上部層６２”、マスク６１、直立部６２Ａ”及び水平延長部１７ｂの一部（これらは全て同一の材料、二酸化シリコン、からなっている）を除去する。
【００３３】
図４Ｅに示すように、ｐ型基体領域１５及び上側のｎ＋型領域が図３Ｅを参照して上述したのと同様にして形成され、次いで、スペーサ６４が充填部６３に垂直面を接して形成される。各スペーサ６４の垂直面は、前記Ｕ字状断面層の直立部６２Ａ”（この直立部は除去されている）の内側表面の位置において充填部６３の面と整列される。ここでも、上記スペーサ６４がマスクとして使用されて、図４Ｅに示すようにエッチングによりソース領域１３を形成する。更に、ここでも該スペーサ６４は減少されて、ソース領域１３の上面を露出させる。
【００３４】
次に図５Ｅを参照すると、該図は、図１Ｅに示したものと対応するが以下に述べる如くに変更されたような段階における半導体基体１０を示している。方法は、図１Ａないし１Ｄを参照して前述したような段階に正確に従って実行される。次いで、図１Ｄに示す充填部６３が、直立部６２Ａの間にスペースを伴うＵ字状断面層６２Ａ、６２Ｂを残存させるようにエッチングにより除去される。次に、堆積された二酸化シリコンの層は、窒化シリコンの底部６２Ｂ、窒化シリコンの直立部６２Ａ及び半導体基体上面１０ａ上に輪郭付けされた上面（図示略）を有するようになる。この輪郭付けされた二酸化シリコン層の異方性エッチングが、スペーサ６４を形成させると共に、同時に、図５Ｅに示すような上記直立部６２Ａの内面に接する他のスペーサ６５を形成させ、これらの二酸化シリコン絶縁材料の他のスペーサ６５は合体して底部６２Ｂを覆う。スペーサ６４が図１Ｆを参照して前述したように縮小された場合、図５Ｅに示す上記他のスペーサ６５も縮小されるが、ゲート絶縁Ｕカップ状底部６２Ｂ上に他の絶縁層を残存させ、これは当該トランジスタ装置におけるゲート・ソース間容量を低減させるという利点を有している。
【００３５】
図６Ａないし６Ｊを参照すると、これらの図は本方法の他の例における順次の段階における半導体基体１０を示しており、該方法は概略下記の通りである。第１材料（二酸化シリコン）のマスク６１は、該マスクの窓６１ａ内に設けられた第２材料（窒化シリコン）の先行するＵ字状断面層５２Ａ、５２Ｂ、５２Ｃを有する（図６Ａ及び６Ｂ参照）。次いで、該先行する窒化シリコン層の各々の底部５２Ｃの中央部が除去されて、トレンチ２０用のエッチング窓５２ａを設ける（図６Ｃないし６Ｇ参照）。次に、上記先行する窒化シリコン層の残部が除去され、次いで、二酸化シリコンのマスク６１が使用されて、ソース領域１３を形成するために用いられるスペーサ６４のための各段部を規定するＵ字状断面層６２Ａ、６２Ｂを設ける（図３Ｂ、３Ｃ及び３Ｅに示した段階に各々対応するが変更されているような図６Ｈ、６Ｉ及び６Ｊに示す段階を参照）。このようにして、１つのマスク６１から開始して、２段階の自己整列処理が、良好に規定された狭いトレンチ２０、及び次いで良好に規定されたソース領域１３を形成する。
【００３６】
図６Ａないし６Ｊの順次の段階を、以下詳細に説明する。
【００３７】
図６Ａは、単結晶シリコン半導体基体１０を示している。第１材料（二酸化シリコン）のマスク６１が、表面１０ａに形成され、窓６１ａを備えている。０.５μｍなる典型的な厚さ及び典型的な幅０.６μｍを有する上記マスク６１は、図１Ａに示したものと同様である。図６Ａに示す各窓６１ａは、後に形成されるトレンチの中点経路と一致する中点経路を有するが、この場合、該窓６１ａはトレンチを形成するためのエッチング窓としては使用されない。
【００３８】
図６Ｂに示すように、第２材料（本例では窒化シリコン）の連続した薄い層５２が堆積により上記第１マスク６１上及び各第１窓６１ａ内に、該窓６１ａの形状に従うように形成される。該層５２は、第１マスク６１の側壁上に直立部５２Ａ、５２Ｂを、当該半導体基体１０の表面１０ａ上に底部５２Ｃを有している。典型的な例においては、上記層５２は０.０５μｍなる厚さを有する。
【００３９】
図６Ｃに示すように、本例では多結晶シリコン（又はアモルファス若しくは多結晶シリコン−ゲルマニウム）である第３材料の層５３が、第１マスク６１上及び第１窓６１ａ内の窒化シリコンの層５２上に堆積される。典型的な例においては、層５３はマスク６１上において０.１μｍないし０.５μｍの厚さであり得る。該層５３は窓６１ａの領域にいて窪みを有するような輪郭付けされた上側表面を有している。次いで、該層５３は、第１マスク６１上の窒化シリコンの層５２を露出させると共に、各第１窓６１ａ内に第３材料の中間マスクを図６Ｄに示すような２つの湾曲した側壁部５３Ａ、５３Ｂとして残存させるように、異方的にエッチバックされる。側壁部５３Ａ、５３Ｂは、上記窒化シリコン層の直立部５２Ａ、５２Ｂを覆うと共に、第２窓が形成されるであろう中央部を除き上記窒化シリコン層の底部５２Ｃを覆う。典型的な例においては、側壁部５３Ａ、５３Ｂは底部において各々０.１２５μｍなる幅を有し、底部５２Ｃの被覆されていない幅は０.２５μｍである。
【００４０】
図６Ｅに示すように、各第１窓６１ａ内の上記中間マスク５３Ａ、５３Ｂは、窒化シリコン層の底部５２Ｃの中央部をエッチングして第２窓５２ａを形成するために使用される。同時に、該窒化シリコン層５２は第１マスク６１上からも除去される。図６Ｆに示すように、次いで、上記中間マスク５３Ａ、５３Ｂはエッチングにより各第１窓６１ａ内に窒化シリコンの１対のＬ字状部分を第１マスク６１の２つの側壁延長部として残存させるように除去される。ここで、各Ｌ字状部分は、直立部５２Ａ、５２Ｂと、半導体基体表面１０ａに平行な頂面及び該半導体基体表面に垂直な側面を備える長方形断面底部５２Ｄ、５２Ｅとを有している。第１マスク６１の上記２つのＬ字状側壁延長部は半導体基体１０上に第２マスクを形成し、該第２マスク内の各第２窓５２ａは第１窓６１ａ内に且つ該窓６１ａよりも小さく形成される。
【００４１】
図６Ｇに示すように、トレンチ２０が、各第２窓５２ａにおいて半導体基体１０中に、好ましくは異方性プラズマエッチングを用いて、エッチングにより形成される。各Ｌ字状窒化シリコン部分の長方形底部５２Ｄ、５２Ｅは、トレンチのエッチングの間に第２窓５２ａの目立った拡幅がなく、従って該第２窓５２ａに基づくエッチングの間にトレンチ２０が狭く維持されることを保証する。典型的な例においては、トレンチ２０の幅は０.２５μｍであり、該トレンチ２０の深さは１.０μｍである。
【００４２】
図６Ｈに示すように、各窓６１ａにおける窒化シリコンの先行するＵ字状断面層５２Ａ、５２Ｂ、５２Ｃ、即ちＬ字状部分５２Ａ、５２Ｄ及び５２Ｂ、５２Ｅの対は、次いでエッチングにより除去されて、第１マスク６１に前記第１窓６１ａを残存させる。
【００４３】
次いで、本方法は、殆どの点で図３Ｂ、３Ｃ及び３Ｅを参照して前述したものと類似したステップで進行する。このように、図６Ｈに示した如く、第１の二酸化シリコンマスクにおける第１の窓６１ａは既にトレンチ２０よりも幅広であり、二酸化シリコンのゲート絶縁層１７は半導体基体表面１０ａ上に水平延長部１７ｂを伴って形成され、ゲート材料１１は上記水平延長部１７ｂの頂面と同じレベルになるように設けられる。図６Ｉに示すように、窒化シリコンのＵ字状断面層が各窓６１内に直立部６２Ａ’及び底部６２Ｂ’を有して設けられ、多結晶シリコン充填部６３が設けられる。図６Ｊに示すように、上記マスク６１が除去され、ｐ型基体領域１５及び上側のｎ＋型領域が設けられ、二酸化シリコンのスペーサ６４が形成されてソース領域１３を形成するためのマスクとして使用される。
【００４４】
狭いトレンチを生成するのに良く適合された図６Ａないし６Ｇを参照して上述した方法のセル状トレンチ・ゲート電力トランジスタの利点は下記の如くである。
【００４５】
比較低電圧の垂直トレンチ・ゲート電力トランジスタに関しては、トランジスタセルがオフ状態において指定されたソースドレイン間電圧に耐えるように構成されており、かつ、この指定された電圧が約５０ボルトまでの範囲内にある場合、チャンネル抵抗が当該装置の固有オン抵抗に支配的に貢献する。トランジスタセルが二次元的な繰り返しパターンに、例えば正方形のセル幾何学構造を有するように構成されている場合、所与のトランジスタセルのピッチに対して、トレンチ・ゲート幅を狭めることは、チャンネル収容領域の周長を著しく増加させる、即ちチャンネル幅を増加させ、従ってチャンネル抵抗を低下させる。セルのピッチが２μｍである場合、０.２５μｍなるトレンチ幅を持つ正方形セル装置は、０.５μｍなるトレンチ幅を持つ装置に較べて１０％減少された固有オン抵抗を有することが分かった。更に、１μｍないし３μｍの範囲内のセルピッチを有する同様の装置の場合、０.１μｍないし０.４μｍの範囲内の幅を持つトレンチは、０.５μｍのトレンチ幅を持つ装置と比較して２０％までの固有オン抵抗の低下を生じる。上述した方法は、このように示された範囲の狭い幅を持つトレンチを生成するのに良く適合されている。この方法により作製される垂直トレンチ・ゲート電力トランジスタのトレンチに関して４以上のアスペクト比を目論むと、これは、上述したトレンチ幅の範囲に対しては０.５μｍないし３μｍの範囲内の深さを持つトレンチに相当する。また、所与のトランジスタセルのピッチに対してトレンチ・ゲート幅を狭めることは、ゲートドレイン間容量を減少させ、従ってＲＣ遅延時間を、さもなければ一層小さなセルピッチで達成されるものと同等の値にまで低減させる。このように、０.１μｍないし０.４μｍの上述した範囲内のトレンチ幅は、１μｍないし３μｍの上述した範囲内のセルピッチを持つトランジスタセルに対して、さもなければセルピッチを約０.５μｍに低減することによってのみ達成されるであろうのと略同様のＲＣ遅延時間を提供する。また、各々の取り囲むトレンチ・ゲート構造内の所与のトランジスタセル寸法に対して、一層狭いトレンチ・ゲートは、より多数のトレンチセルが当該装置の所与の活性領域内に収容されるのを可能にし、結果として当該装置の固有オン抵抗が減少する。
【００４６】
上述した電力トランジスタ及びそれらの製造方法の本発明の範囲内での変形例及び修正例は以下のものを含む。スペーサ６４がＵ字状断面層の直立部６２Ａ、６２Ａ’に接して形成される全ての場合において、このことは、上記において窒化シリコンとされた第２層のための第２材料が、上記において二酸化シリコンとされた第１マスク６１用の第１材料とは相違することを要する。異なる第１及び第２材料の他の組合せも可能であり、例えば第２材料を二酸化シリコンとし、第１材料を窒化シリコンとする。スペーサ６４が充填部６３に接して形成される場合、第１及び第２材料は、上記において二酸化シリコンとされたように同一のものである。この場合、第１及び第２材料は代わりに両者とも窒化シリコンとすることができ、ゲート絶縁層１７、１７ｂも窒化シリコンとすることができる。図１Ａに示すように、マスク６１は、上面１０ａまで延びるようなドレインドリフトｎ領域１４を有する半導体基体１０上に形成され、次いで図１Ｄを参照して前述したように、ｐ型基体領域１５、続いてソース領域用のｎ＋領域１３ａが、トレンチ・ゲート構造２０、１７、１１及び充填部６３を備えるＵ字状断面層６２Ａ、６２Ｂを形成した後に、注入及び拡散により設けられる。他の可能性は、図１Ａの段階においてマスク６１を形成する前に、半導体基体１０が既に注入又はエピタキシャル堆積により形成されたｐ型基体領域１５を有しており、ｎ＋領域１３ａのみが図１Ｄの段階において形成されるようにすることであり；更に他の可能性は、ｐ型基体領域１５及びソース用のｎ＋領域１３の両者を、図１Ａの段階においてマスク６１を形成する前に設けることである。前述した全ての例において、スペーサ６４は、上側のｎ＋領域１３ａをエッチングしてソース領域１３を形成するためのマスクとして使用されている。該スペーサ６４は、ソース領域を形成するために異なるように使用することもできる。このように、スペーサ６４は、例えばｎ型の燐又は砒素のドーパントを用いた多結晶シリコン等のドープされた材料とすることができ、ソース領域１３は、このドーパントを上記スペーサ６４から上側のｐ型基体領域１５内へ拡散させることにより形成することもできる。他の可能性は、スペーサ６４自体がソース領域１３を形成することであり、この場合における該スペーサはドープされたシリコン又は金属となる。
【００４７】
前述した電力トランジスタ及びそれらの製造方法の本発明の範囲内での他の変形例及び修正例は以下のものを含む。ｐ型導電性チャンネル収容領域により分離されたｎ型導電性ソース及びドレイン領域の代わりに、これらソース及びドレイン領域はｐ型とし、チャンネル収容領域をｎ型とすることもできる。通常の型式の装置におけるようにチャンネル収容領域がソース及びドレイン領域に対して反対導電型のものとする代わりに、オン状態においてトレンチ・ゲートにより誘起される導通チャンネルが電荷キャリアの蓄積により形成されるような蓄積モード装置においては、チャンネル収容領域はソース及びドレイン領域と同一の導電型のものとすることができる。トランジスタセルのうちの少なくとも幾つかは、ソース及びドレイン領域に対して反対導電型の局在化された領域を有することができ、該局在化された領域は半導体基体中をドレイン領域まで延在して、チャンネル収容領域によりトレンチ・ゲートから分離される。通常の型式の装置においては、上記の局在化された領域は、当該セルを、これらセルの内在寄生バイポーラトランジスタがオンすることから保護する。
【００４８】
本出願においては、請求項は特定の特徴の組合せに対して記載されているが、本発明の開示の範囲は、何れかの請求項に現在記載されているものと同一の発明に関係するか否かに拘わらず、及び本発明が解決するのと同一の技術的課題の何れか又は全てを解決するか否かに拘わらず、ここに明示的に又は暗示的に開示された如何なる新規な特徴若しくは新規な特徴の組合せ又はそれらの一般化をも含むものと理解されるべきである。
【００４９】
出願人は、本出願又は本出願から派生する何れかの他の出願の審査の過程の間において、斯様な特徴又は斯様な特徴の組合せに対して新たな請求項を記載することがあることを付記する。
【００５０】
このように、例えば、請求項に記載された発明と同様に、複数のトランジスタセルを備える半導体基体１０を有するようなトレンチ・ゲート半導体装置を製造する方法も開示されており、各トランジスタセルは内部にゲート材料１１を備えて上記半導体基体中に延在するトレンチ２０を有するようなトレンチ・ゲート１１により囲まれ、各トランジスタセルが上記トレンチ・ゲート１１に隣接するチャンネル収容領域１５により分離されているようなソース領域１３及びドレイン領域１４を有し、該方法が、
（ａ）前記半導体基体１０の表面１０ａに第１窓６１ａを有する第１材料の第１マスク６１を形成するステップであって、各第１窓６１ａが後に形成される前記トレンチ２０の中点経路に一致する中点経路を有するようなステップと、
（ｂ）前記半導体基体１０上に第２窓５２ａを有する第２マスク５２Ａ、５２Ｄ及び５２Ｂ、５２Ｅを形成するステップであって、各第２窓５２ａが前記第１窓６１ａ内に前記第１マスク６１の２つの側壁延長部を設けることにより前記第１窓６１ａ内に且つ該第１窓より小さく形成されるようなステップと、
（ｃ）前記トレンチ２０を前記第２窓６２ａにおいて前記半導体基体１０内にエッチングすることにより形成するステップと、
を含む方法、及び
【００５１】
該方法が、
（ｄ）各第１窓６１ａ内に前記第２マスクが形成されるような第２材料の連続した層５２を設けるステップであって、該第２材料の層が前記第１マスク６１の側壁上に直立部５２Ａ、５２Ｂを、前記半導体基体の表面１０ａ上に底部５２Ｃを有するようなステップと、
（ｅ）各第１窓６１ａ内に、前記第２材料の層５２の直立部５２Ａ、５２Ｂを覆うと共に、前記第２窓５２ａが形成されるであろう場所を除き前記第２材料の層の底部５２Ｃを覆うような第３材料５３の中間マスク５３Ａ、５３Ｂを形成するステップと、
（ｆ）各第１窓６１ａ内における前記中間マスク５３Ａ、５３Ｂを用いて、前記第２材料の層の底部５２Ｃをエッチングし、前記第２窓５２ａを形成するステップと、
（ｇ）前記中間マスク５３Ａ、５３Ｂを除去して、各第１窓６１ａ内に前記第２材料５２の１対のＬ字状部分５２Ａ、５２Ｄ及び５２Ｂ、５２Ｅを前記第１マスクの２つの側壁延長部として残存させると共に次いで前記ステップ（ｃ）を実行して前記トレンチを形成するステップであって、各Ｌ字状部分が、頂面が前記半導体基体表面１０ａと平行である一方、側面が該半導体基体表面０１ａと垂直な長方形断面底部５２Ｄ、５２Ｅを有するようなステップと、
を含む。
【図面の簡単な説明】
【図１Ａ】 図１Ａは、本発明の方法の一例による垂直トレンチ・ゲート電力トランジスタの製造における或る段階での半導体基体の一部の断面図であり、トレンチ・ゲート構造及び該トレンチ・ゲート構造の両側におけるトランジスタセルの一部を示す。
【図１Ｂ】 図１Ｂは、本発明の方法の一例による垂直トレンチ・ゲート電力トランジスタの製造における後続の段階での半導体基体の一部の断面図であり、トレンチ・ゲート構造及び該トレンチ・ゲート構造の両側におけるトランジスタセルの一部を示す。
【図１Ｃ】 図１Ｃは、本発明の方法の一例による垂直トレンチ・ゲート電力トランジスタの製造における後続の段階での半導体基体の一部の断面図であり、トレンチ・ゲート構造及び該トレンチ・ゲート構造の両側におけるトランジスタセルの一部を示す。
【図１Ｄ】 図１Ｄは、本発明の方法の一例による垂直トレンチ・ゲート電力トランジスタの製造における後続の段階での半導体基体の一部の断面図であり、トレンチ・ゲート構造及び該トレンチ・ゲート構造の両側におけるトランジスタセルの一部を示す。
【図１Ｅ】 図１Ｅは、本発明の方法の一例による垂直トレンチ・ゲート電力トランジスタの製造における後続の段階での半導体基体の一部の断面図であり、トレンチ・ゲート構造及び該トレンチ・ゲート構造の両側におけるトランジスタセルの一部を示す。
【図１Ｆ】 図１Ｆは、本発明の方法の一例による垂直トレンチ・ゲート電力トランジスタの製造における後続の段階での半導体基体の一部の断面図であり、トレンチ・ゲート構造及び該トレンチ・ゲート構造の両側におけるトランジスタセルの一部を示す。
【図２】 図２は図１Ｆの半導体基体の断面図であり、２つのトランジスタセルを、取り囲むトレンチ・ゲート構造と共に示すと共に、ソース及びドレイン電極を示す。
【図３Ｂ】 図３Ｂは、図１Ｂに示すものに対応する段階ではあるが、本発明の他の例により変更された半導体基体の断面図である。
【図３Ｃ】 図３Ｃは、図１Ｃに示すものに対応する段階ではあるが、本発明の他の例により変更された半導体基体の断面図である。
【図３Ｅ】 図３Ｅは、図１Ｅに示すものに対応する段階ではあるが、本発明の他の例により変更された半導体基体の断面図である。
【図４Ｃ】 図４Ｃは、図３Ｃに示すものに対応する段階ではあるが、本発明の他の例により変更された半導体基体の断面図である。
【図４Ｅ】 図４Ｅは、図３Ｅに示すものに対応する段階ではあるが、本発明の他の例により変更された半導体基体の断面図である。
【図５Ｅ】 図５Ｅは、図１Ｅに示すものに対応する段階ではあるが、本発明の他の例により変更された半導体基体の断面図である。
【図６Ａ】 図６Ａは、本発明による他の例における或る段階での半導体基体の断面図である。
【図６Ｂ】 図６Ｂは、本発明による他の例における後続の段階での半導体基体の断面図である。
【図６Ｃ】 図６Ｃは、本発明による他の例における後続の段階での半導体基体の断面図である。
【図６Ｄ】 図６Ｄは、本発明による他の例における後続の段階での半導体基体の断面図である。
【図６Ｅ】 図６Ｅは、本発明による他の例における後続の段階での半導体基体の断面図である。
【図６Ｆ】 図６Ｆは、本発明による他の例における後続の段階での半導体基体の断面図である。
【図６Ｇ】 図６Ｇは、本発明による他の例における或る段階での半導体基体の断面図である。
【図６Ｈ】 図６Ｈは、本発明による他の例における後続の段階での半導体基体の断面図であり、図３Ｂに示す段階に対応するが変更されている。
【図６Ｉ】 図６Ｉは、本発明による他の例における後続の段階での半導体基体の断面図であり、図３Ｃに示す段階に対応するが変更されている。
【図６Ｊ】 図６Ｊは、本発明による他の例における後続の段階での半導体基体の断面図であり、図３Ｅに示す段階に対応するが変更されている。
【発明の属する技術分野】
本発明は、複数のトランジスタセルを有する型式の垂直電力トランジスタ・トレンチ・ゲート半導体装置の製造方法に係り、各トランジスタセルが半導体基体内に延在するトレンチであって内部にゲート材料を備えるトレンチと、該トレンチ及び上記ゲート材料の間のゲート絶縁層とを有し、更に、各トランジスタセルが、上記トレンチ・ゲート構造の上部に隣接すると共に該トレンチ・ゲート構造に隣接するチャンネル収容基体領域によりドレイン領域から分離された環状のソース領域を有するような製造方法に関する。また、本発明は上記のような方法により製造された斯様な型式の半導体装置にも関する。
【０００２】
【従来の技術】
米国特許第5,378,655号（出願人整理番号：PHB33836）から既知の上述した型式の装置の製造方法において、該方法はトレンチ・ゲート構造に自己整列されるようにソース領域を形成するステップを含んでいる。この自己整列は、以下に要約されるような開示及び教示された方法により達成される。トレンチは、半導体基体上のマスクにおける窓を介してエッチングされる。上記マスクを除去した後、ゲート材料がトレンチ内に設けられ、次いで、該ゲート材料の上部が酸化されてゲート上に絶縁キャップを有するようなトレンチ・ゲート構造を形成する。次いで、上記絶縁キャップは、隣接する半導体表面から突出する段部を形成するようにされる。次に、当該表面構造上には層が設けられ、次いで上記トレンチ・ゲート段部に側壁スペーサを残存させるようにエッチングされる。次いで、該スペーサがソース領域を規定するように使用され、かくして、該ソース領域がトレンチ・ゲート構造に自己整列されるように形成される。
【０００３】
米国特許第5,378,655号に開示された斯様な技術を用いることにより、別個の整列を必要とするフォトリソグラフィック・マスキングステップ数を低減することができ、コンパクトなセル装置構造を形成することができる。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、トレンチ・ゲート構造に自己整列されたソース領域を形成する他の及び有利な方法を提供することにある。
【０００５】
【課題を解決するための手段】
本発明によれば、請求項１に記載されたような方法が提供される。該方法は、
（ａ）前記半導体基体上に第１窓を備える第１材料の第１マスクを形成するステップであって、前記各第１窓が前記トレンチの位置の中点経路と一致する中点経路を有するようなステップと、
（ｂ）前記各第１窓内に絶縁性第２材料のＵ字状断面層を設けるステップであって、該第２材料の層は前記トレンチ・ゲート構造が形成された後に設けられ、該第２材料の各層が、前記第１窓の側壁上に直立部を有すると共に前記トレンチ・ゲート構造における前記ゲート材料上にゲート絶縁上側層を設ける底部を有するようなステップと、
（ｃ）前記第１マスクを除去し、次いでスペーサを形成するステップであって、前記各スペーサが前記第２材料の層における前記直立部の表面の位置と整列された垂直面を有し、前記各スペーサが水平底面を有するようなステップと、
（ｄ）前記スペーサを用いて前記環状ソース領域を形成するステップであって、前記ソース領域の前記トレンチ・ゲート構造からの横方向の広がりが前記スペーサにおける前記底面の横方向の広がりにより決定されるようなステップと、
（ｅ）前記ソース領域及び該ソース領域に隣接する前記基体領域に接触するようにソース電極を設けるステップと、
を有することを特徴とする方法。
【０００６】
本発明の方法においては、上記Ｕ字状断面層の直立部が、ソース領域を形成するために使用されるスペーサ用の良好に規定された段部を提供する。また、上記ゲート材料上のゲート絶縁上側層を上記Ｕ字状断面層の底部により設けることは、この上側層を、所謂鳥の嘴問題を有しかねないような上記ゲート材料の酸化により設けることより好ましい。本発明の好ましい特徴を以下に示す。
【０００７】
前記トレンチは、前記第１材料のマスクを用いてエッチングすることができる。次いで、これらのマスクの窓は広げることができ、これにより請求項６に記載するように上記ゲート絶縁層が、第１マスクが除去された場合に残存するような上記半導体基体表面上の水平延長部を有するようにする。これらの水平延長部は、この第１マスクの除去の間に、有利にも当該トレンチの頂部の近傍のゲート絶縁を保護する。
【０００８】
請求項８に記載するように、上記第１材料のマスクは窓内に設けられる先行するＵ字状断面層を先ず有することができ、これら層の底部の中央部はトレンチ用のエッチング窓を設けるために除去され、その後該先行する層の残部は除去される。次いで、上記第１材料のマスクが用いられて、ソース領域を形成するために使用されるスペーサ用の段部を規定するＵ字状断面層を設ける。このようにして、１つのマスクから開始して、２段の自己整列処理が、良好に規定された狭いトレンチを、次いで良好に規定されたソース領域を設けることができる。
【０００９】
各スペーサの垂直面は第２材料の上記直立部の一つの外側表面に整列することができる。これらスペーサは、上記Ｕ字状断面層内に第３材料が存在する状態で形成することができる。それ以外では、前記第３材料は絶縁材料の前記スペーサを形成する前に除去することができ、かくして、請求項２に記載するように他のスペーサが前記直立部の内側表面にも形成され、該他のスペーサは合体してＵ字状断面層の前記底部を覆う。ゲート絶縁Ｕカップ状底部上に他の絶縁層を形成する斯様な合体されたスペーサは、有利にも、ゲート・ソース間容量を低減する。上記スペーサがＵ字状断面第２層の直立部に形成されるような場合には、請求項３に記載するように、上記第１マスクは二酸化シリコンとし、第２層は窒化シリコンとすることができる。この場合、酸化物の窒化物に対する高いエッチング選択性が、有利にも、酸化物マスクが除去される場合に窒化物直立部の良好な規定を助けることになる。
【００１０】
スペーサをＵ字状断面層の直立部に対して形成する代案として、請求項７に記載するように、該Ｕ字状断面層は第３材料で充填することができ、上記直立部は第１マスクが除去される際に除去され、かくして、スペーサが第３材料に接して形成される。この場合、第１マスクの材料及び第２層の材料は共に二酸化シリコンとすることができる。
【００１１】
請求項１に記載するように、ソース領域は適切な導電型の半導体基体の上側領域を、上記スペーサをマスクとして用いてエッチングにより形成することができる。請求項１に記載するように、上記スペーサは次いでエッチングされて、有利にもソース領域の頂面及び側面を露出させ、ソース電極による接触を改善することができる。好ましくは、ソース領域を形成するためにエッチングされるべき上記上側領域は、請求項５に記載するように、第１マスクを除去した後にドーパントの注入及び拡散により形成される。これらの上側領域を当該処理における上記後の段階で形成することは、熱予算的理由により有利である。
【００１２】
【発明の実施の形態】
以下、本発明の実施例を、添付図面を参照して例示的に説明する。尚、全ての図は概念的なものであって、寸法通りには描かれていないことに注意すべきである。図面の各部の相対寸法及び比率は、図面の明瞭化及び便宜のために、大きさが誇張され又は縮小されて示されている。同一の符号が、製造の異なる段階における並びに変更された及び異なる実施例における対応する又は同様の特徴を示すために使用されている。
【００１３】
図２は、複数のトランジスタセルを有する垂直トレンチ・ゲート電力トランジスタの例示的実施例を示し、各トランジスタセルはトレンチ２０内のゲート材料１１とゲート絶縁層１７とを有するトレンチ・ゲート構造により囲まれ、各トランジスタセルが第１導電型（本例ではｎ型）のソース領域１３及びドレイン領域１４を有し、これら領域は上記トレンチ・ゲート構造に隣接する反対導電型（本例ではｐ型）のチャンネル収容基体領域１５により分離されている。該装置のオン状態におけるゲート１１への電圧信号の印加は、既知の態様で、領域１５に導通チャンネル１２を誘起すると共に、ソース及びドレイン領域１３及び１４間の各導通チャンネル１２における電流の流れを制御するように作用する。
【００１４】
ソース領域１３及び隣接する基体領域１５は、当該装置基体の頂部においてソース電極２３により接触されている。領域１４は、高導電性の基板領域１４ａ上の高抵抗性（低ドーピング）のエピタキシャル層により形成されたドレイン・ドリフト領域とすることができる。この基板領域１４ａは、垂直MOSFETを設けるように領域１４と同一の導電型（本例ではｎ型）のものとすることができ、又は垂直ＩＧＢＴを設けるように反対の導電型（本例ではｐ型）のものとすることもできる。基板領域１４ａは、当該装置基体の底側主表面１０ｂにおいて、MOSFETの場合はドレイン電極と呼ばれ、ＩＧＢＴの場合は陽極と呼ばれる電極２４により接触されている。
【００１５】
正方形、六角形又は長尺帯状形状構造とすることができるようなトランジスタセルを備える垂直トレンチ・ゲート電力トランジスタは、典型的には、ソース電極２３とドレイン電極２４との間に何百もの並列なトランジスタセルを有する。当該装置の活性セル状領域は、半導体基体１０の周部の周りにおいて種々の既知の周辺終端構造により境界を区切ることができる。
【００１６】
図２の装置は、図１Ａないし１Ｅに全体として示すような下記のステップを含む方法により製造される：
半導体基体１０（典型的には単結晶シリコン）の表面１０ａ上に、トレンチ２０をエッチングするために使用されるエッチング窓６１ａを備えるような第１材料（好ましくは、二酸化シリコン）のマスク６１を形成するステップ（図１Ａ参照）；
各々が内部にゲート材料１１を備えるトレンチ２０とゲート絶縁層１７（好ましくは二酸化シリコン）とを有するトレンチ・ゲート構造を形成するステップであって、上記層１７が、マスク６１に狭められた窓６１ｂを形成する上方への延長部１７ａを有するようなステップ（図１Ｂ参照）；
各窓６１ｂ内に、該窓６１ｂの側壁上の直立部６２Ａと、ゲート絶縁上側層を設ける底部６２Ｂとを有するような絶縁第２材料（好ましくは、窒化シリコン）のＵ字状断面層を設けると共に、該Ｕ字状断面層を第３材料６３（典型的には、多結晶シリコン）で充填するステップ（図１Ｃ参照）；
マスク６１及び上方への絶縁層延長部１７ａを除去すると共に、次いで、ドーパントの注入及び拡散により基体領域に適したｐ型領域１５及びソース領域に適したｎ型領域１３ａを形成するステップ（図１Ｄ参照）；及び次いで
各々がＵ字状断面層の直立部６２Ａの外側表面と整列されるスペーサ６４（典型的には、二酸化シリコン製）を形成すると共に、次いで該スペーサ６４をマスクとして用いて領域１３ａをエッチングして、露出された環状ソース領域１３を形成すると共に基体領域１５を露出させるステップ（図１Ｅ参照）。
【００１７】
上述したステップを要約すると、単一のマスク６１が使用されてトレンチ・ゲート構造２０、１７及び１１を形成し、これには、ソース領域１３及び隣接するチャンネル収容基体領域１５がトレンチ・ゲート構造に自己整列された状態で形成されるような処理が後続する。上記の自己整列される処理は、直立部６２Ａがソース領域１３を形成するために使用されるスペーサ６４のための良好に規定された段部を提供し、底部６２Ｂがゲート１１上に絶縁上側層を設けるようなＵ字状断面層を使用する。この処理は、トランジスタセルのピッチが比較的小さい、即ち３μｍ未満、典型的には２μｍであるようなセル状トレンチ・ゲート電力トランジスタに適している。
【００１８】
図２のトランジスタセルの製造における順次の段階を図１Ａないし１Ｆを参照して詳細に説明する。
【００１９】
図１Ａは上側表面１０ａを有する単結晶シリコン半導体基体１０を示している。第１材料（本例では二酸化シリコン）からなるマスク６１が、例えばプラズマ強化化学蒸着等の既知の付着技術を用いて連続した厚い層を形成し、次いで、該層に既知のフォトリソグラフィ及びエッチング技術を用いてエッチング窓６１ａを形成することにより、上記表面１０ａに形成される。典型的な例においては、上記層６１は０.５μｍの厚さを有し、各窓６１ａは０.６μｍの幅を有する。次いで、トレンチ２０が、各窓６１ａにおいて好ましくは異方性プラズマエッチングを用いて半導体基体１０をエッチングすることにより形成される。
【００２０】
図１Ｂに示すように、次いで、各トレンチ２０内に薄いゲート絶縁層１７（本例では、二酸化シリコン）が上方への延長部１７ａを伴って形成され、該延長部はマスク６１に狭められた窓６１ｂを形成する。該狭められた窓６１ｂは第１材料（二酸化シリコン）の第１マスク内に第１窓を形成し、各窓６１ｂはトレンチ２０の位置の中点経路に一致する中点経路を有する。層１７、１７ａは、堆積により、又はシリコン基体１０の乾式酸化により、又は湿式酸化物成長による酸化により形成することができる。次に、ドープされた多結晶シリコンとすることができるゲート材料１１がトレンチ２０内の絶縁層１７、１７ａ上に堆積され、次いで、半導体基体表面１０ａのレベルにエッチバックされる。各トレンチ２０はゲート絶縁層１７及びゲート材料１１と共に、トランジスタセルを囲むトレンチ・ゲート構造を形成する。
【００２１】
図１Ｃに示すように、絶縁性第２材料（本例では窒化シリコン）の連続した薄い層６２がマスク６１上及び各窓６１ｂ内に堆積により形成される。該層６２は窓６１ｂの形状に従い、各窓６１ｂ内に窒化シリコンのＵ字状断面層を設けるが、該Ｕ字状断面層は窓６１ｂの側壁上に直立部６２Ａを有し且つトレンチ・ゲート構造の前記ゲート材料１１上にゲート絶縁上側層を設けるような底部６２Ｂを有する。典型的な例においては、上記層６２は０.０５μｍなる厚さを有する。第３の材料（本例では多結晶シリコン）が堆積され、次いでマスク６１の頂部における窒化シリコン層６２のレベルまで異方的にエッチバックされて、Ｕ字状断面層６２Ａ、６２Ｂを充填する。次に窒化シリコン層６２が二酸化シリコンの第１マスク６１、１７ａの上部からエッチング除去され、次いで第１マスク６１、１７ａがエッチングにより除去されて、材料６３により充填されたＵ字状断面層６２Ａ、６２Ｂを残存させ、図１Ｄに示すように半導体基体１０のさもなければ露出される上面１０ａをマスクする。
【００２２】
図１Ｄに更に示されるように、アニール及び拡散が後続されるような半導体基体１０へのドープイオン注入の２つの段階が実行される。第１段階においては、トレンチ・ゲート構造２０、１７、１１に隣接して当該トランジスタセルのチャンネル収容基体領域に適するような適切な深さにｐ型領域１５が形成され、ここで、適切なアクセプタ・ドーパントは硼素である。第２の段階においては、当該トランジスタセルの環状ソース領域に適したｎ＋導電型の領域１３ａが、半導体基体１０の上部に形成され、ここで、適切なドナ・ドーパントは燐又は砒素である。領域１３ａは、上記窒化シリコンのＵ字状断面層６２Ａ、６２Ｂにより囲まれる。上記注入段階の前に半導体基体表面１０ａ上に二酸化シリコンの薄い層（図示略）を成長させ、次いで後の段階で除去することもできる。
【００２３】
次いで、二酸化シリコンの層が堆積され、上記多結晶シリコン充填部６３、窒化シリコン直立部６２Ａ及び半導体基体上側表面１０ａ上に輪郭付けられた上面（図示略）を有する。この輪郭付けられた二酸化シリコン層は、次いで、異方的にエッチングされて、図１Ｅに示すようなスペーサ６４を形成する。各二酸化シリコンスペーサ６４は、窒化シリコンの直立部６２Ａの外側表面に整列された垂直面６４Ａと、水平底面６４Ｂと、これら垂直及び水平面６４Ａ及び６４Ｂの間の湾曲した側壁とを有している。
【００２４】
図１Ｅに更に示すように、次いで、環状ソース領域１３が上記スペーサ６４をマスクとして用いてｎ＋領域１３ａをエッチングすることにより形成され、該ソース領域１３のトレンチ・ゲート構造２０、１７、１１からの横方向の広がりは該スペーサ６４の底面６４Ｂの横方向の広がりにより決定される。該ソース領域１３を形成するエッチングは、これらソース領域１３の垂直の側面１３Ａ及び基体領域１５の隣接する上面を露出させる。このエッチング段階は、前記多結晶充填部６３も部分的にエッチングして、各Ｕ字状断面窒化シリコン層６２Ａ、６２Ｂ内に高さの減じられた充填部６３Ａを形成する。
【００２５】
図１Ｆに示すように、上記二酸化シリコンスペーサ６４は次いでエッチバックされて、減じられたスペーサ６４’を形成し、かくして、ソース領域１３の表面１３Ｂを露出させる。次いで、窒化シリコン直立部６２Ａがエッチバックされて、高さの減じられた充填部６３Ａと共に平坦化された表面を形成する。
【００２６】
次に図２を参照すると、２つのトランジスタセルが、取り囲むトレンチ・ゲート構造２０、１７、１１と共に示されている。図１Ｆに示す構造（図２には２つと半分の斯様な構造が示されている）を形成した後、電極材料（例えば、アルミニウム）が堆積されて、ソース電極２３を設ける。該ソース電極２３は、低減された充填部６３Ａ上、低減された直立部６２Ａ上及び低減されたスペーサ６４上に延在する。また、該ソース電極２３は、各トランジスタセルにおける環状ソース領域１３の露出した側面１３Ａ及び露出した頂面１３Ｂ、並びに各トランジスタセルにおけるソース領域１３の内側の及び該領域に隣接するチャンネル収容基体領域１５に接触する。
【００２７】
次に、図３Ｂ、３Ｃ及び３Ｅを参照すると、これら図は図１Ｂ、１Ｃ及び１Ｅに各々示したものに対応するが、以下に述べる如くに変更されているような段階における半導体基体１０を示している。
【００２８】
図３Ｂに示すトレンチ２０は、図１Ａを参照して述べた二酸化シリコンマスク６１におけるエッチング窓１６ａを用いて形成される。次いで、該マスク６１は窓６１ａを拡幅するようにエッチングされ、かくして、図３Ｂに示すような拡幅された各窓６１ｃが第１材料（二酸化シリコン）の第１マスクにおける第１の窓を形成する。次いで、二酸化シリコンのゲート絶縁層１７が各トレンチ２０内に形成され、該層は上記の拡幅された第１窓６１ｃ内における半導体基体１０の表面１０ａ上に水平延長部１７ｂを有する。次に、ゲート材料１１がトレンチ２０内の絶縁層１７、１７ｂ上に堆積され、次いで上記絶縁層の水平延長部１７ｂの頂面と水平になるようエッチバックされる。
【００２９】
図３Ｃに示すように、窒化シリコンの薄い層６２’がマスク６１上及び各窓６１ｃ内に堆積される。かくして、各窓６１ｃ内に直立部６２Ａ’と前記ゲート材料１１上にゲート絶縁上側層を設けるような底部６２Ｂ’とを有する窒化シリコンのＵ字状断面層が設けられ、底部６２Ｂ’はゲート絶縁層水平延長部１７ｂ上に延在する。図１Ｃ及び１Ｄを参照して説明したのと同様にして、上記Ｕ字状断面層６２Ａ’、６２Ｂ’内に多結晶シリコン充填部６３が設けられ、窒化シリコン層６２’の上部及び続いて第１二酸化シリコンマスク６１が順次エッチングにより除去される。二酸化シリコン第１マスク６１が除去される場合に前記二酸化シリコンゲート絶縁層水平延長部１７ｂは残存し、これら水平延長部１７ｂは第１マスク６１の該除去の間にトレンチ２０の上部の近傍でゲート絶縁１７を保護する。
【００３０】
次いで、当該方法は図１Ｄ及び１Ｅを参照して前述したのと同様にして、図３Ｅに示すような構造に進む。即ち、２つの段階のドーパント注入及び拡散が、ゲート絶縁層水平延長部１７ｂ上の窒化シリコンのＵ字状断面層６２Ａ’、６２Ｂ’により囲まれたチャンネル収容基体領域１５及び上側のｎ＋型領域を設ける。もっとも、この場合において、上記拡散段階が上記基体領域及びｎ＋領域を延長部１７ｂ下でトレンチ・ゲート構造まで延長させることが例外となる。二酸化シリコンのスペーサ６４が、各々、垂直面が直立部６２Ａ’の外側表面と整列されて形成され、次いで、ソース領域１３が該スペーサ６４をマスクとして用いて上記ｎ＋領域をエッチングすることにより形成される。次いで、該スペーサ６４は、図１Ｆを参照して前述したのと同様にして、図３Ｅに示すソース領域１３の頂面を露出させるように縮小される。
【００３１】
次に図４Ｃ及び４Ｅを参照すると、これら図は、図３Ｃ及び３Ｅに各々示したものと対応するが、以下に述べる如くに変更されたような段階における半導体基体１０を示している。
【００３２】
図４Ｃに示すように、図３Ｂ及び３Ｃに示されたのと同様にして、各トレンチ２０には二酸化シリコンのゲート絶縁層１７が設けられ、該層は水平延長部１７ｂを有している。しかしながら、図３Ｃに示すように窒化シリコンの薄い層６２’を堆積する代わりに、二酸化シリコンの薄い層６２”がマスク６１上及び各窓６１ｃ内に堆積される。このように、図４Ｃに示される如く各窓６１ｃ内には二酸化シリコンのＵ字状断面層が設けられ、直立部６２Ａ”と、ゲート材料上にゲート絶縁上側層を設ける底部６２Ｂ”とを有している。上記底部６２Ｂ”はゲート絶縁層水平延長部１７ｂ上に延在している。該二酸化シリコン層６２”は、好適には、分解されたテトラエチルオルト珪酸塩（tetraethylorthosilicate）の低圧化学蒸着（LPCVD）により設けることができる。多結晶シリコン（本例では、多分、窒化シリコン）の充填部６３がＵ字状断面層６２Ａ”、６２Ｂ”内に設けられる。この場合、次いで、単一のエッチング段階が上部層６２”、マスク６１、直立部６２Ａ”及び水平延長部１７ｂの一部（これらは全て同一の材料、二酸化シリコン、からなっている）を除去する。
【００３３】
図４Ｅに示すように、ｐ型基体領域１５及び上側のｎ＋型領域が図３Ｅを参照して上述したのと同様にして形成され、次いで、スペーサ６４が充填部６３に垂直面を接して形成される。各スペーサ６４の垂直面は、前記Ｕ字状断面層の直立部６２Ａ”（この直立部は除去されている）の内側表面の位置において充填部６３の面と整列される。ここでも、上記スペーサ６４がマスクとして使用されて、図４Ｅに示すようにエッチングによりソース領域１３を形成する。更に、ここでも該スペーサ６４は減少されて、ソース領域１３の上面を露出させる。
【００３４】
次に図５Ｅを参照すると、該図は、図１Ｅに示したものと対応するが以下に述べる如くに変更されたような段階における半導体基体１０を示している。方法は、図１Ａないし１Ｄを参照して前述したような段階に正確に従って実行される。次いで、図１Ｄに示す充填部６３が、直立部６２Ａの間にスペースを伴うＵ字状断面層６２Ａ、６２Ｂを残存させるようにエッチングにより除去される。次に、堆積された二酸化シリコンの層は、窒化シリコンの底部６２Ｂ、窒化シリコンの直立部６２Ａ及び半導体基体上面１０ａ上に輪郭付けされた上面（図示略）を有するようになる。この輪郭付けされた二酸化シリコン層の異方性エッチングが、スペーサ６４を形成させると共に、同時に、図５Ｅに示すような上記直立部６２Ａの内面に接する他のスペーサ６５を形成させ、これらの二酸化シリコン絶縁材料の他のスペーサ６５は合体して底部６２Ｂを覆う。スペーサ６４が図１Ｆを参照して前述したように縮小された場合、図５Ｅに示す上記他のスペーサ６５も縮小されるが、ゲート絶縁Ｕカップ状底部６２Ｂ上に他の絶縁層を残存させ、これは当該トランジスタ装置におけるゲート・ソース間容量を低減させるという利点を有している。
【００３５】
図６Ａないし６Ｊを参照すると、これらの図は本方法の他の例における順次の段階における半導体基体１０を示しており、該方法は概略下記の通りである。第１材料（二酸化シリコン）のマスク６１は、該マスクの窓６１ａ内に設けられた第２材料（窒化シリコン）の先行するＵ字状断面層５２Ａ、５２Ｂ、５２Ｃを有する（図６Ａ及び６Ｂ参照）。次いで、該先行する窒化シリコン層の各々の底部５２Ｃの中央部が除去されて、トレンチ２０用のエッチング窓５２ａを設ける（図６Ｃないし６Ｇ参照）。次に、上記先行する窒化シリコン層の残部が除去され、次いで、二酸化シリコンのマスク６１が使用されて、ソース領域１３を形成するために用いられるスペーサ６４のための各段部を規定するＵ字状断面層６２Ａ、６２Ｂを設ける（図３Ｂ、３Ｃ及び３Ｅに示した段階に各々対応するが変更されているような図６Ｈ、６Ｉ及び６Ｊに示す段階を参照）。このようにして、１つのマスク６１から開始して、２段階の自己整列処理が、良好に規定された狭いトレンチ２０、及び次いで良好に規定されたソース領域１３を形成する。
【００３６】
図６Ａないし６Ｊの順次の段階を、以下詳細に説明する。
【００３７】
図６Ａは、単結晶シリコン半導体基体１０を示している。第１材料（二酸化シリコン）のマスク６１が、表面１０ａに形成され、窓６１ａを備えている。０.５μｍなる典型的な厚さ及び典型的な幅０.６μｍを有する上記マスク６１は、図１Ａに示したものと同様である。図６Ａに示す各窓６１ａは、後に形成されるトレンチの中点経路と一致する中点経路を有するが、この場合、該窓６１ａはトレンチを形成するためのエッチング窓としては使用されない。
【００３８】
図６Ｂに示すように、第２材料（本例では窒化シリコン）の連続した薄い層５２が堆積により上記第１マスク６１上及び各第１窓６１ａ内に、該窓６１ａの形状に従うように形成される。該層５２は、第１マスク６１の側壁上に直立部５２Ａ、５２Ｂを、当該半導体基体１０の表面１０ａ上に底部５２Ｃを有している。典型的な例においては、上記層５２は０.０５μｍなる厚さを有する。
【００３９】
図６Ｃに示すように、本例では多結晶シリコン（又はアモルファス若しくは多結晶シリコン−ゲルマニウム）である第３材料の層５３が、第１マスク６１上及び第１窓６１ａ内の窒化シリコンの層５２上に堆積される。典型的な例においては、層５３はマスク６１上において０.１μｍないし０.５μｍの厚さであり得る。該層５３は窓６１ａの領域にいて窪みを有するような輪郭付けされた上側表面を有している。次いで、該層５３は、第１マスク６１上の窒化シリコンの層５２を露出させると共に、各第１窓６１ａ内に第３材料の中間マスクを図６Ｄに示すような２つの湾曲した側壁部５３Ａ、５３Ｂとして残存させるように、異方的にエッチバックされる。側壁部５３Ａ、５３Ｂは、上記窒化シリコン層の直立部５２Ａ、５２Ｂを覆うと共に、第２窓が形成されるであろう中央部を除き上記窒化シリコン層の底部５２Ｃを覆う。典型的な例においては、側壁部５３Ａ、５３Ｂは底部において各々０.１２５μｍなる幅を有し、底部５２Ｃの被覆されていない幅は０.２５μｍである。
【００４０】
図６Ｅに示すように、各第１窓６１ａ内の上記中間マスク５３Ａ、５３Ｂは、窒化シリコン層の底部５２Ｃの中央部をエッチングして第２窓５２ａを形成するために使用される。同時に、該窒化シリコン層５２は第１マスク６１上からも除去される。図６Ｆに示すように、次いで、上記中間マスク５３Ａ、５３Ｂはエッチングにより各第１窓６１ａ内に窒化シリコンの１対のＬ字状部分を第１マスク６１の２つの側壁延長部として残存させるように除去される。ここで、各Ｌ字状部分は、直立部５２Ａ、５２Ｂと、半導体基体表面１０ａに平行な頂面及び該半導体基体表面に垂直な側面を備える長方形断面底部５２Ｄ、５２Ｅとを有している。第１マスク６１の上記２つのＬ字状側壁延長部は半導体基体１０上に第２マスクを形成し、該第２マスク内の各第２窓５２ａは第１窓６１ａ内に且つ該窓６１ａよりも小さく形成される。
【００４１】
図６Ｇに示すように、トレンチ２０が、各第２窓５２ａにおいて半導体基体１０中に、好ましくは異方性プラズマエッチングを用いて、エッチングにより形成される。各Ｌ字状窒化シリコン部分の長方形底部５２Ｄ、５２Ｅは、トレンチのエッチングの間に第２窓５２ａの目立った拡幅がなく、従って該第２窓５２ａに基づくエッチングの間にトレンチ２０が狭く維持されることを保証する。典型的な例においては、トレンチ２０の幅は０.２５μｍであり、該トレンチ２０の深さは１.０μｍである。
【００４２】
図６Ｈに示すように、各窓６１ａにおける窒化シリコンの先行するＵ字状断面層５２Ａ、５２Ｂ、５２Ｃ、即ちＬ字状部分５２Ａ、５２Ｄ及び５２Ｂ、５２Ｅの対は、次いでエッチングにより除去されて、第１マスク６１に前記第１窓６１ａを残存させる。
【００４３】
次いで、本方法は、殆どの点で図３Ｂ、３Ｃ及び３Ｅを参照して前述したものと類似したステップで進行する。このように、図６Ｈに示した如く、第１の二酸化シリコンマスクにおける第１の窓６１ａは既にトレンチ２０よりも幅広であり、二酸化シリコンのゲート絶縁層１７は半導体基体表面１０ａ上に水平延長部１７ｂを伴って形成され、ゲート材料１１は上記水平延長部１７ｂの頂面と同じレベルになるように設けられる。図６Ｉに示すように、窒化シリコンのＵ字状断面層が各窓６１内に直立部６２Ａ’及び底部６２Ｂ’を有して設けられ、多結晶シリコン充填部６３が設けられる。図６Ｊに示すように、上記マスク６１が除去され、ｐ型基体領域１５及び上側のｎ＋型領域が設けられ、二酸化シリコンのスペーサ６４が形成されてソース領域１３を形成するためのマスクとして使用される。
【００４４】
狭いトレンチを生成するのに良く適合された図６Ａないし６Ｇを参照して上述した方法のセル状トレンチ・ゲート電力トランジスタの利点は下記の如くである。
【００４５】
比較低電圧の垂直トレンチ・ゲート電力トランジスタに関しては、トランジスタセルがオフ状態において指定されたソースドレイン間電圧に耐えるように構成されており、かつ、この指定された電圧が約５０ボルトまでの範囲内にある場合、チャンネル抵抗が当該装置の固有オン抵抗に支配的に貢献する。トランジスタセルが二次元的な繰り返しパターンに、例えば正方形のセル幾何学構造を有するように構成されている場合、所与のトランジスタセルのピッチに対して、トレンチ・ゲート幅を狭めることは、チャンネル収容領域の周長を著しく増加させる、即ちチャンネル幅を増加させ、従ってチャンネル抵抗を低下させる。セルのピッチが２μｍである場合、０.２５μｍなるトレンチ幅を持つ正方形セル装置は、０.５μｍなるトレンチ幅を持つ装置に較べて１０％減少された固有オン抵抗を有することが分かった。更に、１μｍないし３μｍの範囲内のセルピッチを有する同様の装置の場合、０.１μｍないし０.４μｍの範囲内の幅を持つトレンチは、０.５μｍのトレンチ幅を持つ装置と比較して２０％までの固有オン抵抗の低下を生じる。上述した方法は、このように示された範囲の狭い幅を持つトレンチを生成するのに良く適合されている。この方法により作製される垂直トレンチ・ゲート電力トランジスタのトレンチに関して４以上のアスペクト比を目論むと、これは、上述したトレンチ幅の範囲に対しては０.５μｍないし３μｍの範囲内の深さを持つトレンチに相当する。また、所与のトランジスタセルのピッチに対してトレンチ・ゲート幅を狭めることは、ゲートドレイン間容量を減少させ、従ってＲＣ遅延時間を、さもなければ一層小さなセルピッチで達成されるものと同等の値にまで低減させる。このように、０.１μｍないし０.４μｍの上述した範囲内のトレンチ幅は、１μｍないし３μｍの上述した範囲内のセルピッチを持つトランジスタセルに対して、さもなければセルピッチを約０.５μｍに低減することによってのみ達成されるであろうのと略同様のＲＣ遅延時間を提供する。また、各々の取り囲むトレンチ・ゲート構造内の所与のトランジスタセル寸法に対して、一層狭いトレンチ・ゲートは、より多数のトレンチセルが当該装置の所与の活性領域内に収容されるのを可能にし、結果として当該装置の固有オン抵抗が減少する。
【００４６】
上述した電力トランジスタ及びそれらの製造方法の本発明の範囲内での変形例及び修正例は以下のものを含む。スペーサ６４がＵ字状断面層の直立部６２Ａ、６２Ａ’に接して形成される全ての場合において、このことは、上記において窒化シリコンとされた第２層のための第２材料が、上記において二酸化シリコンとされた第１マスク６１用の第１材料とは相違することを要する。異なる第１及び第２材料の他の組合せも可能であり、例えば第２材料を二酸化シリコンとし、第１材料を窒化シリコンとする。スペーサ６４が充填部６３に接して形成される場合、第１及び第２材料は、上記において二酸化シリコンとされたように同一のものである。この場合、第１及び第２材料は代わりに両者とも窒化シリコンとすることができ、ゲート絶縁層１７、１７ｂも窒化シリコンとすることができる。図１Ａに示すように、マスク６１は、上面１０ａまで延びるようなドレインドリフトｎ領域１４を有する半導体基体１０上に形成され、次いで図１Ｄを参照して前述したように、ｐ型基体領域１５、続いてソース領域用のｎ＋領域１３ａが、トレンチ・ゲート構造２０、１７、１１及び充填部６３を備えるＵ字状断面層６２Ａ、６２Ｂを形成した後に、注入及び拡散により設けられる。他の可能性は、図１Ａの段階においてマスク６１を形成する前に、半導体基体１０が既に注入又はエピタキシャル堆積により形成されたｐ型基体領域１５を有しており、ｎ＋領域１３ａのみが図１Ｄの段階において形成されるようにすることであり；更に他の可能性は、ｐ型基体領域１５及びソース用のｎ＋領域１３の両者を、図１Ａの段階においてマスク６１を形成する前に設けることである。前述した全ての例において、スペーサ６４は、上側のｎ＋領域１３ａをエッチングしてソース領域１３を形成するためのマスクとして使用されている。該スペーサ６４は、ソース領域を形成するために異なるように使用することもできる。このように、スペーサ６４は、例えばｎ型の燐又は砒素のドーパントを用いた多結晶シリコン等のドープされた材料とすることができ、ソース領域１３は、このドーパントを上記スペーサ６４から上側のｐ型基体領域１５内へ拡散させることにより形成することもできる。他の可能性は、スペーサ６４自体がソース領域１３を形成することであり、この場合における該スペーサはドープされたシリコン又は金属となる。
【００４７】
前述した電力トランジスタ及びそれらの製造方法の本発明の範囲内での他の変形例及び修正例は以下のものを含む。ｐ型導電性チャンネル収容領域により分離されたｎ型導電性ソース及びドレイン領域の代わりに、これらソース及びドレイン領域はｐ型とし、チャンネル収容領域をｎ型とすることもできる。通常の型式の装置におけるようにチャンネル収容領域がソース及びドレイン領域に対して反対導電型のものとする代わりに、オン状態においてトレンチ・ゲートにより誘起される導通チャンネルが電荷キャリアの蓄積により形成されるような蓄積モード装置においては、チャンネル収容領域はソース及びドレイン領域と同一の導電型のものとすることができる。トランジスタセルのうちの少なくとも幾つかは、ソース及びドレイン領域に対して反対導電型の局在化された領域を有することができ、該局在化された領域は半導体基体中をドレイン領域まで延在して、チャンネル収容領域によりトレンチ・ゲートから分離される。通常の型式の装置においては、上記の局在化された領域は、当該セルを、これらセルの内在寄生バイポーラトランジスタがオンすることから保護する。
【００４８】
本出願においては、請求項は特定の特徴の組合せに対して記載されているが、本発明の開示の範囲は、何れかの請求項に現在記載されているものと同一の発明に関係するか否かに拘わらず、及び本発明が解決するのと同一の技術的課題の何れか又は全てを解決するか否かに拘わらず、ここに明示的に又は暗示的に開示された如何なる新規な特徴若しくは新規な特徴の組合せ又はそれらの一般化をも含むものと理解されるべきである。
【００４９】
出願人は、本出願又は本出願から派生する何れかの他の出願の審査の過程の間において、斯様な特徴又は斯様な特徴の組合せに対して新たな請求項を記載することがあることを付記する。
【００５０】
このように、例えば、請求項に記載された発明と同様に、複数のトランジスタセルを備える半導体基体１０を有するようなトレンチ・ゲート半導体装置を製造する方法も開示されており、各トランジスタセルは内部にゲート材料１１を備えて上記半導体基体中に延在するトレンチ２０を有するようなトレンチ・ゲート１１により囲まれ、各トランジスタセルが上記トレンチ・ゲート１１に隣接するチャンネル収容領域１５により分離されているようなソース領域１３及びドレイン領域１４を有し、該方法が、
（ａ）前記半導体基体１０の表面１０ａに第１窓６１ａを有する第１材料の第１マスク６１を形成するステップであって、各第１窓６１ａが後に形成される前記トレンチ２０の中点経路に一致する中点経路を有するようなステップと、
（ｂ）前記半導体基体１０上に第２窓５２ａを有する第２マスク５２Ａ、５２Ｄ及び５２Ｂ、５２Ｅを形成するステップであって、各第２窓５２ａが前記第１窓６１ａ内に前記第１マスク６１の２つの側壁延長部を設けることにより前記第１窓６１ａ内に且つ該第１窓より小さく形成されるようなステップと、
（ｃ）前記トレンチ２０を前記第２窓６２ａにおいて前記半導体基体１０内にエッチングすることにより形成するステップと、
を含む方法、及び
【００５１】
該方法が、
（ｄ）各第１窓６１ａ内に前記第２マスクが形成されるような第２材料の連続した層５２を設けるステップであって、該第２材料の層が前記第１マスク６１の側壁上に直立部５２Ａ、５２Ｂを、前記半導体基体の表面１０ａ上に底部５２Ｃを有するようなステップと、
（ｅ）各第１窓６１ａ内に、前記第２材料の層５２の直立部５２Ａ、５２Ｂを覆うと共に、前記第２窓５２ａが形成されるであろう場所を除き前記第２材料の層の底部５２Ｃを覆うような第３材料５３の中間マスク５３Ａ、５３Ｂを形成するステップと、
（ｆ）各第１窓６１ａ内における前記中間マスク５３Ａ、５３Ｂを用いて、前記第２材料の層の底部５２Ｃをエッチングし、前記第２窓５２ａを形成するステップと、
（ｇ）前記中間マスク５３Ａ、５３Ｂを除去して、各第１窓６１ａ内に前記第２材料５２の１対のＬ字状部分５２Ａ、５２Ｄ及び５２Ｂ、５２Ｅを前記第１マスクの２つの側壁延長部として残存させると共に次いで前記ステップ（ｃ）を実行して前記トレンチを形成するステップであって、各Ｌ字状部分が、頂面が前記半導体基体表面１０ａと平行である一方、側面が該半導体基体表面０１ａと垂直な長方形断面底部５２Ｄ、５２Ｅを有するようなステップと、
を含む。
【図面の簡単な説明】
【図１Ａ】 図１Ａは、本発明の方法の一例による垂直トレンチ・ゲート電力トランジスタの製造における或る段階での半導体基体の一部の断面図であり、トレンチ・ゲート構造及び該トレンチ・ゲート構造の両側におけるトランジスタセルの一部を示す。
【図１Ｂ】 図１Ｂは、本発明の方法の一例による垂直トレンチ・ゲート電力トランジスタの製造における後続の段階での半導体基体の一部の断面図であり、トレンチ・ゲート構造及び該トレンチ・ゲート構造の両側におけるトランジスタセルの一部を示す。
【図１Ｃ】 図１Ｃは、本発明の方法の一例による垂直トレンチ・ゲート電力トランジスタの製造における後続の段階での半導体基体の一部の断面図であり、トレンチ・ゲート構造及び該トレンチ・ゲート構造の両側におけるトランジスタセルの一部を示す。
【図１Ｄ】 図１Ｄは、本発明の方法の一例による垂直トレンチ・ゲート電力トランジスタの製造における後続の段階での半導体基体の一部の断面図であり、トレンチ・ゲート構造及び該トレンチ・ゲート構造の両側におけるトランジスタセルの一部を示す。
【図１Ｅ】 図１Ｅは、本発明の方法の一例による垂直トレンチ・ゲート電力トランジスタの製造における後続の段階での半導体基体の一部の断面図であり、トレンチ・ゲート構造及び該トレンチ・ゲート構造の両側におけるトランジスタセルの一部を示す。
【図１Ｆ】 図１Ｆは、本発明の方法の一例による垂直トレンチ・ゲート電力トランジスタの製造における後続の段階での半導体基体の一部の断面図であり、トレンチ・ゲート構造及び該トレンチ・ゲート構造の両側におけるトランジスタセルの一部を示す。
【図２】 図２は図１Ｆの半導体基体の断面図であり、２つのトランジスタセルを、取り囲むトレンチ・ゲート構造と共に示すと共に、ソース及びドレイン電極を示す。
【図３Ｂ】 図３Ｂは、図１Ｂに示すものに対応する段階ではあるが、本発明の他の例により変更された半導体基体の断面図である。
【図３Ｃ】 図３Ｃは、図１Ｃに示すものに対応する段階ではあるが、本発明の他の例により変更された半導体基体の断面図である。
【図３Ｅ】 図３Ｅは、図１Ｅに示すものに対応する段階ではあるが、本発明の他の例により変更された半導体基体の断面図である。
【図４Ｃ】 図４Ｃは、図３Ｃに示すものに対応する段階ではあるが、本発明の他の例により変更された半導体基体の断面図である。
【図４Ｅ】 図４Ｅは、図３Ｅに示すものに対応する段階ではあるが、本発明の他の例により変更された半導体基体の断面図である。
【図５Ｅ】 図５Ｅは、図１Ｅに示すものに対応する段階ではあるが、本発明の他の例により変更された半導体基体の断面図である。
【図６Ａ】 図６Ａは、本発明による他の例における或る段階での半導体基体の断面図である。
【図６Ｂ】 図６Ｂは、本発明による他の例における後続の段階での半導体基体の断面図である。
【図６Ｃ】 図６Ｃは、本発明による他の例における後続の段階での半導体基体の断面図である。
【図６Ｄ】 図６Ｄは、本発明による他の例における後続の段階での半導体基体の断面図である。
【図６Ｅ】 図６Ｅは、本発明による他の例における後続の段階での半導体基体の断面図である。
【図６Ｆ】 図６Ｆは、本発明による他の例における後続の段階での半導体基体の断面図である。
【図６Ｇ】 図６Ｇは、本発明による他の例における或る段階での半導体基体の断面図である。
【図６Ｈ】 図６Ｈは、本発明による他の例における後続の段階での半導体基体の断面図であり、図３Ｂに示す段階に対応するが変更されている。
【図６Ｉ】 図６Ｉは、本発明による他の例における後続の段階での半導体基体の断面図であり、図３Ｃに示す段階に対応するが変更されている。
【図６Ｊ】 図６Ｊは、本発明による他の例における後続の段階での半導体基体の断面図であり、図３Ｅに示す段階に対応するが変更されている。
Claims (10)
- 複数のトランジスタセルを有する垂直電力トランジスタ・トレンチ・ゲート半導体装置を製造する方法であって、各トランジスタセルは環状ソース領域を有し、前記環状ソース領域は、前記トレンチ・ゲート構造の上部に隣接し、かつ、該トレンチ・ゲート構造に隣接するチャンネル収容基体領域によりドレイン領域から分離されており、
該方法が前記トレンチ・ゲート構造にセルフアラインされることとなるように前記環状ソース領域を形成するステップを含む方法において、前記方法が、
（ａ）半導体基体上に、第１材料からなる第１マスクを形成し、
次いで、前記第１マスクに、前記第１マスクを貫通する複数の第１窓を形成するステップと、
（ｂ）前記トレンチ・ゲート構造を形成するステップであって、
前記第１マスクを用いて、前記半導体基体中に延びるトレンチを形成し、
前記半導体基体の表面よりも上方への、前記第１窓の側壁に接する延長部を伴って、ゲート絶縁層を前記トレンチ内に形成し、
前記トレンチ内の前記ゲート絶縁層上にゲート材料を堆積し、
前記ゲート材料を前記半導体基体の表面のレベルにエッチバックする、
ステップと、
（ｃ）前記各第１窓内にそれぞれ絶縁性第２材料のＵ字状の断面を有する第１絶縁層を設けるステップであって、
前記第２材料は前記第１材料とは異なり、
各前記第１絶縁層を、前記第１窓の側壁に接する前記ゲート絶縁層の前記延長部に接する直立部と、前記トレンチ・ゲート構造における前記ゲート材料に接する上側のゲート絶縁層となっている底部と、を有するように形成し、
第３材料を、少なくとも前記第１絶縁層の前記底部に堆積する、
ステップと、
（ｄ１）
前記第１マスクの上部及び前記ゲート絶縁層の前記延長部の上部から前記第１絶縁層を除去し、
前記第１マスクを除去し、
前記ゲート絶縁層の前記延長部を除去する、
ステップと、
（ｄ２）
前記第１マスクを形成する前、または前記延長部を除去した後に、
前記半導体基体に第１導電型の前記チャンネル収容基体領域を形成し、
前記半導体基体の上部であって前記チャンネル収容基体領域上に、第２導電型の領域を形成する、
ステップと、
（ｄ３）
前記第２導電型の領域上に、前記第１絶縁層における前記直立部の外側表面と接している垂直面と、水平底面と、を有するように、各前記第１スペーサを形成する、
ステップと、
（ｅ１）前記環状ソース領域を形成するステップであって、
前記第１スペーサをマスクとして前記第２導電型の領域をエッチングすることにより前記環状ソース領域を形成し、
前記環状ソース領域の前記トレンチ・ゲート構造から横方向へ延びる広がりは、前記第１スペーサにおける前記水平底面の横方向への広がりにより決定され、
前記環状ソース領域の垂直側面及び前記チャンネル収容基体領域の上面を露出させる、
ステップと、
（ｅ２）
前記第１スペーサを、前記環状ソース領域の上面が露出するまでエッチングし、
前記第１絶縁層の前記直立部をエッチバックする、
ステップと、
（ｆ）前記環状ソース領域及び該環状ソース領域に隣接する前記チャンネル収容基体領域に接触するソース電極を設けるステップと、
を有することを特徴とする方法。 - 請求項１に記載の方法において、
ステップ（ｄ）において絶縁材料からなる前記第１スペーサを形成する前に、前記第３材料は除去され、前記第１スペーサが形成されると同時に、さらに、前記第１絶縁層の前記直立部の内側面に対して第２スペーサが形成され、これらのさらに形成された絶縁材料からなる前記第２スペーサが、前記第１絶縁層の前記底部を埋め込む、
ことを特徴とする方法。 - 請求項１又は請求項２に記載の方法において、
前記半導体基体が単結晶シリコンであり、
前記ゲート絶縁層が二酸化シリコンであり、
前記第１材料が二酸化シリコンであり、
前記第２材料が窒化シリコンである、
ことを特徴とする方法。 - 請求項１ないし３の何れか１項に記載の方法において、
前記ステップ（ｆ）において前記ソース電極を前記環状ソース領域の露出させた側面及び前記環状ソース領域の露出させた上面に接触させることを特徴とする方法。 - 請求項１ないし４の何れか１項に記載の方法において、前記第２導電型の領域は前記第１マスクの除去後にドーパントの注入及び拡散により形成されることを特徴とする方法。
- 複数のトランジスタセルを有する垂直電力トランジスタ・トレンチ・ゲート半導体装置を製造する方法であって、各トランジスタセルは環状ソース領域を有し、前記環状ソース領域は、前記トレンチ・ゲート構造の上部に隣接し、かつ、該トレンチ・ゲート構造に隣接するチャンネル収容基体領域によりドレイン領域から分離されており、
該方法が前記トレンチ・ゲート構造にセルフアラインされることとなるように前記環状ソース領域を形成するステップを含む方法において、前記方法が、
（ａ）半導体基体上に、第１材料からなる第１マスクを形成し、
次いで、前記第１マスクに、前記第１マスクを貫通する複数の第１窓を形成するステップと、
（ｂ）
（ｂ１）前記第１マスクを用いて、前記半導体基体中に延びるトレンチを形成するサブステップと、
（ｂ２）前記第１窓を拡幅させて、前記トレンチ付近の前記半導体基体の表面を露出させるように、前記第１マスクを部分的にエッチングするサブステップと、
（ｂ３）前記トレンチに隣接する露出させた前記半導体基体の表面に水平延長部を伴って、前記トレンチの底部と、側壁と、にゲート絶縁層を形成するサブステップと、
（ｂ４）前記トレンチ内の前記ゲート絶縁層上に、ゲート材料を堆積し、
次いで、前記ゲート絶縁層の前記水平延長部の頂面と水平になるように、当該ゲート材料をエッチバックするサブステップと、
によって前記トレンチ・ゲート構造を形成するステップと、
（ｃ）前記各第１窓内に絶縁性第２材料からなるＵ字状の断面を有する第１絶縁層を設けるステップであって、
前記第２材料は、前記第１材料とは異なり、
各前記第１絶縁層を、前記第１マスクと隣接する直立部と、底部と、を有し、前記底部が、前記トレンチ・ゲート構造における前記ゲート材料に接する上側のゲート絶縁層となり、かつ、前記ゲート絶縁層の水平延長部上に水平に延びるように形成し、
第３材料を、少なくとも前記第１絶縁層の前記底部に堆積する、
ステップと、
（ｄ１）
前記第１マスクの上部から前記第１絶縁層を除去し、
前記第１マスクを除去する、
ステップと、
（ｄ２）
前記第１マスクを形成する前、または前記第１マスクを除去した後に、
前記半導体基体に第１導電型の前記チャンネル収容基体領域を形成し、
前記半導体基体の上部であって前記チャンネル収容基体領域上に、第２導電型の領域を形成する、
ステップと、
（ｄ３）
前記第２導電型の領域上に、前記第１絶縁層における前記直立部の外側表面と接している垂直面と、水平底面と、を有するように、各前記第１スペーサを形成する、
ステップと、
（ｅ１）前記環状ソース領域を形成するステップであって、
前記第１スペーサをマスクとして前記第２導電型の領域をエッチングすることにより前記環状ソース領域を形成し、
前記環状ソース領域の前記トレンチ・ゲート構造から横方向へ延びる広がりは、前記第１スペーサにおける前記水平底面の横方向への広がりにより決定され、
前記環状ソース領域の垂直側面及び前記チャンネル収容基体領域の上面を露出させる、
ステップと、
（ｅ２）
前記第１スペーサを、前記環状ソース領域の上面が露出するまでエッチングし、
前記第１絶縁層の前記直立部をエッチバックする、
ステップと、
（ｆ）前記環状ソース領域及び該環状ソース領域に隣接する前記チャンネル収容基体領域に接触するソース電極を設けるステップと、
を有することを特徴とする方法。 - 複数のトランジスタセルを有する垂直電力トランジスタ・トレンチ・ゲート半導体装置を製造する方法であって、各トランジスタセルは環状ソース領域を有し、前記環状ソース領域は、前記トレンチ・ゲート構造の上部に隣接し、かつ、該トレンチ・ゲート構造に隣接するチャンネル収容基体領域によりドレイン領域から分離されており、
該方法が前記トレンチ・ゲート構造にセルフアラインされることとなるように前記環状ソース領域を形成するステップを含む方法において、前記方法が、
（ａ）半導体基体上に、第１材料からなる第１マスクを形成し、
次いで、前記第１マスクに、前記第１マスクを貫通する複数の第１窓を形成するステップと、
（ｂ）
（ｂ１）前記第１マスクを用いて、前記半導体基体中に延びるトレンチを形成するサブステップと、
（ｂ２）前記第１窓を拡幅させて、前記トレンチ付近の前記半導体基体の表面を露出させるように、前記第１マスクを部分的にエッチングするサブステップと、
（ｂ３）前記トレンチに隣接する露出させた前記半導体基体の表面に水平延長部を伴って、前記トレンチの底部と、側壁と、にゲート絶縁層を形成するサブステップと、
（ｂ４）前記トレンチ内の前記ゲート絶縁層上に、ゲート材料を堆積し、
次いで、前記ゲート絶縁層の前記水平延長部の頂面と水平になるように、当該ゲート材料をエッチバックするサブステップと、
によって前記トレンチ・ゲート構造を形成するステップと、
（ｃ）前記各第１窓内に絶縁性第２材料からなるＵ字状の断面を有する第１絶縁層を設けるステップであって、
前記第２材料が前記第１材料と同一材料であって、
各前記第１絶縁層を、前記第１マスクと隣接する直立部と、底部と、を有し、前記底部が、前記トレンチ・ゲート構造における前記ゲート材料に接する上側のゲート絶縁層となり、かつ、前記ゲート絶縁層の水平延長部上に水平に延びるように形成し、
第３材料を、少なくとも前記第１絶縁層の前記底部に堆積する、
ステップと、
（ｄ１）
前記第１マスクの上部から前記第１絶縁層を除去し、
前記第１絶縁層の前記直立部を除去し、
前記第１マスクを除去し、
前記ゲート絶縁層の前記水平延長部の一部を除去する、
ステップと、
（ｄ２）
前記第１マスクを形成する前、または前記水平延長部の一部を除去した後に、
前記半導体基体に第１導電型の前記チャンネル収容基体領域を形成し、
前記半導体基体の上部であって前記チャンネル収容基体領域上に、第２導電型の領域を形成する、
ステップと、
（ｄ３）
前記第２導電型の領域上に、前記第３材料の側面と接している垂直面と、水平底面と、を有するように、各前記第１スペーサを形成する、
ステップと、
（ｅ１）前記環状ソース領域を形成するステップであって、
前記第１スペーサをマスクとして前記第２導電型の領域をエッチングすることにより前記環状ソース領域を形成し、
前記環状ソース領域の前記トレンチ・ゲート構造から横方向へ延びる広がりは、前記第１スペーサにおける前記水平底面の横方向への広がりにより決定され、
前記環状ソース領域の垂直側面及び前記チャンネル収容基体領域の上面を露出させる、
ステップと、
（ｅ２）
前記第１スペーサを、前記環状ソース領域の上面が露出するまでエッチングするステップと、
（ｆ）前記環状ソース領域及び該環状ソース領域に隣接する前記チャンネル収容基体領域に接触するソース電極を設けるステップと、
を有することを特徴とする方法。 - 複数のトランジスタセルを有する垂直電力トランジスタ・トレンチ・ゲート半導体装置を製造する方法であって、各トランジスタセルは環状ソース領域を有し、前記環状ソース領域は、前記トレンチ・ゲート構造の上部に隣接し、かつ、該トレンチ・ゲート構造に隣接するチャンネル収容基体領域によりドレイン領域から分離されており、
該方法が前記トレンチ・ゲート構造にセルフアラインされることとなるように前記環状ソース領域を形成するステップを含む方法において、前記方法が、
（ａ１）半導体基体上に、第１材料からなる第１マスクを形成し、
次いで、前記第１マスクに、前記第１マスクを貫通する複数の第１窓を形成するステップと、
（ａ２）各前記第１窓内に第２材料からなるＵ字状の断面を有する第２絶縁層を形成するステップであって、
前記第２材料は、前記第１材料とは異なり、
各前記第２絶縁層を、直立部と、底部と、を有し、前記直立部は前記第１窓の側壁上に存在し、前記底部は前記半導体基体の表面上に存在するように形成する、
ステップと、
（ａ３）各前記第２絶縁層の前記底部の中央部を除去して、前記底部にエッチング窓を形成するステップと、
（ｂ）
（ｂ１）前記エッチング窓において、前記半導体基体の中にトレンチをエッチングするサブステップと、
（ｂ２）残っている前記第２絶縁層を除去するサブステップと、
（ｂ３）前記トレンチに隣接する露出させた前記半導体基体の表面に水平延長部を伴って、前記トレンチの底部と、側壁と、にゲート絶縁層を形成するサブステップと、
（ｂ４）前記トレンチ内の前記ゲート絶縁層上にゲート材料を堆積し、
次いで、前記ゲート絶縁層の前記水平延長部の頂面と水平になるように、当該ゲート材料をエッチバックするサブステップと、
によって前記トレンチ・ゲート構造を形成するステップと、
（ｃ）前記各第１窓内に、更に絶縁性前記第２材料のＵ字状の断面を有する第１絶縁層を設けるステップであって、
各前記第１絶縁層を、前記第１マスクと隣接する直立部と、底部と、を有し、前記底部が、前記トレンチ・ゲート構造における前記ゲート材料に接する上側のゲート絶縁層となり、かつ、前記ゲート絶縁層の水平延長部上に延在するように形成し、
第３材料を、少なくとも前記第１絶縁層の前記底部に堆積する、
ステップと、
（ｄ１）
前記第１マスクの上部から前記第１絶縁層を除去し、
前記第１マスクを除去する、
ステップと、
（ｄ２）
前記第１マスクを形成する前、または前記第１マスクを除去した後に、
前記半導体基体に第１導電型の前記チャンネル収容基体領域を形成し、
前記半導体基体の上部であって前記チャンネル収容基体領域上に、第２導電型の領域を形成する、
ステップと、
（ｄ３）
前記第２導電型の領域上に、前記第１絶縁層における前記直立部の外側表面と接している垂直面と、水平底面と、を有するように、各前記第１スペーサを形成する、
ステップと、
（ｅ１）前記環状ソース領域を形成するステップであって、
前記第１スペーサをマスクとして前記第２導電型の領域をエッチングすることにより前記環状ソース領域を形成し、
前記環状ソース領域の前記トレンチ・ゲート構造から横方向へ延びる広がりは、前記第１スペーサにおける前記水平底面の横方向への広がりにより決定され、
前記環状ソース領域の垂直側面及び前記チャンネル収容基体領域の上面を露出させる、
ステップと、
（ｅ２）
前記第１スペーサを、前記環状ソース領域の上面が露出するまでエッチングし、
前記第１絶縁層の前記直立部をエッチバックする、
ステップと、
（ｆ）前記環状ソース領域及び該環状ソース領域に隣接する前記チャンネル収容基体領域に接触するソース電極を設けるステップと、
を有することを特徴とする方法。 - 複数のトランジスタセルを有する垂直電力トランジスタ・トレンチ・ゲート半導体装置を製造する方法であって、各トランジスタセルは環状ソース領域を有し、前記環状ソース領域は、前記トレンチ・ゲート構造の上部に隣接し、かつ、該トレンチ・ゲート構造に隣接するチャンネル収容基体領域によりドレイン領域から分離されており、
該方法が前記トレンチ・ゲート構造にセルフアラインされることとなるように前記環状ソース領域を形成するステップを含む方法において、前記方法が、
（ａ１）半導体基体上に、第１材料からなる第１マスクを形成し、
次いで、前記第１マスクに、前記第１マスクを貫通する複数の第１窓を形成するステップと、
（ａ２）各前記第１窓内に第２材料からなるＵ字状の断面を有する第２絶縁層を形成するステップであって、
前記第２材料が前記第１材料と同一であって、
各前記第２絶縁層を、直立部と、底部と、を有し、前記直立部は前記第１窓の側壁上に存在し、前記底部は前記半導体基体の表面上に存在するように形成する、
ステップと、
（ａ３）各前記第２絶縁層の前記底部の中央部を除去して、前記底部にエッチング窓を形成するステップと、
（ｂ）
（ｂ１）前記エッチング窓において、前記半導体基体の中にトレンチをエッチングするサブステップと、
（ｂ２）残っている前記第２絶縁層を除去するサブステップと、
（ｂ３）前記トレンチに隣接する露出させた前記半導体基体の表面に水平延長部を伴って、前記トレンチの底部と、側壁と、にゲート絶縁層を形成するサブステップと、
（ｂ４）前記トレンチ内の前記ゲート絶縁層上にゲート材料を堆積し、
次いで、前記ゲート絶縁層の前記水平延長部の頂面と水平になるように、当該ゲート材料をエッチバックするサブステップと、
によって前記トレンチ・ゲート構造を形成するステップと、
（ｃ）前記各第１窓内に、更に絶縁性前記第２材料のＵ字状の断面を有する第１絶縁層を設けるステップであって、
各前記第１絶縁層を、前記第１マスクと隣接する直立部と、底部と、を有し、前記底部が、前記トレンチ・ゲート構造における前記ゲート材料に接する上側のゲート絶縁層となり、かつ、前記ゲート絶縁層の水平延長部上に延在するように形成し、
第３材料を、少なくとも前記第１絶縁層の前記底部に堆積する、
ステップと、
（ｄ１）
前記第１マスクの上部から前記第１絶縁層を除去し、
前記第１絶縁層の前記直立部を除去し、
前記第１マスクを除去し、
前記ゲート絶縁層の前記水平延長部の一部を除去する、
ステップと、
（ｄ２）
前記第１マスクを形成する前、または前記水平延長部の一部を除去した後に、
前記半導体基体に第１導電型の前記チャンネル収容基体領域を形成し、
前記半導体基体の上部であって前記チャンネル収容基体領域上に、第２導電型の領域を形成する、
ステップと、
（ｄ３）
前記第２導電型の領域上に、前記第３材料の側面と接している垂直面と、水平底面と、を有するように、各前記第１スペーサを形成する、
ステップと、
（ｅ１）前記環状ソース領域を形成するステップであって、
前記第１スペーサをマスクとして前記第２導電型の領域をエッチングすることにより前記環状ソース領域を形成し、
前記環状ソース領域の前記トレンチ・ゲート構造から横方向へ延びる広がりは、前記第１スペーサにおける前記水平底面の横方向への広がりにより決定され、
前記環状ソース領域の垂直側面及び前記チャンネル収容基体領域の上面を露出させる、
ステップと、
（ｅ２）
前記第１スペーサを、前記環状ソース領域の上面が露出するまでエッチングするステップと、
（ｆ）前記環状ソース領域及び該環状ソース領域に隣接する前記チャンネル収容基体領域に接触するソース電極を設けるステップと、
を有することを特徴とする方法。 - 請求項８に記載の方法において、
前記半導体基体が単結晶シリコンであり、
前記ゲート絶縁層が二酸化シリコンであり、
前記第１材料が二酸化シリコンであり、
前記第２材料が窒化シリコンである、
ことを特徴とする方法。
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