CN113299599A - 一种自对准的场效应晶体管及其制备方法 - Google Patents
一种自对准的场效应晶体管及其制备方法 Download PDFInfo
- Publication number
- CN113299599A CN113299599A CN202110374319.0A CN202110374319A CN113299599A CN 113299599 A CN113299599 A CN 113299599A CN 202110374319 A CN202110374319 A CN 202110374319A CN 113299599 A CN113299599 A CN 113299599A
- Authority
- CN
- China
- Prior art keywords
- layer
- oxide layer
- silicon
- based epitaxial
- dielectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 13
- 238000002353 field-effect transistor method Methods 0.000 title description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 55
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 53
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 53
- 239000010703 silicon Substances 0.000 claims abstract description 53
- 229920005591 polysilicon Polymers 0.000 claims abstract description 37
- 230000005669 field effect Effects 0.000 claims abstract description 17
- 230000004888 barrier function Effects 0.000 claims description 56
- 238000005530 etching Methods 0.000 claims description 39
- 238000002347 injection Methods 0.000 claims description 19
- 239000007924 injection Substances 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 18
- 229920002120 photoresistant polymer Polymers 0.000 claims description 11
- 238000011049 filling Methods 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 150000004767 nitrides Chemical group 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 208
- 238000000137 annealing Methods 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Geometry (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供一种自对准的场效应晶体管及其制备方法,于硅基外延层的表面和栅极多晶硅的表面依次形成第二氧化层和第二介质层,于栅极多晶硅两边的侧壁区域有侧壁的第二介质层,刻蚀第二介质层并保留侧壁的第二介质层,由侧壁的第二介质层形成接触孔的自对准,刻蚀第二氧化层和硅基外延层形成接触孔。可不通过光刻对准的方式形成有源区接触孔,而是采用侧壁介质层的形式形成有源区接触孔,在器件尺寸进一步缩小时,降低对准难度,优化器件的性能。
Description
技术领域
本发明涉及晶体管制备技术领域,尤其涉及一种自对准的场效应晶体管及其制备方法。
背景技术
随着功率器件尺寸的不断缩小,硅基MOSFET对于各项单项工艺的要求也不断升高,如何在实现尽可能小的器件结构下保证工艺的稳定量产,是对目前主流MOS器件制造过程的一个挑战。
如图1A-1F,如现有技术的SGT的制造工艺主要包括以下步骤:
步骤A1,在硅基外延层1’上生长一层氧化层作为阻挡层2’;
步骤A2,在阻挡层上表面覆盖光刻胶3’,显影并蚀刻阻挡层2’;
步骤A3,除去光刻胶3’,蚀刻硅基外延层1’形成沟槽4’;
步骤A4,蚀刻去除剩余阻挡层2’,并在硅基外延层1’和沟槽4’内生长一层氧化层5’;
步骤A5,在沟槽4’内填充源极多晶硅6’,并回刻至硅基外延层表面以下;
步骤A6,采用湿法刻蚀氧化层5’,使得沟槽4’侧壁的氧化层5’低于源极多晶硅6’的顶部;
步骤A7,采用热生长工艺在氧化层5’表面和源极多晶硅6’表面生长栅氧化层7’,填充栅极多晶硅8’并回刻;
步骤A8,在硅基外延层1’进行Body区和源极注入,形成BODY注入层9’和源极注入层10’,退火;
步骤A9,在表面依次生长一层氧化层11’和层间介质层(ILD)12’,在层间介质层的表面覆盖光刻胶,刻蚀并形成接触孔13’;
步骤A10,在接触孔13’内沉积金属层14’,在表面形成一层钝化层15’。
在上述的SGT的制造工艺中,有源区内接触孔需要使用一层光刻胶进行对准刻蚀,如果器件的尺寸进一步缩小,这种光刻胶对准工艺难度较大。
发明内容
本发明提供一种自对准的场效应晶体管及其制备方法,旨在解决现有技术中SGT器件尺寸进一步缩小的情况下光刻对准工艺难度增加的技术问题。
一种自对准的场效应晶体管的制备方法,应用于包含屏蔽栅沟槽型的场效应晶体管的制备,其特征在于,包括如下步骤:
步骤A1,提供一硅基外延层,与硅基外延层的表面形成阻挡层,阻挡层至少包括一第一介质层,第一介质层位于阻挡层的最外层;
步骤A2,刻蚀部分阻挡层和硅基外延层从而形成若干第一沟槽;
步骤A3,于剩余的阻挡层的表面和第一沟槽内生长第一氧化层,在第一沟槽内形成由第一氧化层包围的第二沟槽;
步骤A4,于第二沟槽内填充源极多晶硅,并回刻至第一氧化层表面;
步骤A5,刻蚀源极多晶硅,使得源极多晶硅的表面低于硅基外延层的表面;
步骤A6,刻蚀第一氧化层,使得第一沟槽侧壁的第一氧化层的表面低于源极多晶硅的表面,同时使得阻挡层中的第一介质层露出表面;
步骤A7,于源极多晶硅的表面、第一沟槽的侧壁和第一沟槽内的第一氧化层的表面生长栅氧化层;
步骤A8,于第一沟槽内填充栅极多晶硅,并回刻至阻挡层中的第一介质层的表面;
步骤A9,去除阻挡层;
步骤A10,于硅基外延层内依次形成第一注入层和第二注入层;
步骤A11,于硅基外延层的表面和栅极多晶硅的表面依次形成第二氧化层和第二介质层,于栅极多晶硅两边的侧壁区域有侧壁的第二介质层;
步骤A12,刻蚀第二介质层并保留侧壁的第二介质层;
步骤A13,由侧壁的第二介质层形成接触孔的自对准;
步骤A14,刻蚀第二氧化层和硅基外延层形成接触孔;
步骤A15,于接触孔填充金属并回刻至第二氧化层的表面。
进一步的,第一介质层为氮化层。
进一步的,其特征在于,阻挡层为第一介质层-氧化层的层叠结构,阻挡层的氧化层在阻挡层的最外层;
在步骤A6中,刻蚀第一氧化层和阻挡层的最外层的氧化层使得第一介质层露出表面。
进一步的,阻挡层为氧化层-第一介质层-氧化层的层叠结构;
在步骤A6中,刻蚀第一氧化层和阻挡层的最外层的氧化层使得第一介质层露出表面。
进一步的,第二介质层为氮化层。
进一步的,步骤A2中,刻蚀部分阻挡层和硅基外延层从而形成若干第一沟槽包括以下步骤:
步骤A21,于阻挡层表面覆盖光刻胶,刻蚀部分阻挡层以露出部分硅基外延层的表面;
步骤A22,去除光刻胶,刻蚀硅基外延层形成第一沟槽。
进一步的,在步骤A6中,采用湿法刻蚀第一氧化层。
进一步的,在步骤A11中,通过化学气相沉积形成第二氧化层。
进一步的,在步骤A11中,在形成第二氧化层之前,还通过热生长的方法在硅基外延层的表面和栅极多晶硅的表面形成第三氧化层。
一种自对准的场效应晶体管,其特征在于,采用前述的一种自对准的场效应晶体管的制备方法,包括:
硅基外延层;
硅基外延层上设置有第一沟槽;
第一沟槽底面和侧壁上具有第一氧化层,第一氧化层围成第二沟槽;
第二沟槽内填充有源极多晶硅;
第一氧化层的表面低于源极多晶硅的表面,源极多晶硅的表面低于硅基外延层的表面;
源极多晶硅的表面和第一氧化层的表面形成一栅氧化层;
栅氧化层上设置有栅极多晶硅;
硅基外延层内形成有第一注入层和第二注入层;
栅极多晶硅表面覆盖有第二氧化层,在栅极多晶硅两侧的侧壁区域有侧壁的第二氧化层,侧壁的第二氧化层处形成有侧壁的第二介质层;
以侧壁的第二介质层为自对准形成有接触孔,接触孔内填充有金属。
本发明的有益技术效果是:通过设计一种自对准的场效应晶体管的制备方法,可不通过光刻对准的方式形成有源区接触孔,而是采用侧壁介质层的形式形成有源区接触孔,在器件尺寸进一步缩小时,降低对准难度,优化器件的性能。
附图说明
图1A-1F为现有技术场效应晶体管制备工艺过程中的结构示意图;
图2A-2I为本发明一种自对准的场效应晶体管制备方法过程中的结构示意图;
图3-4为本发明一种自对准的场效应晶体管制备方法的步骤流程图。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例,都属于本发明保护的范围。
需要说明的是,在不冲突的情况下,本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明,但不作为本发明的限定。
参见图2A-2I、图3和图4,本发明提供一种自对准的场效应晶体管的制备方法,应用于包含屏蔽栅沟槽型的场效应晶体管的制备,其特征在于,包括如下步骤:
步骤A1,提供一硅基外延层1,与硅基外延层的表面形成阻挡层2,阻挡层至少包括一第一介质层3,第一介质层位于阻挡层2的最外层;
步骤A2,刻蚀部分阻挡层2和硅基外延层1从而形成若干第一沟槽4;
步骤A3,于剩余的阻挡层2的表面和第一沟槽4内生长第一氧化层5,在第一沟槽4内形成由第一氧化层5包围的第二沟槽;
步骤A4,于第二沟槽内填充源极多晶硅7,并回刻至第一氧化层5表面;
步骤A5,刻蚀源极多晶硅7,使得源极多晶硅7的表面低于硅基外延层1的表面;
步骤A6,刻蚀第一氧化层5,使得第一沟槽4侧壁的第一氧化层5的表面低于源极多晶硅7的表面,同时使得阻挡层2中的第一介质层3露出表面;
步骤A7,于源极多晶硅7的表面、第一沟槽4的侧壁和第一沟槽4内的第一氧化层5的表面生长栅氧化层8;
步骤A8,于第一沟槽4内填充栅极多晶硅9,并回刻至阻挡层2中的第一介质层3的表面;
步骤A9,去除阻挡层2;并退火;
步骤A10,于硅基外延层1内依次形成第一注入层10和第二注入层11;
步骤A11,于硅基外延层1的表面和栅极多晶硅9的表面依次形成第二氧化层12和第二介质层13,于栅极多晶硅9两边的侧壁区域有侧壁的第二介质层13;
步骤A12,刻蚀第二介质层13并保留侧壁的第二介质层13;
步骤A13,由侧壁的第二介质层13形成接触孔14的自对准;
步骤A14,刻蚀第二氧化层12和硅基外延层1形成接触孔14;
步骤A15,于接触孔14填充金属15并回刻至第二氧化层12的表面。
具体的,第一注入层10为body区注入层,第二注入层11为源极注入层。
进一步的,第一介质层3为氮化层。
进一步的,其特征在于,阻挡层2为第一介质层-氧化层的层叠结构,阻挡层的氧化层16在阻挡层2的最外层;
在步骤A6中,刻蚀第一氧化层5和阻挡层的最外层的氧化层16使得第一介质层3露出表面。
进一步的,阻挡层为氧化层-第一介质层-氧化层的层叠结构;
在步骤A6中,刻蚀第一氧化层5和阻挡层的最外层的氧化层16使得第一介质层3露出表面。
具体的,本发明通过氧化层-第一介质层-氧化层的阻挡层结构,可以使得使栅极多晶硅表面与第一介质层平齐。
进一步的,第二介质层13为氮化层。
进一步的,步骤A2中,刻蚀部分阻挡层2和硅基外延层1从而形成若干第一沟槽4包括以下步骤:
步骤A21,于阻挡层2表面覆盖光刻胶17,刻蚀部分阻挡层2以露出部分硅基外延层1的表面;
步骤A22,去除光刻胶17,刻蚀硅基外延层1形成第一沟槽4。
进一步的,在步骤A6中,采用湿法刻蚀第一氧化层5。
进一步的,在步骤A11中,通过化学气相沉积形成第二氧化层12。
进一步的,在步骤A11中,在形成第二氧化层12之前,还通过热生长的方法在硅基外延层1的表面和栅极多晶硅9的表面形成第三氧化层6。
参见图2I,本发明还提供一种自对准的场效应晶体管,其特征在于,采用前述的一种自对准的场效应晶体管的制备方法,包括:
硅基外延层1;
硅基外延层1上设置有第一沟槽4;
第一沟槽4底面和侧壁上具有第一氧化层5,第一氧化层围成第二沟槽;
第二沟槽内填充有源极多晶硅7;
第一氧化层5的表面低于源极多晶硅7的表面,源极多晶硅7的表面低于硅基外延层1的表面;
源极多晶硅7的表面和第一氧化层5的表面形成一栅氧化层8;
栅氧化层8上设置有栅极多晶硅9;
硅基外延层1内形成有第一注入层10和第二注入层11;
栅极多晶硅9表面覆盖有第二氧化层12,在栅极多晶硅9两侧的侧壁区域有侧壁的第二氧化层12,侧壁的第二氧化层12形成有侧壁的第二介质层13;
以侧壁的第二介质层13为自对准形成有接触孔14,接触孔14内填充有金属15。
以上仅为本发明较佳的实施例,并非因此限制本发明的实施方式及保护范围,对于本领域技术人员而言,应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案,均应当包含在本发明的保护范围内。
Claims (10)
1.一种自对准的场效应晶体管的制备方法,应用于包含屏蔽栅沟槽型的场效应晶体管的制备,其特征在于,包括如下步骤:
步骤A1,提供一硅基外延层,与所述硅基外延层的表面形成阻挡层,所述阻挡层至少包括一第一介质层,所述第一介质层位于所述阻挡层的最外层;
步骤A2,刻蚀部分所述阻挡层和所述硅基外延层从而形成若干第一沟槽;
步骤A3,于剩余的所述阻挡层的表面和所述第一沟槽内生长第一氧化层,在所述第一沟槽内形成由所述第一氧化层包围的第二沟槽;
步骤A4,于所述第二沟槽内填充源极多晶硅,并回刻至所述第一氧化层表面;
步骤A5,刻蚀所述源极多晶硅,使得所述源极多晶硅的表面低于所述硅基外延层的表面;
步骤A6,刻蚀所述第一氧化层,使得所述第一沟槽侧壁的所述第一氧化层的表面低于所述源极多晶硅的表面,同时使得阻挡层中的所述第一介质层露出表面;
步骤A7,于所述源极多晶硅的表面、所述第一沟槽的侧壁和所述第一沟槽内的所述第一氧化层的表面生长栅氧化层;
步骤A8,于所述第一沟槽内填充栅极多晶硅,并回刻至所述阻挡层中的所述第一介质层的表面;
步骤A9,去除所述阻挡层;
步骤A10,于所述硅基外延层内依次形成第一注入层和第二注入层;
步骤A11,于所述硅基外延层的表面和所述栅极多晶硅的表面依次形成第二氧化层和第二介质层,于所述栅极多晶硅两边的侧壁区域具有有侧壁的所述第二介质层;
步骤A12,刻蚀所述第二介质层并保留侧壁的所述第二介质层;
步骤A13,由所述侧壁的所述第二介质层形成接触孔的自对准;
步骤A14,刻蚀所述第二氧化层和所述硅基外延层形成所述接触孔;
步骤A15,于所述接触孔填充金属并回刻至所述第二氧化层的表面。
2.如权利要求1所述的一种自对准的场效应晶体管的制备方法,其特征在于,所述第一介质层为氮化层。
3.如权利要求1所述的一种自对准的场效应晶体管的制备方法,其特征在于,所述阻挡层为第一介质层-氧化层的层叠结构,所述阻挡层的所述氧化层在所述阻挡层的最外层;
在所述步骤A6中,刻蚀所述第一氧化层和所述阻挡层的最外层的氧化层使得所述第一介质层露出表面。
4.如权利要求1所述的一种自对准的场效应晶体管的制备方法,其特征在于,所述阻挡层为氧化层-第一介质层-氧化层的层叠结构;
在所述步骤A6中,刻蚀所述第一氧化层和所述阻挡层的最外层的氧化层使得所述第一介质层露出表面。
5.如权利要求1所述的一种自对准的场效应晶体管的制备方法,其特征在于,所述第二介质层为氮化层。
6.如权利要求1所述的一种自对准的场效应晶体管的制备方法,其特征在于,所述步骤A2中,刻蚀部分所述阻挡层和所述硅基外延层从而形成若干第一沟槽包括以下步骤:
步骤A21,于所述阻挡层表面覆盖光刻胶,刻蚀部分所述阻挡层以露出部分所述硅基外延层的表面;
步骤A22,去除所述光刻胶,刻蚀所述硅基外延层形成所述第一沟槽。
7.如权利要求1所述的一种自对准的场效应晶体管的制备方法,其特征在于,在所述步骤A6中,采用湿法刻蚀所述第一氧化层。
8.如权利要求1所述的一种自对准的场效应晶体管的制备方法,其特征在于,在所述步骤A11中,通过化学气相沉积形成所述第二氧化层。
9.如权利要求8所述的一种自对准的场效应晶体管的制备方法,其特征在于,在所述步骤A11中,在形成所述第二氧化层之前,还通过热生长的方法在所述硅基外延层的表面和所述栅极多晶硅的表面形成第三氧化层。
10.一种自对准的场效应晶体管,其特征在于,采用如权利要求1-9任意一项所述的一种自对准的场效应晶体管的制备方法,包括:
硅基外延层;
所述硅基外延层上设置有第一沟槽;
所述第一沟槽底面和侧壁上具有第一氧化层,所述第一氧化层围成第二沟槽;
所述第二沟槽内填充有源极多晶硅;
所述第一氧化层的表面低于所述源极多晶硅的表面,所述源极多晶硅的表面低于所述硅基外延层的表面;
所述源极多晶硅的表面和所述第一氧化层的表面形成一栅氧化层;
所述栅氧化层上设置有栅极多晶硅;
所述硅基外延层内形成有第一注入层和第二注入层;
所述栅极多晶硅表面覆盖有第二氧化层,在所述栅极多晶硅两侧的侧壁区域有侧壁的第二氧化层,所述侧壁的第二氧化层处形成有侧壁的第二介质层;
以所述侧壁的第二介质层为自对准形成有接触孔,所述接触孔内填充有金属。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110374319.0A CN113299599A (zh) | 2021-04-07 | 2021-04-07 | 一种自对准的场效应晶体管及其制备方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110374319.0A CN113299599A (zh) | 2021-04-07 | 2021-04-07 | 一种自对准的场效应晶体管及其制备方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN113299599A true CN113299599A (zh) | 2021-08-24 |
Family
ID=77319422
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202110374319.0A Pending CN113299599A (zh) | 2021-04-07 | 2021-04-07 | 一种自对准的场效应晶体管及其制备方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN113299599A (zh) |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102881573A (zh) * | 2011-07-11 | 2013-01-16 | 中国科学院微电子研究所 | 一种晶体管和半导体器件及其制作方法 |
CN103545364A (zh) * | 2012-07-11 | 2014-01-29 | 上海华虹Nec电子有限公司 | 自对准接触孔的小尺寸mosfet结构及制作方法 |
CN106206322A (zh) * | 2016-08-30 | 2016-12-07 | 西安龙腾新能源科技发展有限公司 | 自对准低压超结mofet的制造方法 |
CN106356299A (zh) * | 2015-07-13 | 2017-01-25 | 联华电子股份有限公司 | 具有自我对准间隙壁的半导体结构及其制作方法 |
CN106920752A (zh) * | 2017-03-15 | 2017-07-04 | 西安龙腾新能源科技发展有限公司 | 低压超结mosfet栅源氧化层结构及制造方法 |
US9716158B1 (en) * | 2016-03-21 | 2017-07-25 | International Business Machines Corporation | Air gap spacer between contact and gate region |
CN108735605A (zh) * | 2018-01-23 | 2018-11-02 | 西安龙腾新能源科技发展有限公司 | 改善沟槽底部场板形貌的屏蔽栅沟槽mosfet制造方法 |
US20190326165A1 (en) * | 2018-04-24 | 2019-10-24 | Globalfoundries Inc. | Vertical-transport field-effect transistors having gate contacts located over the active region |
-
2021
- 2021-04-07 CN CN202110374319.0A patent/CN113299599A/zh active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102881573A (zh) * | 2011-07-11 | 2013-01-16 | 中国科学院微电子研究所 | 一种晶体管和半导体器件及其制作方法 |
CN103545364A (zh) * | 2012-07-11 | 2014-01-29 | 上海华虹Nec电子有限公司 | 自对准接触孔的小尺寸mosfet结构及制作方法 |
CN106356299A (zh) * | 2015-07-13 | 2017-01-25 | 联华电子股份有限公司 | 具有自我对准间隙壁的半导体结构及其制作方法 |
US9716158B1 (en) * | 2016-03-21 | 2017-07-25 | International Business Machines Corporation | Air gap spacer between contact and gate region |
CN106206322A (zh) * | 2016-08-30 | 2016-12-07 | 西安龙腾新能源科技发展有限公司 | 自对准低压超结mofet的制造方法 |
CN106920752A (zh) * | 2017-03-15 | 2017-07-04 | 西安龙腾新能源科技发展有限公司 | 低压超结mosfet栅源氧化层结构及制造方法 |
CN108735605A (zh) * | 2018-01-23 | 2018-11-02 | 西安龙腾新能源科技发展有限公司 | 改善沟槽底部场板形貌的屏蔽栅沟槽mosfet制造方法 |
US20190326165A1 (en) * | 2018-04-24 | 2019-10-24 | Globalfoundries Inc. | Vertical-transport field-effect transistors having gate contacts located over the active region |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11075297B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
US8525255B2 (en) | Trench MOSFET with trenched floating gates having thick trench bottom oxide as termination | |
JP2002299619A (ja) | 半導体装置およびその製造方法 | |
CN113594039B (zh) | 半导体结构及其形成方法 | |
JP4198465B2 (ja) | トレンチ・ゲート半導体装置の製造 | |
EP0996969B1 (en) | Manufacture of trench-gate semiconductor devices | |
JP3965027B2 (ja) | トレンチ底部に厚いポリシリコン絶縁層を有するトレンチゲート型misデバイスの製造方法 | |
CN111834463A (zh) | 屏蔽栅沟槽mosfet及其制备方法、电子设备 | |
KR100832017B1 (ko) | 채널면적을 증가시킨 반도체소자 및 그의 제조 방법 | |
US8828822B2 (en) | Method for fabricating semiconductor device with reduced Miller capacitance | |
CN113299599A (zh) | 一种自对准的场效应晶体管及其制备方法 | |
KR101790520B1 (ko) | 반도체 소자의 제조 방법 | |
CN113809148A (zh) | 功率元件及其制造方法 | |
JP5135884B2 (ja) | 半導体装置の製造方法 | |
JP4454213B2 (ja) | 絶縁ゲート型半導体装置の製造方法 | |
CN111710608B (zh) | 沟槽mosfet及其制造方法 | |
KR102444384B1 (ko) | 트렌치 파워 mosfet 및 그 제조방법 | |
US20240105792A1 (en) | Trench mosfet and manufacturing method therefor | |
JP2011103436A (ja) | 半導体素子及びその製造方法 | |
TWI413209B (zh) | 半導體裝置及其製作方法 | |
WO2023168742A1 (zh) | 半导体结构及其制作方法 | |
JP2024080157A (ja) | 半導体装置および半導体装置の製造方法 | |
CN116230515A (zh) | 一种半导体器件及其制造方法 | |
CN117690795A (zh) | 一种新型屏蔽栅沟槽场效应晶体管及其制备方法 | |
JP2004349329A (ja) | 絶縁ゲート型半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |