CN111834463A - 屏蔽栅沟槽mosfet及其制备方法、电子设备 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 84
- 238000002360 preparation method Methods 0.000 title abstract description 16
- 230000005669 field effect Effects 0.000 title abstract description 4
- 239000010410 layer Substances 0.000 claims abstract description 287
- 239000011229 interlayer Substances 0.000 claims abstract description 67
- 238000000034 method Methods 0.000 claims abstract description 58
- 238000005530 etching Methods 0.000 claims abstract description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- 210000000746 body region Anatomy 0.000 claims description 19
- 229920005591 polysilicon Polymers 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 17
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 10
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 8
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 abstract 1
- 150000004706 metal oxides Chemical class 0.000 abstract 1
- 238000001312 dry etching Methods 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 239000000463 material Substances 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 238000005498 polishing Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 150000004645 aluminates Chemical class 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供了一种屏蔽栅沟槽MOSFET及其制备方法、电子设备，该制备方法包括：在外延半导体层上形成沟槽；在沟槽的内壁形成第一绝缘层，并在沟槽中形成第一栅极，第一绝缘层和第一栅极延伸至外延半导体层的表面，第一绝缘层用于隔开第一栅极和外延半导体层；刻蚀第一绝缘层和第一栅极，使得刻蚀后的第一绝缘层的表面与刻蚀后的第一栅极的表面共面；在刻蚀后的第一栅极和刻蚀后的第一绝缘层的表面形成层间介电层；在沟槽的上部的侧壁上形成第二绝缘层，并在沟槽的上部中形成第二栅极，其中，沟槽的上部为层间介电层远离第一栅极的表面至沟槽开口的部分。本发明的技术方案利用，能够简化工艺、提高屏蔽栅沟槽MOSFET的性能和可靠性。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种屏蔽栅沟槽MOSFET及其制备方法、电子设备。
背景技术
金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-effectTransistor，MOSFET)作为功率半导体器件，通常被应用于模拟电路和数字电路。屏蔽栅沟槽MOSFET由于具有低的导通电阻和低的栅漏电容，可以提高功率传输或功率转换的效率，因此较传统的MOSFET应用广泛。屏蔽栅沟槽MOSFET包括栅极电极和屏蔽栅极，栅极电极和屏蔽栅极之间通过介电层隔开，介电层的质量和厚度会影响屏蔽栅沟槽MOSFET的栅漏电容值的大小。在现有的制备屏蔽栅沟槽MOSFET的方法中，介电层的制备过程较为复杂，且难以保证获得质量良好的介电层。
发明内容
有鉴于此，本发明实施例提供了一种屏蔽栅沟槽MOSFET及其制备方法、电子设备，能够简化工艺、提高屏蔽栅沟槽MOSFET的性能和可靠性。
第一方面，本发明的实施例提供了一种屏蔽栅沟槽MOSFET的制备方法，包括：在外延半导体层上形成沟槽；在沟槽的内壁形成第一绝缘层，并在沟槽中形成第一栅极，第一绝缘层和第一栅极延伸至外延半导体层的表面，第一绝缘层用于隔开第一栅极和外延半导体层；刻蚀第一绝缘层和第一栅极，使得刻蚀后的第一绝缘层的表面与刻蚀后的第一栅极的表面共面；在刻蚀后的第一栅极和刻蚀后的第一绝缘层的表面形成层间介电层；在沟槽的上部的侧壁上形成第二绝缘层，并在沟槽的上部中形成第二栅极，其中，沟槽的上部为层间介电层远离第一栅极的表面至沟槽开口的部分。
在本发明某些实施例中，刻蚀第一绝缘层和第一栅极，使得刻蚀后的第一绝缘层的表面与刻蚀后的第一栅极的表面共面，包括：刻蚀第一栅极至第一深度；刻蚀第一绝缘层至第二深度，第二深度深于第一深度；刻蚀位于第一深度的第一栅极至第二深度。
在本发明某些实施例中，层间介电层与第二绝缘层均为氧化层，其中，在刻蚀后的第一栅极和刻蚀后的第一绝缘层的表面形成层间介电层，以及在沟槽的上部的侧壁上形成第二绝缘层，包括：通过热氧化方法在刻蚀后的第一栅极的表面、刻蚀后的第一绝缘层的表面以及沟槽的上部的侧壁上形成氧化层。
在本发明某些实施例中，在刻蚀后的第一栅极和刻蚀后的第一绝缘层的表面形成层间介电层，包括：在沟槽的上部的侧壁上沉积介电层，介电层延伸至外延半导体层的表面；在沟槽的上部形成硬掩膜；刻蚀位于外延半导体层的表面以及沟槽的上部的侧壁上的介电层，形成层间介电层；通过刻蚀去除硬掩膜。
在本发明某些实施例中，在沟槽的上部的侧壁上沉积介电层，包括：通过低压化学气相沉积或等离子体增强化学气相沉积方法，在沟槽的上部的侧壁上沉积介电层。
在本发明某些实施例中，在沟槽的上部形成硬掩膜，包括：在沟槽的上部沉积多晶硅，多晶硅覆盖沟槽开口；刻蚀多晶硅形成硬掩膜，硬掩膜使得位于外延半导体层的表面、以及位于沟槽的上部的侧壁上的介电层裸露。
在本发明某些实施例中，在沟槽的上部的侧壁上形成第二绝缘层，包括：通过热氧化方法、低压化学气相沉积方法或等离子体增强化学气相沉积方法在沟槽的上部的侧壁上形成第二绝缘层。
在本发明某些实施例中，第一方面的制备方法还包括：在外延半导体层中形成体区，并在体区中形成源区；在沟槽开口所在的外延半导体层的表面上设置层间膜；设置穿过层间膜和源区的接触孔，并在体区中形成体接触区，接触孔连接至体接触区；在层间膜远离外延半导体层的一侧设置源极电极，源极电极填充接触孔；在外延半导体层的衬底一侧设置漏极电极。
第二方面，本发明的实施例提供了一种屏蔽栅沟槽MOSFET，包括：外延半导体层，外延半导体层上形成有沟槽；第一绝缘层，形成在沟槽的下部的内壁上；第一栅极，形成在沟槽的下部中，其中，第一绝缘层的表面与第一栅极的表面共面，第一绝缘层用于隔开第一栅极和外延半导体层；层间介电层，形成在第一栅极和第一绝缘层的表面；第二绝缘层，形成在沟槽的上部的侧壁上；第二栅极，形成在沟槽的上部中，其中，沟槽的上部为层间介电层远离第一栅极的表面至沟槽开口的部分，沟槽的下部为层间介电层靠近第一栅极的表面至沟槽底部的部分。
在本发明某些实施例中，第二方面的屏蔽栅沟槽MOSFET还包括：层间膜，设置在沟槽开口所在的外延半导体层的表面上；源极电极，设置在层间膜远离外延半导体层的一侧；漏极电极，设置在外延半导体层的衬底一侧；其中，外延半导体层中设置有体区，体区中设置有源区和体接触区，层间膜中设置有接触孔，接触孔穿过层间膜和源区，并连接至体接触区，源极电极填充接触孔。
第三方面，本发明的实施例提供了一种电子设备，包括如上所述的屏蔽栅沟槽MOSFET。
本发明实施例提供了一种屏蔽栅沟槽MOSFET及其制备方法，通过刻蚀将第一栅极的表面与第一绝缘层的表面设置成共面，使得表面共面的第一栅极和第一绝缘层为后续制备层间介电层提供了平整的表面，从而实现利用简单的工艺就可以获得厚度均匀、表面平整的层间介电层，因此能够简化工艺、提高屏蔽栅沟槽MOSFET的性能和可靠性。
附图说明
图1是本发明一示例性实施例提供的屏蔽栅沟槽MOSFET的制备方法的流程示意图。
图2是本发明另一示例性实施例提供的屏蔽栅沟槽MOSFET的制备方法的流程示意图。
图3a至图3k是本发明一示例性实施例提供的屏蔽栅沟槽MOSFET的制备方法中各步骤对应的器件结构示意图。
图4是本发明一示例性实施例提供的屏蔽栅沟槽MOSFET的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
现有的屏蔽栅沟槽MOSFET的制备方法中，栅极电极和屏蔽栅极之间的介电层制备工艺复杂(例如沉积高密度等离子体氧化膜等方式)、且制备出的介电层不平整，容易出现漏电的现象。
图1是本发明一示例性实施例提供的屏蔽栅沟槽MOSFET的制备方法的流程示意图。如图1所示，该制备方法包括如下内容。
S110：在外延半导体层上形成沟槽。
具体地，外延半导体层可以是生长在半导体衬底上，例如半导体衬底可以是硅衬底。硅衬底的掺杂类型可以是N型掺杂或P型掺杂。为描述的方便，本申请实施例中以N型掺杂的硅衬底为例，对本申请的技术方案进行解释和说明。P型掺杂的硅衬底的情况与N型掺杂的硅衬底类似，此处不再赘述。外延半导体层可以为N型掺杂。
在一实施例中，可以通过在外延半导体层远离硅衬底的表面设置硬掩膜，进而通过光刻、干法刻蚀在外延半导体层形成沟槽。硬掩膜可以是氧化硅层、氮化硅层、或者是氧化硅层和氮化硅形成的叠层。沟槽的开口位于外延半导体层远离硅衬底的表面上，且沟槽沿着外延半导体层向硅衬底方向延伸。
S120：在沟槽的内壁形成第一绝缘层，并在沟槽中形成第一栅极，第一绝缘层和第一栅极延伸至外延半导体层的表面，第一绝缘层用于隔开第一栅极和外延半导体层。
具体地，可以通过热氧化方法或化学气相沉积方法在沟槽的内壁上形成第一绝缘层，第一绝缘层的材料可以是氧化硅和/或氮化硅。第一绝缘层从沟槽的开口向外延伸至外延半导体层的表面。第一栅极的材料可以是多晶硅，可以通过化学气相沉积方法在沟槽中沉积多晶硅。第一栅极可以覆盖第一绝缘层，即从沟槽的开口向外延伸以覆盖第一绝缘层的位于外延半导体层表面上的部分。
在本申请实施例中，化学气相沉积方法具体可以是常压化学气相沉积、亚常压化学气相沉积、低压化学气相沉积、等离子体增强化学气相沉积、或高密度等离子体化学气相沉积等。
S130：刻蚀第一绝缘层和第一栅极，使得刻蚀后的第一绝缘层的表面与刻蚀后的第一栅极的表面共面。
具体地，可以先对沟槽外的第一栅极进行化学机械研磨，去除沟槽外侧的第一栅极，然后采用光刻、干法刻蚀去除第一栅极的一部分，保留沟槽的下部中的第一栅极。
在一实施例中，在通过化学机械研磨去除外延半导体层表面上的第一栅极后，可以以第一绝缘层为掩膜，采用干法刻蚀去除沟槽的上部中的第一栅极。
将第一栅极刻蚀至一定的深度后，可以通过湿法刻蚀去除外延半导体层表面上的第一绝缘层以及沟槽的上部的内壁上的第一绝缘层。第一绝缘层的刻蚀深度可以根据屏蔽栅沟槽MOSFET的设计要求进行设定。
刻蚀后的第一绝缘层的表面可以与刻蚀后的第一栅极的表面共面，这样可以便于后续制备厚度均匀、结构较为平整的层间介电层。
S140：在刻蚀后的第一栅极和刻蚀后的第一绝缘层的表面形成层间介电层。
具体地，可以通过热氧化方法或化学气相沉积方法在刻蚀后的第一栅极和刻蚀后的第一绝缘层的表面形成层间介电层。层间介电层的材料可以是氧化硅、氮化硅、氮氧化硅、硅酸盐、铝酸盐、钛酸盐中的一种或多种。
S150：在沟槽的上部的侧壁上形成第二绝缘层，并在沟槽的上部中形成第二栅极，其中，沟槽的上部为层间介电层远离第一栅极的表面至沟槽开口的部分。
第二栅极的材料可以是多晶硅，可以通过化学气相沉积方法在沟槽中沉积多晶硅。位于层间介电层上方的第二栅极可以看成是栅极电极，位于层间介电层下方的第一栅极可以看成是屏蔽栅极。
在一实施例中，层间介电层与第二绝缘层均为氧化层，S140和S150可以一同执行。例如，通过热氧化方法在刻蚀后的第一栅极的表面、刻蚀后的第一绝缘层的表面以及沟槽的上部的侧壁上形成氧化层。当然，也可以通过化学气相沉积方法在刻蚀后的第一栅极的表面、刻蚀后的第一绝缘层的表面以及沟槽的上部的侧壁上形成氧化层。在该实施例中，位于第一栅极的表面和第一绝缘层的表面的层间介电层，与沟槽的上部的侧壁上的第二绝缘层是一体化形成的。
在另一实施例中，S140在S150之前执行，当执行S140后，再通过热氧化方法、低压化学气相沉积方法或等离子体增强化学气相沉积方法在沟槽的上部的侧壁上形成第二绝缘层。在该实施例中，S140可以包括：在沟槽的上部的侧壁上沉积介电层，介电层延伸至外延半导体层的表面；在沟槽的上部形成硬掩膜；刻蚀位于外延半导体层的表面以及沟槽的上部的侧壁上的介电层，形成层间介电层；通过刻蚀去除硬掩膜。
具体地，介电层的材料可以是氧化硅和/或氮化硅，可以通过低压化学气相沉积或等离子体增强化学气相沉积方法，在沟槽的上部的侧壁上沉积介电层，介电层延伸至外延半导体层的表面。以沟槽的上部的硬掩膜为阻挡层，可以通过湿法刻蚀去除外延半导体层的表面以及沟槽的上部的侧壁上的介电层，保留第一栅极的表面和第一绝缘层的表面上的介电层(即，层间介电层)。
本发明实施例提供了一种屏蔽栅沟槽MOSFET的制备方法，通过刻蚀将第一栅极的表面与第一绝缘层的表面设置成共面，使得表面共面的第一栅极和第一绝缘层为后续制备层间介电层提供了平整的表面，从而实现利用简单的工艺就可以获得厚度均匀、表面平整的层间介电层，因此能够简化工艺、提高屏蔽栅沟槽MOSFET的性能和可靠性。
根据本发明一实施例，S130包括：刻蚀第一栅极至第一深度；刻蚀第一绝缘层至第二深度，第二深度深于第一深度；刻蚀位于第一深度的第一栅极至第二深度。
具体地，第一绝缘层的刻蚀深度(第二深度)可以根据屏蔽栅沟槽MOSFET的设计要求进行设定。在屏蔽栅沟槽MOSFET的制备过程中，为了便于获得表面共面的第一栅极和第一绝缘层，可以先将第一栅极刻蚀至第一深度，然后将第一绝缘层刻蚀至预设的第二深度。此时，第一绝缘层的表面是低于第一栅极的表面。接着通过进一步刻蚀第一栅极，实现第一栅极的表面与第一绝缘层的表面的共面。
根据本发明一实施例，在沟槽的上部形成硬掩膜，包括：在沟槽的上部沉积多晶硅，多晶硅覆盖沟槽开口；刻蚀多晶硅形成硬掩膜，硬掩膜使得位于外延半导体层的表面、以及位于沟槽的上部的侧壁上的介电层裸露。
具体地，可以采用化学气相沉积方法，在介电层的上方沉积多晶硅，多晶硅可以覆盖沟槽开口，即，多晶硅可以覆盖外延半导体层的表面上的介电层。通过干法刻蚀或化学机械研磨去除沟槽开口外侧的多晶硅，进一步地，继续通过干法刻蚀去除沟槽中的部分多晶硅，保留下来的多晶硅可以作为硬掩膜。
根据本发明一实施例，S150中，在沟槽的上部的侧壁上形成第二绝缘层，包括：通过热氧化方法、低压化学气相沉积方法或等离子体增强化学气相沉积方法在沟槽的上部的侧壁上形成第二绝缘层。
具体地，在层间介电层之后，去除硬掩膜，并在层间介电层的上方、沟槽的侧壁上形成第二绝缘层。第二绝缘层的材料可以是氧化硅和/或氮化硅。
根据本发明一实施例，屏蔽栅沟槽MOSFET的制备方法还包括：在外延半导体层中形成体区，并在体区中形成源区；在沟槽开口所在的外延半导体层的表面上设置层间膜；设置穿过层间膜和源区的接触孔，并在体区中形成体接触区，接触孔连接至体接触区；在层间膜远离外延半导体层的一侧设置源极电极，源极电极填充接触孔；在外延半导体层的衬底一侧设置漏极电极。
具体地，体区可以是P型掺杂，源区可以是N型掺杂，体接触区可以是P型掺杂。层间膜可以是氧化物，如氧化硅。
以下结合图2和图3a至3k以及图4来描述根据本发明的一个实施例的屏蔽栅沟槽MOSFET的制备工艺。
图2是本发明另一示例性实施例提供的屏蔽栅沟槽MOSFET的制备方法的流程示意图。图2是图1实施例的例子，相同之处不再赘述，此处着重描述不同之处。如图2所示，该制备方法包括如下内容。
S210：在硅衬底上生长外延半导体层，并在外延半导体层上形成沟槽。
硅衬底和外延半导体层均为N型掺杂。参见图3a，硅衬底110上设置有外延半导体层120，外延半导体层120上设置有硬掩膜130。
通过光刻刻蚀出硬掩膜130上的开口区域，该开口区域与沟槽的设置位置对应。以带有开口的硬掩膜130为阻挡层，通过干法刻蚀在外延半导体层120形成沟槽121。形成沟槽121后，可通过刻蚀去除硬掩膜130。去除硬掩膜130可采用湿法刻蚀。
硬掩膜130的材料可以参见上述图1实施例中的描述，为避免重复，此处不再赘述。
S220：在沟槽的内壁形成第一绝缘层，并在沟槽中形成第一栅极。
参见图3b，第一绝缘层140和第一栅极150延伸至外延半导体层120的表面，第一绝缘层140用于隔开第一栅极150和外延半导体层120。
第一绝缘层140和第一栅极150的材料、以及形成过程，可以参见上述图1实施例中的描述，为避免重复，此处不再赘述。
S230：采用干法刻蚀将第一栅极刻蚀至第一深度，并采用湿法刻蚀将第一绝缘层刻蚀至第二深度。
具体地，可以先对沟槽121外的第一栅极150进行化学机械研磨，去除沟槽121外侧的第一栅极150，然后采用干法刻蚀去除第一栅极150的一部分，保留沟槽121的下部中的第一栅极150，如图3c所示。可选地，可以通过光刻结合干法刻蚀将第一栅极150刻蚀至第一深度。
湿法刻蚀后的第一绝缘层140的表面低于干法刻蚀后的第一栅极150的表面，如图3d所示。
S240：采用干法刻蚀将位于第一深度的第一栅极至第二深度。
对位于第一深度的第一栅极150继续刻蚀，使得第一栅极150的表面与第一绝缘层140的表面共面，如图3e所示。
S250：在沟槽的上部的侧壁上沉积介电层，并在沟槽的上部沉积多晶硅。
具体地，可以通过低压化学气相沉积方法在沟槽121的上部的侧壁上沉积介电层160，介电层160覆盖沟槽121上部的内壁、第一绝缘层140和第一栅极150的表面以及外延半导体层120的表面，如图3f所示。介电层160可以是四乙基原硅酸盐(tetraethylorthosilicate，TEOS)。
多晶硅170的沉积也可以采用低压化学气相沉积方法，多晶硅170覆盖介电层160，如图3g所示。
S260：采用干法刻蚀去除沟槽外侧的多晶硅，以及沟槽内部的部分多晶硅，形成硬掩膜。
具体地，刻蚀后的多晶硅170可视为硬掩膜，硬掩膜使得位于外延半导体层120的表面、以及位于沟槽121的上部的侧壁上的介电层160裸露，如图3h所示。
S270：采用湿法刻蚀去除位于外延半导体层的表面以及沟槽的上部的侧壁上的介电层，形成层间介电层，并通过干法刻蚀去除硬掩膜。
去除位于外延半导体层120的表面以及沟槽121侧壁上的介电层160，保留位于第一绝缘层140和第一栅极150的表面上的平整的介电层160，该保留的介电层160即为层间介电层，如图3i所示。层间介电层形成后，可通过干法刻蚀去除硬掩膜，如图3j所示。
S280：在沟槽的上部的侧壁上形成第二绝缘层，并在沟槽的上部中形成第二栅极。
具体地，可以通过热氧化方法或低压化学气相沉积方法在沟槽121上部的内壁上形成第二绝缘层180，第二绝缘层180可延伸至外延半导体层120的表面。第二栅极190可通过低压化学气相沉积方法形成，第二栅极190可覆盖第二绝缘层180，如图3k所示。
S290：在外延半导体层中形成体区、源区，并设置源极电极和漏极电极。
具体地，参见图4，在外延半导体层120中形成P型掺杂的体区122，并在体区122中形成N型掺杂的源区123。在沟槽121开口所在的外延半导体层120的表面上设置层间膜124，并设置穿过层间膜124和源区123的接触孔125。可选地，可在体区122中形成P型掺杂的体接触区126，接触孔125连接至体接触区126。在层间膜124远离外延半导体层120的一侧设置源极电极127，源极电极127填充接触孔125。在硅衬底110远离外延半导体层120的一侧设置有漏极电极128。
P型掺杂的体区122可以通过离子注入P型掺杂物形成，例如，P型掺杂物包括硼离子。N型掺杂的源区123可以通过离子注入N型掺杂物形成，例如N型掺杂物包括砷离子。类似地，P型掺杂的体接触区126可以通过离子注入P型掺杂物形成。源极电极127、漏极电极128可以是导电材料，例如金属材料等。
层间介电层160、多晶硅170、第二绝缘层180和第二栅极190的材料、以及形成过程，可以参见上述图1实施例中的描述，为避免重复，此处不再赘述。
图4是本发明一示例性实施例提供的屏蔽栅沟槽MOSFET的结构示意图。
如图4所示，屏蔽栅沟槽MOSFET包括：外延半导体层120，第一绝缘层140，第一栅极150，层间介电层160，第二绝缘层180以及第二栅极190。
外延半导体层120上形成有沟槽121，第一绝缘层140形成在沟槽121的下部的内壁上，第一栅极150形成在沟槽121的下部中。第一绝缘层140的表面与第一栅极150的表面共面，第一绝缘层140用于隔开第一栅极150和外延半导体层120。层间介电层160形成在第一栅极150和第一绝缘层140的表面，第二绝缘层180形成在沟槽121的上部的侧壁上，第二栅极190形成在沟槽121的上部中。沟槽121的上部为层间介电层160远离第一栅极150的表面至沟槽121开口的部分，沟槽121的下部为层间介电层160靠近第一栅极150的表面至沟槽121底部的部分。
具体地，图4实施例的屏蔽栅沟槽MOSFET可以是采用上述图1或图2实施例中的制备方法获得的。
应当理解，外延半导体层120，第一绝缘层140，第一栅极150，层间介电层160，第二绝缘层180以及第二栅极190的材料可以参见上述图1和图2实施例中的描述，为避免重复，此处不再赘述。
本发明实施例提供了一种屏蔽栅沟槽MOSFET，通过刻蚀将第一栅极的表面与第一绝缘层的表面设置成共面，使得表面共面的第一栅极和第一绝缘层为后续制备层间介电层提供了平整的表面，从而实现利用简单的工艺就可以获得厚度均匀、表面平整的层间介电层，因此能够简化工艺、提高屏蔽栅沟槽MOSFET的性能和可靠性。
根据本发明一实施例，如图4所示，屏蔽栅沟槽MOSFET还包括：层间膜124，源极电极127以及漏极电极128。
外延半导体层120中设置有体区122，体区中设置有源区123和体接触区126。层间膜124中设置有接触孔125，接触孔125穿过层间膜124和源区123，并连接至体接触区126，源极电极127填充接触孔125。
上述所有可选技术方案，可采用任意结合形成本发明的可选实施例，在此不再一一赘述。
本发明的实施例还提供了一种电子设备，包括如上实施例所述的屏蔽栅沟槽MOSFET。
需要说明的是，在本发明的描述中，术语“第一”、“第二”、“第三”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种屏蔽栅沟槽MOSFET的制备方法，其特征在于，包括：
在外延半导体层上形成沟槽；
在所述沟槽的内壁形成第一绝缘层，并在所述沟槽中形成第一栅极，所述第一绝缘层和所述第一栅极延伸至所述外延半导体层的表面，所述第一绝缘层用于隔开所述第一栅极和所述外延半导体层；
刻蚀所述第一绝缘层和所述第一栅极，使得刻蚀后的所述第一绝缘层的表面与刻蚀后的所述第一栅极的表面共面；
在所述刻蚀后的所述第一栅极和所述刻蚀后的所述第一绝缘层的表面形成层间介电层；
在所述沟槽的上部的侧壁上形成第二绝缘层，并在所述沟槽的上部中形成第二栅极，其中，所述沟槽的上部为所述层间介电层远离所述第一栅极的表面至所述沟槽开口的部分。
2.根据权利要求1所述的制备方法，其特征在于，所述刻蚀所述第一绝缘层和所述第一栅极，使得刻蚀后的所述第一绝缘层的表面与刻蚀后的所述第一栅极的表面共面，包括：
刻蚀所述第一栅极至第一深度；
刻蚀所述第一绝缘层至第二深度，所述第二深度深于所述第一深度；
刻蚀位于所述第一深度的所述第一栅极至所述第二深度。
3.根据权利要求1所述的制备方法，其特征在于，所述层间介电层与所述第二绝缘层均为氧化层，其中，所述在所述刻蚀后的所述第一栅极和所述刻蚀后的所述第一绝缘层的表面形成层间介电层，以及所述在所述沟槽的上部的侧壁上形成第二绝缘层，包括：
通过热氧化方法在所述刻蚀后的所述第一栅极的表面、所述刻蚀后的所述第一绝缘层的表面以及所述沟槽的上部的侧壁上形成所述氧化层。
4.根据权利要求1所述的制备方法，其特征在于，所述在所述刻蚀后的所述第一栅极和所述刻蚀后的所述第一绝缘层的表面形成层间介电层，包括：
在所述沟槽的上部的侧壁上沉积介电层，所述介电层延伸至所述外延半导体层的表面；
在所述沟槽的上部形成硬掩膜；
刻蚀位于所述外延半导体层的表面以及所述沟槽的上部的侧壁上的介电层，形成所述层间介电层；
通过刻蚀去除所述硬掩膜。
5.根据权利要求4所述的制备方法，其特征在于，所述在所述沟槽的上部的侧壁上沉积介电层，包括：
通过低压化学气相沉积或等离子体增强化学气相沉积方法，在所述沟槽的上部的侧壁上沉积所述介电层。
6.根据权利要求4所述的制备方法，其特征在于，所述在所述沟槽的上部形成硬掩膜，包括：
在所述沟槽的上部沉积多晶硅，所述多晶硅覆盖所述沟槽开口；
刻蚀所述多晶硅形成所述硬掩膜，所述硬掩膜使得位于所述外延半导体层的表面、以及位于所述沟槽的上部的侧壁上的所述介电层裸露。
7.根据权利要求4所述的制备方法，其特征在于，所述在所述沟槽的上部的侧壁上形成第二绝缘层，包括：
通过热氧化方法、低压化学气相沉积方法或等离子体增强化学气相沉积方法在所述沟槽的上部的侧壁上形成所述第二绝缘层。
8.根据权利要求1至7中任一项所述的制备方法，其特征在于，还包括：
在所述外延半导体层中形成体区，并在所述体区中形成源区；
在所述沟槽开口所在的所述外延半导体层的表面上设置层间膜；
设置穿过所述层间膜和所述源区的接触孔，并在所述体区中形成体接触区，所述接触孔连接至所述体接触区；
在所述层间膜远离所述外延半导体层的一侧设置源极电极，所述源极电极填充所述接触孔；
在所述外延半导体层的衬底一侧设置漏极电极。
9.一种屏蔽栅沟槽MOSFET，其特征在于，包括：
外延半导体层，所述外延半导体层上形成有沟槽；
第一绝缘层，形成在所述沟槽的下部的内壁上；
第一栅极，形成在所述沟槽的下部中，其中，所述第一绝缘层的表面与所述第一栅极的表面共面，所述第一绝缘层用于隔开所述第一栅极和所述外延半导体层；
层间介电层，形成在所述第一栅极和所述第一绝缘层的表面；
第二绝缘层，形成在所述沟槽的上部的侧壁上；
第二栅极，形成在所述沟槽的上部中，其中，所述沟槽的上部为所述层间介电层远离所述第一栅极的表面至所述沟槽开口的部分，所述沟槽的下部为所述层间介电层靠近所述第一栅极的表面至所述沟槽底部的部分。
10.一种电子设备，其特征在于，包括如权利要求9所述的屏蔽栅沟槽MOSFET。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911395093.1A CN111244176A (zh) | 2019-12-30 | 2019-12-30 | 屏蔽栅沟槽mosfet及其制备方法、电子设备 |
| CN2019113950931 | 2019-12-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111834463A true CN111834463A (zh) | 2020-10-27 |
Family
ID=70870364
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911395093.1A Pending CN111244176A (zh) | 2019-12-30 | 2019-12-30 | 屏蔽栅沟槽mosfet及其制备方法、电子设备 |
| CN202010906159.5A Pending CN111834463A (zh) | 2019-12-30 | 2020-09-01 | 屏蔽栅沟槽mosfet及其制备方法、电子设备 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911395093.1A Pending CN111244176A (zh) | 2019-12-30 | 2019-12-30 | 屏蔽栅沟槽mosfet及其制备方法、电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (2) | CN111244176A (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114121662B (zh) * | 2021-10-26 | 2023-01-24 | 华羿微电子股份有限公司 | 一种Split-Gate MOSFET器件制备方法 |
| CN116895691A (zh) * | 2023-05-31 | 2023-10-17 | 海信家电集团股份有限公司 | 半导体装置及其制作方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104916699A (zh) * | 2012-03-02 | 2015-09-16 | 万国半导体股份有限公司 | 用于在沟槽功率mosfet中优化端接设计的不对称多晶硅栅极的制备方法 |
| CN107871787A (zh) * | 2017-10-11 | 2018-04-03 | 矽力杰半导体技术(杭州)有限公司 | 一种制造沟槽mosfet的方法 |
| CN108257869A (zh) * | 2016-12-28 | 2018-07-06 | 中航（重庆）微电子有限公司 | 屏蔽栅沟槽mosfet的制备方法 |
| US20190355846A1 (en) * | 2018-05-16 | 2019-11-21 | Upi Semiconductor Corp. | Trench gate mosfet and method of manufacturing the same |
-
2019
- 2019-12-30 CN CN201911395093.1A patent/CN111244176A/zh active Pending
-
2020
- 2020-09-01 CN CN202010906159.5A patent/CN111834463A/zh active Pending
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| CN104916699A (zh) * | 2012-03-02 | 2015-09-16 | 万国半导体股份有限公司 | 用于在沟槽功率mosfet中优化端接设计的不对称多晶硅栅极的制备方法 |
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| US20190355846A1 (en) * | 2018-05-16 | 2019-11-21 | Upi Semiconductor Corp. | Trench gate mosfet and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111244176A (zh) | 2020-06-05 |
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