CN113270320B - 一种半导体元件的制备方法及半导体元件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 102
- 238000002360 preparation method Methods 0.000 title abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 229
- 229920005591 polysilicon Polymers 0.000 claims abstract description 131
- 239000000758 substrate Substances 0.000 claims abstract description 125
- 238000000034 method Methods 0.000 claims abstract description 95
- 229910052751 metal Inorganic materials 0.000 claims abstract description 37
- 239000002184 metal Substances 0.000 claims abstract description 37
- 238000002161 passivation Methods 0.000 claims abstract description 34
- 229910000878 H alloy Inorganic materials 0.000 claims abstract description 9
- 230000003472 neutralizing effect Effects 0.000 claims description 34
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 31
- 239000001257 hydrogen Substances 0.000 claims description 30
- 229910052739 hydrogen Inorganic materials 0.000 claims description 30
- 238000004519 manufacturing process Methods 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 26
- 238000005275 alloying Methods 0.000 claims description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 15
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 14
- 210000000746 body region Anatomy 0.000 claims description 12
- 238000005229 chemical vapour deposition Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 239000012159 carrier gas Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 7
- 229910052757 nitrogen Inorganic materials 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 6
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 239000012466 permeate Substances 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 238000011049 filling Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 239000002210 silicon-based material Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 458
- 150000002500 ions Chemical class 0.000 description 18
- 238000009826 distribution Methods 0.000 description 15
- 230000000875 corresponding effect Effects 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000006386 neutralization reaction Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- -1 i.e. Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000012044 organic layer Substances 0.000 description 1
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Abstract
本发明实施例公开了一种半导体元件的制备方法及半导体元件，制备方法包括：形成半导体基底，半导体基底包括衬底，以及位于衬底一侧的外延层；外延层远离衬底的一侧形成有多个沟槽；于沟槽中依次形成第一多晶硅层、第一绝缘层和第二多晶硅层；其中，第一绝缘层位于第一多晶硅层和第二多晶硅层之间、第二多晶硅层与沟槽之间以及外延层远离衬底一侧的表面；于第二多晶硅层远离衬底的一侧依次形成第二绝缘层和金属层；于金属层远离所述半导体基底的一侧形成钝化层，并且在形成钝化层前后分别通过氢气合金工艺中和位于第二多晶硅层与沟槽之间的第一绝缘层中可动电荷，以及接触界面的悬挂键，提高了半导体元件的阈值电压在晶圆内的均一性。
Description
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种半导体元件的制备方法及半导体元件。
背景技术
SGT(Shield-Gate-Trench，屏蔽栅极沟槽)结构因其具有电荷耦合效应，在传统沟槽MOSFET垂直耗尽(P-Body/N-Epi结)基础上引入了水平耗尽，将器件电场由三角形分布改变为近似矩形分布。在采用同样掺杂浓度的外延规格情况下，器件可以获得更高的击穿电压，该结构在中低压功率器件领域得到广泛应用。
但是对于SGT MOSFET元件，由于是一个垂直的沟道的器件，需要在衬底上的外延层中挖沟槽，然后在沟槽内形成栅极氧化层和多晶硅栅极，而现有的制备SGT MOSFET元件的过程中，会导致多晶硅栅极与沟道侧壁之间的栅极氧化层中存在游离的离子，并且多晶硅栅极与栅极氧化层接触的界面存在悬挂键，导致半导体元件的阈值电压受到影响，造成了半导体元件的阈值电压在晶圆内的分布不稳定，降低了半导体元件的阈值电压在晶圆内的均一性。
发明内容
本发明实施例提供了一种半导体元件的制备方法及半导体元件，以改善半导体元件的阈值电压在晶圆内分布不稳定的问题，提高半导体元件的阈值电压在晶圆内的均一性。
第一方面，本发明实施例提供了一种半导体元件的制备方法，包括：
形成半导体基底，所述半导体基底包括衬底，以及位于所述衬底一侧的外延层；其中，所述外延层包括N型外延层或P型外延层，所述外延层远离所述衬底的一侧形成有多个沟槽；
于所述沟槽中依次形成第一多晶硅层、第一绝缘层和第二多晶硅层；其中，所述第一绝缘层位于所述第一多晶硅层和所述第二多晶硅层之间、所述第二多晶硅层与所述沟槽之间以及所述外延层远离所述衬底一侧的表面；
于所述第二多晶硅层远离所述衬底的一侧依次形成第二绝缘层和金属层；
通过氢气合金工艺中和位于所述第二多晶硅层与所述沟槽之间的第一绝缘层中可动电荷，以及中和位于所述第二多晶硅层与所述沟槽之间的第一绝缘层与所述第二多晶硅层接触界面的悬挂键；
于所述金属层远离所述半导体基底的一侧形成钝化层；
再次通过氢气合金工艺中和位于所述第二多晶硅层与所述沟槽之间的第一绝缘层中可动电荷，以及中和位于所述第二多晶硅层与所述沟槽之间的第一绝缘层与所述第二多晶硅层接触界面的悬挂键。
可选的，在形成所述钝化层前，通过氢气合金工艺中和位于所述第二多晶硅层与所述沟槽之间的第一绝缘层中可动电荷，以及中和位于所述第二多晶硅层与所述沟槽之间的第一绝缘层与所述第二多晶硅层接触界面的悬挂键，包括：
在预设温度下，以氮气为载体气体，使氢气透过所述金属层以及所述第二绝缘层，中和位于所述第二多晶硅层与所述沟槽之间的第一绝缘层中可动电荷，以及中和位于所述第二多晶硅层与所述沟槽之间的第一绝缘层与所述第二多晶硅层接触界面的悬挂键；
在形成所述钝化层后，通过氢气合金工艺中和位于所述第二多晶硅层与所述沟槽之间的第一绝缘层中可动电荷，以及中和位于所述第二多晶硅层与所述沟槽之间的第一绝缘层与所述第二多晶硅层接触界面的悬挂键，包括：
在预设温度下，以氮气为载体气体，使氢气透过所述钝化层、所述金属层以及所述第二绝缘层，中和位于所述第二多晶硅层与所述沟槽之间的第一绝缘层中可动电荷，以及中和位于所述第二多晶硅层与所述沟槽之间的第一绝缘层与所述第二多晶硅层接触界面的悬挂键。
可选的，于所述沟槽中形成所述第一多晶硅层之前，还包括：
氧化沟槽的侧壁、沟槽的底部以及所述外延层远离所述衬底一侧的表面，以在沟槽的侧壁、沟槽的底部以及所述外延层远离所述衬底一侧的表面生长出第三绝缘层；
通过化学气相沉积的方法于所述第三绝缘层的表面沉积预设厚度的第四绝缘层；其中，位于所述沟槽侧壁上的第三绝缘层与所述第四绝缘层的厚度之和小于所述沟槽的宽度的一半。
可选的，于所述沟槽中形成第一多晶硅层，包括：
通过化学气相沉积的方法于所述沟槽内沉积第一多晶硅材料层；
通过干法刻蚀蚀刻所述第一多晶硅材料层，使刻蚀后形成的第一多晶硅层在所述沟槽内的高度小于所述沟槽的深度；
所述于所述沟槽中形成第一多晶硅层之后，还包括：
通过湿法刻蚀去除位于所述外延层远离所述衬底一侧，以及位于所述沟槽内未被所述第一多晶硅层覆盖的第四绝缘层和第三绝缘层。
可选的，于所述沟槽中形成第一绝缘层，包括：
通过湿氧氧化生长的方法于所述第一多晶硅层远离所述衬底的一侧、所述外延层远离所述衬底的一侧以及所述沟槽内未被所述第一多晶硅层覆盖的侧壁形成第一绝缘层；其中位于所述第一多晶硅层远离所述衬底一侧的第一绝缘层的厚度，大于位于所述沟槽的侧壁上的第一绝缘层的厚度。
可选的，于所述沟槽中形成第一绝缘层，包括：
通过高密度等离子体化学气相淀积工艺于所述沟槽内填充氧化物材料；
通过湿法刻蚀去掉部分氧化物材料，以在所述第一多晶硅层远离所述衬底的一侧、所述外延层远离所述衬底的一侧留有氧化物材料；
采用热氧化的方式在所述沟槽内未被所述第一多晶硅层覆盖的侧壁形成氧化硅；
其中，在所述第一多晶硅层远离所述衬底的一侧、所述外延层远离所述衬底的一侧留有的氧化物材料，以及在所述沟槽内未被所述第一多晶硅层覆盖的侧壁形成的氧化硅形成第一绝缘层；位于所述第一多晶硅层远离所述衬底一侧的第一绝缘层的厚度，大于位于所述沟槽的侧壁上的第一绝缘层的厚度。
可选的，所述第二绝缘层的材料包括硼磷硅玻璃。
可选的，于所述第二多晶硅层远离所述衬底的一侧形成第二绝缘层之前，还包括：
在所述外延层中形成体区和源极区；其中，所述体区位于所述源极区靠近所述衬底的一侧。
可选的，方法还包括：
于所述衬底远离所述外延层的一侧形成漏极区。
第二方面，本发明实施例提供了一种半导体元件，通过第一方面任一所述的半导体的制备方法形成，包括：
半导体基底，所述半导体基底包括衬底，以及位于所述衬底一侧的外延层；其中，所述外延层包括N型外延层或P型外延层，所述外延层远离所述衬底的一侧形成有多个沟槽；
第一多晶硅层、第一绝缘层与第二多晶硅层，所述第一多晶硅层与所述第二多晶硅层位于所述沟槽中，相对于所述第二多晶硅层，所述第一多晶硅层靠近所述沟槽的槽底；第一绝缘层位于所述第一多晶硅层和所述第二多晶硅层之间、所述第二多晶硅层与所述沟槽之间以及所述外延层远离所述衬底一侧的表面；
第二绝缘层和金属层；所述第二绝缘层位于所述第二多晶硅层远离所述衬底的一侧，所述金属层位于所述第一绝缘层远离所述衬底的一侧；
钝化层，位于所述金属层远离所述衬底的一侧。
本发明实施例提供了一种半导体元件的制备方法及半导体元件，制备方法包括：形成半导体基底，所述半导体基底包括衬底，以及位于衬底一侧的外延层；其中，外延层包括N型外延层或P型外延层，外延层远离衬底的一侧形成有多个沟槽；于所述沟槽中依次形成第一多晶硅层、第一绝缘层和第二多晶硅层；其中，第一绝缘层位于第一多晶硅层和第二多晶硅层之间、第二多晶硅层与沟槽之间以及外延层远离衬底一侧的表面；于第二多晶硅层远离衬底的一侧依次形成第二绝缘层和金属层；于金属层远离所述半导体基底的一侧形成钝化层，本发明实施例提供的技术方案通过在形成钝化层前和形成钝化层后分别进行氢气合金工艺，通过氢气合金工艺实现中和位于第二多晶硅层与沟槽之间的第一绝缘层中可动电荷，以及中和位于第二多晶硅层与沟槽之间的第一绝缘层与第二多晶硅层接触界面的悬挂键，改善了半导体元件的阈值电压在晶圆内分布不稳定的问题，提高了半导体元件的阈值电压在晶圆内的均一性。
附图说明
图1是本发明实施例提供的一种半导体元件的制备方法的流程图；
图2是本发明实施例提供的一种半导体元件的制备方法中步骤S110对应的结构剖面图；
图3是本发明实施例提供的一种半导体元件的制备方法中步骤S120对应的结构剖面图；
图4-图5是本发明实施例提供的一种半导体元件的制备方法中步骤S130对应的结构剖面图；
图6是本发明实施例提供的一种半导体元件的制备方法中步骤S150对应的结构剖面图；
图7是本发明实施例提供的另一种半导体元件的制备方法的流程图；
图8是本发明实施例提供的一种半导体元件的制备方法中步骤S220～步骤S230对应的结构剖面图；
图9-图13是本发明实施例提供的一种半导体元件的制备方法中步骤S240对应的结构剖面图；
图14是本发明实施例提供的一种半导体元件的制备方法中步骤S250对应的结构剖面图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
本发明实施例提供了一种半导体元件的制备方法，图1是本发明实施例提供的一种半导体元件的制备方法的流程图，参考图1，方法包括：
S110、形成半导体基底，半导体基底包括衬底，以及位于衬底一侧的外延层；其中，外延层包括N型外延层或P型外延层，外延层远离衬底的一侧形成有多个沟槽。
具体的，图2是本发明实施例提供的一种半导体元件的制备方法中步骤S110对应的结构剖面图，参考图2，半导体基底包括衬底20以及位于衬底20一侧的外延层30。衬底20的材料可以包括硅，在硅衬底20表面生长外延层30，外延层30厚度根据器件所需源漏耐压制定，范围从5微米至20微米；其中，外延层30包括N型外延层或P型外延层。外延层30远离衬底20的一侧形成有多个沟槽40。可以利用沟槽40光刻版进行光刻工艺，需要挖沟槽40的位置曝光，无光刻胶掩蔽，其余部分用光刻胶掩蔽。然后通过干法刻蚀，将无光刻胶掩蔽位置刻蚀出深沟槽40，然后去除光刻胶。
S120、于沟槽中依次形成第一多晶硅层、第一绝缘层和第二多晶硅层；其中，第一绝缘层位于第一多晶硅层和第二多晶硅层之间、第二多晶硅层与沟槽之间以及外延层远离衬底一侧的表面。
具体的，图3是本发明实施例提供的一种半导体元件的制备方法中步骤S120对应的结构剖面图，参考图3，通过化学气相沉积的方法于沟槽40内沉积第一多晶硅材料层；通过干法刻蚀蚀刻所述第一多晶硅材料层，使刻蚀后形成的第一多晶硅层60在沟槽40内的高度小于沟槽40的深度。于沟槽40中再形成第一绝缘层70，第一绝缘层70覆盖第一多晶硅层60远离衬底20一侧的上表面、覆盖位于第二多晶硅层80上部的沟槽40的侧壁以及覆盖外延层30远离衬底20一侧的表面。其中，位于第一多晶硅层60远离衬底20一侧的第一绝缘层70的厚度，大于位于沟槽40的侧壁上的第一绝缘层70的厚度。位于第一多晶硅层60远离衬底20一侧的第一绝缘层70，即为形成第二多晶层后，第一多晶硅层60与第二多晶硅层80之间的绝缘层。位于沟槽40的侧壁上的第一绝缘层70为隔离多晶硅栅极(第二多晶硅层80)与外延层30的栅绝缘层。另外，侧壁上形成的第一绝缘层70的厚度小于沟槽40宽度的一半，原因在于可直接为第二多晶硅层80的形成留有空间，省去对第一绝缘层70材料进行刻蚀的工艺步骤，简化了制造半导体元件的方法。形成第一绝缘层70后，通过化学气相沉积的方法于沉积第二多晶硅材料层，再通过干法刻蚀蚀刻第二多晶硅材料层，使刻蚀后形成的第二多晶硅层80位于沟槽40内。
S130、于第二多晶硅层远离衬底的一侧依次形成第二绝缘层和金属层。
具体的，图4-图5是本发明实施例提供的一种半导体元件的制备方法中步骤S130对应的结构剖面图，参考图4-图5，于第二多晶硅层80远离衬底20的一侧依次形成第二绝缘层120和金属层130，第二绝缘层120用于隔离金属层130与第二多晶硅层80。其中，第二多晶硅层80作为半导体元件的栅极，金属层130可用于形成半导体元件中的金属走线，可与半导体元件的体区90和源极区110通过接触孔连接。可选的，第二绝缘层120的材料包括硼磷硅玻璃(Boro-phospho-silicate Glass，BPSG)，即掺杂了硼和磷的二氧化硅作为金属层130前的介电质。另外，二氧化硅原有的有序网络结构由于硼磷杂质(B2O3、P2O5)的加入而变得疏松，在高温条件下某种程度上具有像液体一样的流动能力。因此BPSG薄膜具有卓越的填孔能力，并且能够较好的对整个硅片表面进行平坦化，从而后道工艺提供更大的工艺范围。
S140、通过氢气合金工艺中和位于第二多晶硅层与沟槽之间的第一绝缘层中可动电荷，以及中和位于第二多晶硅层与沟槽之间的第一绝缘层与第二多晶硅层接触界面的悬挂键。
具体的，阈值电压是半导体元件的一个重要参数。在实际的生产过程中，它主要受到了栅氧(位于第二多晶硅层80与沟槽40之间的栅绝缘层)的厚度及质量、衬底20的参杂浓度的影响。对于SGT MOSFET元件，由于是一个垂直的沟道的器件，需要在Si的外延层30挖沟槽40，然后在沟槽40内形成栅氧和多晶硅栅极。由于目前现有技术中形成沟槽40的干法刻蚀工艺的均一性的影响，沟槽40的开口尺寸、深度在晶圆内存在着不均一的问题，不均一的幅度的范围能够达到+/-5％。而沟槽40的开口尺寸及深度的不均一性在栅氧的形成时造成了栅氧厚度和膜质的不均一，幅度也会达到+/-5％，甚至更差。这会使得SGT MOSFET的阈值电压在晶圆内的分布差异达到了+/-5％以上。
除了通过改善沟槽刻蚀、栅氧形成等各个单道工艺的均一性外，本发明实施例提供的技术方案从制造流程的步骤来进行阈值电压的均一性的改善。现有的SGT MOSFET元件的制备过程中，会导致多晶硅栅极与沟道侧壁之间的栅极氧化层中存在游离的离子，并且多晶硅栅极与栅绝缘层接触的界面存在悬挂键，导致SGT MOSFET元件的阈值电压受到影响，造成了SGT MOSFET元件的阈值电压在晶圆内的分布不稳定，降低了SGT MOSFET元件的阈值电压在晶圆内的均一性。因此，增设氢气合金工艺，通过氢气合金工艺中和位于第二多晶硅层80与沟槽40之间的第一绝缘层70中可动电荷，以及中和位于第二多晶硅层80与沟槽40之间的第一绝缘层70与第二多晶硅层80接触界面的悬挂键。进而使得MOS的阈值电压得到稳定的面内分布，改善了半导体元件SGT MOSFET的阈值电压在晶圆内分布不稳定的问题，提高了半导体元件SGT MOSFET的阈值电压在晶圆内的均一性。
S150、于金属层远离半导体基底的一侧形成钝化层。
具体的，图6是本发明实施例提供的一种半导体元件的制备方法中步骤S150对应的结构剖面图，参考图6，钝化层140可以由氧化硅或氮化硅等的无机层形成或者由有机层形成。在半导体器件制造过程中，器件表面的钝化是关键技术之一。对半导体元件表面进行钝化可以减少器件内部氧化层中的各种电荷，增强半导体元件对离子沾污的阻挡能力，保护半导体元件内部的互连以及半导体元件表面的电特性，防止半导体元件受到机械损伤和化学损伤。
S160、再次通过氢气合金工艺中和位于第二多晶硅层与沟槽之间的第一绝缘层中可动电荷，以及中和位于第二多晶硅层与沟槽之间的第一绝缘层与第二多晶硅层接触界面的悬挂键。
具体的，在形成钝化层140后再次通过氢气合金工艺中和位于第二多晶硅层80与沟槽40之间的第一绝缘层70中可动电荷，以及中和位于第二多晶硅层80与沟槽40之间的第一绝缘层70与第二多晶硅层80接触界面的悬挂键。增强MOS的阈值电压得到稳定的面内分布的效果，进一步的改善SGT MOSFET元件的阈值电压在晶圆内分布不稳定的问题，提高SGTMOSFET元件的阈值电压在晶圆内的均一性。在钝化层140形成的前后都实施一次氢气合金，可以有效地使SGT MOSFET元件的阈值电压的面内差异分布改善到+/-2％。
需要说明的是，在形成钝化层140前进行氢气合金工艺，是指在进行氢气合金工艺后的下一道工序即为于金属层130远离半导体基底的一侧形成钝化层140。在形成钝化层140后进行氢气合金工艺，是指在金属层130远离半导体基底的一侧形成钝化层140后的下一道工序即为进行氢气合金工艺。钝化层140的形成可以是半导体制备工序中的最后一道工序，若在半导体元件的形成过程中(例如在形成第二多晶硅层80后或形成第二绝缘层120后)进行氢气合金工艺，再后续的工序中(例如通过化学气相沉积沉积膜层中)仍会有在制备工序中产生的离子影响栅绝缘层中的可动离子的数量以及栅绝缘层与多晶硅栅极接触界面的悬挂键数量。因此，本发明实施例提供的技术方案通过在形成钝化层140前和形成钝化层140后分别进行氢气合金工艺，通过氢气合金工艺实现中和位于第二多晶硅层80与所述沟槽40之间的第一绝缘层70中可动电荷，以及中和位于第二多晶硅层80与所述沟槽40之间的第一绝缘层70与第二多晶硅层80接触界面的悬挂键，进而使得半导体元件的阈值电压得到稳定的面内分布，改善了SGT MOSFET元件的阈值电压在晶圆内分布不稳定的问题，提高了SGT MOSFET元件的阈值电压在晶圆内分布的均一性。
本发明实施例提供的半导体元件的制备方法包括：形成半导体基底，所述半导体基底包括衬底20，以及位于衬底20一侧的外延层30；其中，外延层30包括N型外延层30或P型外延层30，外延层30远离衬底20的一侧形成有多个沟槽40；于所述沟槽40中依次形成第一多晶硅层60、第一绝缘层70和第二多晶硅层80；其中，第一绝缘层70位于第一多晶硅层60和第二多晶硅层80之间、第二多晶硅层80与沟槽40之间以及外延层30远离衬底20一侧的表面；于第二多晶硅层80远离衬底20的一侧依次形成第二绝缘层120和金属层130；于金属层130远离所述半导体基底的一侧形成钝化层140，本发明实施例提供的技术方案通过在形成钝化层140前和形成钝化层140后分别进行氢气合金工艺，通过氢气合金工艺实现中和位于第二多晶硅层80与所述沟槽40之间的第一绝缘层70中可动电荷，以及中和位于第二多晶硅层80与所述沟槽40之间的第一绝缘层70与第二多晶硅层80接触界面的悬挂键，改善了半导体元件的阈值电压在晶圆内分布不稳定的问题，提高了半导体元件的阈值电压在晶圆内的均一性。
可选的，在形成钝化层140前，通过氢气合金工艺中和位于第二多晶硅层80与沟槽40之间的第一绝缘层70中可动电荷，以及中和位于第二多晶硅层80与沟槽40之间的第一绝缘层70与第二多晶硅层80接触界面的悬挂键，包括：
在预设温度下，以氮气为载体气体，使氢气透过所述金属层130以及第二绝缘层120，中和位于第二多晶硅层80与所述沟槽40之间的第一绝缘层70中可动电荷，以及中和位于第二多晶硅层80与所述沟槽40之间的第一绝缘层70与第二多晶硅层80接触界面的悬挂键；
在形成所述钝化层140后，通过氢气合金工艺中和位于第二多晶硅层80与沟槽40之间的第一绝缘层70中可动电荷，以及中和位于第二多晶硅层80与沟槽40之间的第一绝缘层70与第二多晶硅层80接触界面的悬挂键，包括：
在预设温度下，以氮气为载体气体，使氢气透过钝化层140、金属层130以及第二绝缘层120，中和位于第二多晶硅层80与所述沟槽40之间的第一绝缘层70中可动电荷，以及中和位于第二多晶硅层80与所述沟槽40之间的第一绝缘层70与所述第二多晶硅层80接触界面的悬挂键。
具体的，第一绝缘层70的材料包括氧化硅材料，第一绝缘层70中具有可动离子；位于第二多晶硅层80与所述沟槽40之间的第一绝缘层70与所述第二多晶硅层80接触界面具有氧化硅-硅的界面态的存在。在预设温度下，以氮气为载体气体，使氢气透过各个膜层进入第二多晶硅层80与沟槽40之间的第一绝缘层70中，中和位于第二多晶硅层80与所述沟槽40之间的第一绝缘层70中可动电荷，以及中和位于第二多晶硅层80与所述沟槽40之间的第一绝缘层70与所述第二多晶硅层80接触界面的悬挂键。其中，预设温度越高，氢气的透过效率越快，但是预设温度太高可能会影响到其它膜层，例如预设温度不能超过金属层130的熔解度，可以设置预设温度的范围为300℃～450℃。载体气体也可以为其它的惰性气体。另外，外延层30的材料为掺杂有硼或磷的硅材料，外延层30远离衬底20一侧的表面上的第一绝缘层70中的可动离子，以及外延层30远离衬底20一侧的表面上的第一绝缘层70与外延层30的接触界面的界面态也可以被氢气合金工艺中和，从而可以进一步的改善半导体元件的阈值电压在晶圆内分布不稳定的问题，提高半导体元件的阈值电压在晶圆内的均一性。
图7是本发明实施例提供的另一种半导体元件的制备方法的流程图，参考图7，方法包括：
S210、形成半导体基底，半导体基底包括衬底，以及位于衬底一侧的外延层；其中，外延层包括N型外延层或P型外延层，外延层远离衬底的一侧形成有多个沟槽。
S220、氧化沟槽的侧壁、沟槽的底部以及外延层远离衬底一侧的表面，以在沟槽的侧壁、沟槽的底部以及外延层远离衬底一侧的表面生长出第三绝缘层。
S230、通过化学气相沉积的方法于第三绝缘层的表面沉积预设厚度的第四绝缘层；其中，位于沟槽侧壁上的第三绝缘层与第四绝缘层的厚度之和小于沟槽的宽度的一半。
具体的，图8是本发明实施例提供的一种半导体元件的制备方法中步骤S220～步骤S230对应的结构剖面图，参考图8，于沟槽40中形成第一多晶硅层60之前还包括在在外延层30远离衬底20的一侧形成第三绝缘层和第四绝缘层(图8中用膜层50表示第三绝缘层和第四绝缘层)，第三绝缘层和第四绝缘层的材料均可以为氧化硅，其中第三绝缘层的氧化硅的致密性高于第四绝缘层的氧化硅的致密性。氧化硅的致密性越高，沟槽40内的多晶硅材料与形成沟槽40的外延层30的隔离性越好，制备的半导体元件的工作性能越好。但是，氧化硅的致密性越高，绝缘层与膜层之间的应力也越大，因此，通过设置两层绝缘层，第三绝缘层相对第四绝缘层靠近沟槽40侧壁一侧，并使第四绝缘层的氧化硅的致密性低于第三绝缘层的氧化硅的致密性。既可以保证绝缘层的致密性，又可以避免绝缘层的应力过大。位于沟槽40侧壁上的第三绝缘层与第四绝缘层的厚度之和小于所述沟槽40的宽度的一半，原因与上述形成第一绝缘层70时一致，这里不再赘述。
S240、于沟槽中依次形成第一多晶硅层、第一绝缘层和第二多晶硅层；其中，第一绝缘层位于第一多晶硅层和第二多晶硅层之间、第二多晶硅层与沟槽之间以及外延层远离衬底一侧的表面。
图9-图13是本发明实施例提供的一种半导体元件的制备方法中步骤S240对应的结构剖面图，参考图9-图13，可选的，于沟槽40中形成第一多晶硅层60，包括：通过化学气相沉积的方法于沟槽40内沉积第一多晶硅材料层61；通过干法刻蚀蚀刻第一多晶硅材料层61，使刻蚀后形成的第一多晶硅层60在沟槽40内的高度小于沟槽40的深度。于沟槽40中形成第一多晶硅层60之后，还包括：通过湿法刻蚀去除位于外延层30远离衬底20一侧，以及位于沟槽40内未被第一多晶硅层60覆盖的第四绝缘层和第三绝缘层。
可选的，于沟槽40中形成第一绝缘层70，可以通过湿氧氧化生长的方法于第一多晶硅层60远离衬底20的一侧、外延层30远离衬底20的一侧以及沟槽40内未被第一多晶硅层60覆盖的侧壁形成第一绝缘层70；即通过通入的水气和氧气氧化外延层30。其中位于第一多晶硅层60远离衬底20一侧的第一绝缘层70的厚度，大于位于沟槽40的侧壁上的第一绝缘层70的厚度。
可选的，于沟槽40中形成第一绝缘层70，可以通过高密度等离子体化学气相淀积(High Density Plasma Chemical Vapor Deposition，HDP CVD)工艺于沟槽40内填充氧化物材料；通过湿法刻蚀去掉部分氧化物材料，在第一多晶硅层60远离衬底20的一侧、外延层30远离衬底20的一侧留有氧化物材料；在沟槽40内未被第一多晶硅层60覆盖的侧壁以热氧化的方式形成氧化硅。其中，在第一多晶硅层60远离衬底20的一侧、外延层30远离衬底20的一侧留有的氧化物材料，以及在沟槽40内未被第一多晶硅层60覆盖的侧壁形成的氧化硅形成第一绝缘层70。沟槽40内填充的氧化物材料可以为氧化硅。其中位于第一多晶硅层60远离衬底20一侧的第一绝缘层70的厚度，大于位于沟槽40的侧壁上的第一绝缘层70的厚度。
S250、在外延层中形成体区和源极区；其中，体区位于源极区靠近衬底的一侧。
具体的，图14是本发明实施例提供的一种半导体元件的制备方法中步骤S250对应的结构剖面图，参考图14，于第二多晶硅层80远离衬底20的一侧形成第二绝缘层之前，还包括：在外延层30中形成体区90和源极区110；其中，体区90位于所述源极区110靠近衬底20的一侧。可以通过离子注入的方式在外延层30中形成体区90和源极区110。通过回旋加速器使离子具有一定的动能，离子具有的动能与其注入的深度正相关。其中，体区90中注入的离子与外延层30中掺杂的离子类型相反，源区中注入的离子与外延层30中掺杂的离子类型相同。例如，外延层30掺杂的离子为五价元素(磷或砷)，可形成N型外延层30，体区90中注入的离子为三价元素(硼或氟化硼)，源区中注入的离子与外延层30中掺杂的离子类型相同，也可以为五价磷或砷。
S260、于第二多晶硅层远离衬底的一侧依次形成第二绝缘层和金属层。
S270、通过氢气合金工艺中和位于第二多晶硅层与沟槽之间的第一绝缘层中可动电荷，以及中和位于第二多晶硅层与沟槽之间的第一绝缘层与第二多晶硅层接触界面的悬挂键。
S280、于金属层远离半导体基底的一侧形成钝化层。
S290、再次通过氢气合金工艺中和位于第二多晶硅层与沟槽之间的第一绝缘层中可动电荷，以及中和位于第二多晶硅层与沟槽之间的第一绝缘层与第二多晶硅层接触界面的悬挂键。
可选的，参考图2，方法还包括于衬底20远离外延层30的一侧形成漏极区10。于衬底20远离外延层30的一侧形成漏极区10可以在衬底20远离外延层30的一侧形成金属层实现。
本发明实施例还提供了一种半导体元件，通过上述任意实施例所述的半导体的制备方法形成，参考图6，半导体元件包括：
半导体基底，半导体基底包括衬底20，以及位于衬底20一侧的外延层30；其中，外延层30包括N型外延层或P型外延层，外延层30远离衬底20的一侧形成有多个沟槽40；
第一多晶硅层60、第一绝缘层70与第二多晶硅层80，第一多晶硅层60与第二多晶硅层80位于所述沟槽40中，相对于第二多晶硅层80，第一多晶硅层60靠近沟槽40的槽底；第一绝缘层70位于第一多晶硅层60和第二多晶硅层80之间、第二多晶硅层80与沟槽40之间以及外延层30远离衬底20一侧的表面；
第二绝缘层120和金属层130；第二绝缘层120位于第二多晶硅层80远离衬底20的一侧，金属层130位于第一绝缘层70远离衬底20的一侧；
钝化层140，位于金属层130远衬底20的一侧。
由于本发明实施例提供的半导体元件由上述任意实施例所述的半导体的制备方法形成，因此在形成钝化层140前和形成钝化层140后分别进行了氢气合金工艺，通过氢气合金工艺实现中和位于第二多晶硅层80与所述沟槽40之间的第一绝缘层70中可动电荷，以及中和位于第二多晶硅层80与所述沟槽40之间的第一绝缘层70与第二多晶硅层80接触界面的悬挂键，进而使得MOS的阈值电压得到稳定的面内分布，改善了半导体元件的阈值电压在晶圆内分布不稳定的问题，提高了半导体元件的阈值电压在晶圆内的均一性。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (10)
1.一种半导体元件的制备方法，其特征在于，包括：
形成半导体基底，所述半导体基底包括衬底，以及位于所述衬底一侧的外延层；其中，所述外延层包括N型外延层或P型外延层，所述外延层远离所述衬底的一侧形成有多个沟槽；
于所述沟槽中依次形成第一多晶硅层、第一绝缘层和第二多晶硅层；其中，所述第一绝缘层位于所述第一多晶硅层和所述第二多晶硅层之间、所述第二多晶硅层与所述沟槽之间以及所述外延层远离所述衬底一侧的表面；
于所述第二多晶硅层远离所述衬底的一侧依次形成第二绝缘层和金属层；
通过氢气合金工艺中和位于所述第二多晶硅层与所述沟槽之间的第一绝缘层中可动电荷，以及中和位于所述第二多晶硅层与所述沟槽之间的第一绝缘层与所述第二多晶硅层接触界面的悬挂键；
于所述金属层远离所述半导体基底的一侧形成钝化层；
再次通过氢气合金工艺中和位于所述第二多晶硅层与所述沟槽之间的第一绝缘层中可动电荷，以及中和位于所述第二多晶硅层与所述沟槽之间的第一绝缘层与所述第二多晶硅层接触界面的悬挂键。
2.根据权利要求1所述的半导体元件的制备方法，其特征在于，
在形成所述钝化层前，通过氢气合金工艺中和位于所述第二多晶硅层与所述沟槽之间的第一绝缘层中可动电荷，以及中和位于所述第二多晶硅层与所述沟槽之间的第一绝缘层与所述第二多晶硅层接触界面的悬挂键，包括：
在预设温度下，以氮气为载体气体，使氢气透过所述金属层以及所述第二绝缘层，中和位于所述第二多晶硅层与所述沟槽之间的第一绝缘层中可动电荷，以及中和位于所述第二多晶硅层与所述沟槽之间的第一绝缘层与所述第二多晶硅层接触界面的悬挂键；
在形成所述钝化层后，通过氢气合金工艺中和位于所述第二多晶硅层与所述沟槽之间的第一绝缘层中可动电荷，以及中和位于所述第二多晶硅层与所述沟槽之间的第一绝缘层与所述第二多晶硅层接触界面的悬挂键，包括：
在预设温度下，以氮气为载体气体，使氢气透过所述钝化层、所述金属层以及所述第二绝缘层，中和位于所述第二多晶硅层与所述沟槽之间的第一绝缘层中可动电荷，以及中和位于所述第二多晶硅层与所述沟槽之间的第一绝缘层与所述第二多晶硅层接触界面的悬挂键。
3.根据权利要求1所述的半导体元件的制备方法，其特征在于，于所述沟槽中形成所述第一多晶硅层之前，还包括：
氧化沟槽的侧壁、沟槽的底部以及所述外延层远离所述衬底一侧的表面，以在沟槽的侧壁、沟槽的底部以及所述外延层远离所述衬底一侧的表面生长出第三绝缘层；
通过化学气相沉积的方法于所述第三绝缘层的表面沉积预设厚度的第四绝缘层；其中，位于所述沟槽侧壁上的第三绝缘层与所述第四绝缘层的厚度之和小于所述沟槽的宽度的一半。
4.根据权利要求3所述的半导体元件的制备方法，其特征在于，于所述沟槽中形成第一多晶硅层，包括：
通过化学气相沉积的方法于所述沟槽内沉积第一多晶硅材料层；
通过干法刻蚀蚀刻所述第一多晶硅材料层，使刻蚀后形成的第一多晶硅层在所述沟槽内的高度小于所述沟槽的深度；
所述于所述沟槽中形成第一多晶硅层之后，还包括：
通过湿法刻蚀去除位于所述外延层远离所述衬底一侧，以及位于所述沟槽内未被所述第一多晶硅层覆盖的第四绝缘层和第三绝缘层。
5.根据权利要求1所述的半导体元件的制备方法，其特征在于，于所述沟槽中形成第一绝缘层，包括：
通过湿氧氧化生长的方法于所述第一多晶硅层远离所述衬底的一侧、所述外延层远离所述衬底的一侧以及所述沟槽内未被所述第一多晶硅层覆盖的侧壁形成第一绝缘层；其中位于所述第一多晶硅层远离所述衬底一侧的第一绝缘层的厚度，大于位于所述沟槽的侧壁上的第一绝缘层的厚度。
6.根据权利要求1所述的半导体元件的制备方法，其特征在于，于所述沟槽中形成第一绝缘层，包括：
通过高密度等离子体化学气相淀积工艺于所述沟槽内填充氧化物材料；
通过湿法刻蚀去掉部分氧化物材料，以在所述第一多晶硅层远离所述衬底的一侧、所述外延层远离所述衬底的一侧留有氧化物材料；
采用热氧化的方式在所述沟槽内未被所述第一多晶硅层覆盖的侧壁形成氧化硅；
其中，在所述第一多晶硅层远离所述衬底的一侧、所述外延层远离所述衬底的一侧留有的氧化物材料，以及在所述沟槽内未被所述第一多晶硅层覆盖的侧壁形成的氧化硅形成第一绝缘层；位于所述第一多晶硅层远离所述衬底一侧的第一绝缘层的厚度，大于位于所述沟槽的侧壁上的第一绝缘层的厚度。
7.根据权利要求1所述的半导体元件的制备方法，其特征在于，所述第二绝缘层的材料包括硼磷硅玻璃。
8.根据权利要求1所述的半导体元件的制备方法，其特征在于，于所述第二多晶硅层远离所述衬底的一侧形成第二绝缘层之前，还包括：
在所述外延层中形成体区和源极区；其中，所述体区位于所述源极区靠近所述衬底的一侧。
9.根据权利要求1所述的半导体元件的制备方法，其特征在于，还包括：
于所述衬底远离所述外延层的一侧形成漏极区。
10.一种半导体元件，其特征在于，通过权利要求1-9任一所述的半导体的制备方法形成，包括：
半导体基底，所述半导体基底包括衬底，以及位于所述衬底一侧的外延层；其中，所述外延层包括N型外延层或P型外延层，所述外延层远离所述衬底的一侧形成有多个沟槽；
第一多晶硅层、第一绝缘层与第二多晶硅层，所述第一多晶硅层与所述第二多晶硅层位于所述沟槽中，相对于所述第二多晶硅层，所述第一多晶硅层靠近所述沟槽的槽底；第一绝缘层位于所述第一多晶硅层和所述第二多晶硅层之间、所述第二多晶硅层与所述沟槽之间以及所述外延层远离所述衬底一侧的表面；
第二绝缘层和金属层；所述第二绝缘层位于所述第二多晶硅层远离所述衬底的一侧，所述金属层位于所述第二绝缘层远离所述衬底的一侧；
钝化层，位于所述金属层远离所述衬底的一侧。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
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Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| CN (1) | CN113270320B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6825087B1 (en) * | 1999-11-24 | 2004-11-30 | Fairchild Semiconductor Corporation | Hydrogen anneal for creating an enhanced trench for trench MOSFETS |
| CN1633702A (zh) * | 2001-12-26 | 2005-06-29 | 东京毅力科创株式会社 | 衬底处理方法及半导体装置的制造方法 |
| CN101611478A (zh) * | 2007-02-15 | 2009-12-23 | 飞兆半导体公司 | 用于改进栅极氧化层的完整性的集成的氢退火和栅氧化 |
| CN104882482A (zh) * | 2015-03-31 | 2015-09-02 | 上海和辉光电有限公司 | 一种半导体结构及其制备方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100829600B1 (ko) * | 2006-10-02 | 2008-05-14 | 삼성전자주식회사 | 비휘발성 메모리 장치의 제조 방법 |
| KR20120118323A (ko) * | 2011-04-18 | 2012-10-26 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| JP2015216174A (ja) * | 2014-05-08 | 2015-12-03 | マイクロン テクノロジー， インク． | 半導体装置及びその製造方法 |
-
2021
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6825087B1 (en) * | 1999-11-24 | 2004-11-30 | Fairchild Semiconductor Corporation | Hydrogen anneal for creating an enhanced trench for trench MOSFETS |
| CN1633702A (zh) * | 2001-12-26 | 2005-06-29 | 东京毅力科创株式会社 | 衬底处理方法及半导体装置的制造方法 |
| CN101611478A (zh) * | 2007-02-15 | 2009-12-23 | 飞兆半导体公司 | 用于改进栅极氧化层的完整性的集成的氢退火和栅氧化 |
| CN104882482A (zh) * | 2015-03-31 | 2015-09-02 | 上海和辉光电有限公司 | 一种半导体结构及其制备方法 |
Also Published As
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