JP2015216174A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】周辺回路領域ＰＣ内のＰチャネル型トランジスタにおけるＮＢＴＩ劣化を抑制しつつ、メモリセル領域ＭＣ内のセルトランジスタのリーク電流を十分に低減する。【解決手段】半導体装置２００は、第１の層間絶縁膜４１の上面に形成され、平面的に見てメモリセル領域ＭＣと重ならずかつ周辺回路領域ＰＣと重なるように形成される水素拡散バリア膜４２を備える。第１の層間絶縁膜４１のうち平面的に見てメモリセル領域ＭＣと重なる第１の部分４１Ａの下面は第１の層間絶縁膜４１のうち平面的に見て周辺回路領域ＰＣと重なる第２の部分４１Ｂの下面に比べて半導体基板１の主面から遠い位置に配置され、第１の部分４１Ａの上面は第２の部分４１Ｂの上面に比べて上記主面から遠い位置に配置され、水素拡散バリア膜４２は、第１の層間絶縁膜４１に比べて水素を通しにくい材料により構成される。【選択図】図３

Description

本発明は半導体装置及びその製造方法に関し、特に、メモリセル領域と周辺回路領域を有する半導体装置及びその製造方法に関する。

半導体装置を製造するためのプロセスには、通常、水素アロイ(alloy)、水素シンタリング(Sintering)、又は水素シンター(Sinter)と呼ばれる工程が含まれる。以下、この工程を「水素シンタリング工程」と称する。水素シンタリング工程は、シリコン−酸化膜界面の界面準位密度の低減及び安定化を目的として実施されるもので、具体的な例では、デバイス形成工程の最終プロセスの一ステップとして、フォーミングガス（例えばＮ_２：Ｈ_２＝１：１）を導入しながら３５０〜４５０℃の熱処理を行うことにより実施される。水素シンタリング工程により、シリコン−酸化膜界面のダングリングボンドが水素によって終端されることから、シリコン−酸化膜界面の界面準位密度が低減かつ安定化される。

現在まで、より効果的にダングリングボンドを水素で終端するための技術が種々開発されており、特許文献１，２にはそのような技術の例が開示されている。特許文献１に開示される技術では、半導体基板の裏面（回路素子が形成される主面の反対側の面）に形成された水素含有窒化膜から半導体基板内に水素を拡散させることにより、シリコン−酸化膜界面のダングリングボンドの終端が行われる。一方、特許文献２に開示される技術では、水素プラズマ中での処理を行うことによって半導体基板の表面を通じてシリコン−酸化膜界面に水素イオン（Ｈ^＋）が供給され、この水素イオンによって、シリコン−酸化膜界面のダングリングボンドが終端される。

また、半導体装置では、一般に、メモリセルアレイが配置されるメモリセル領域と、メモリセルアレイ内のメモリセルに対してリードやライトなどの各種動作を行うための回路が配置される周辺回路領域とが隣接して配置される。メモリセル領域では、高密度にメモリセルを配置する必要から半導体基板の表面に形成されるセルトランジスタの上方にセルキャパシタが形成されるため、メモリセル領域と、セルキャパシタの形成されない周辺回路領域との境界には、大きな段差が生ずる。メモリセル領域及び周辺回路領域の上方には配線層を設ける必要があるため、通常、この段差はその高さを上回る膜厚の層間絶縁膜によって埋められており、配線層はこの層間絶縁膜の平坦化された上面に形成される。特許文献３には、このような構成の半導体装置が開示されている。

さらに、上述した周辺回路領域ではＣＭＯＳが多用されるが、このＣＭＯＳに関しては、バイアス温度不安定性(BTI: Bias Temperature Instability)という特性の存在が知られている。中でも、ＣＭＯＳを構成するＰチャネル型トランジスタに発生する負バイアス温度不安定性(NBTI: Negative Bias Temperature Instability)は、閾値電圧の変動をもたらし半導体装置の誤動作を誘発することから、問題とされている。特許文献４には、この負バイアス温度不安定性による特性劣化（以下、「ＮＢＴＩ劣化」という）を、回路動作を工夫することによって抑制する技術が開示されている。

特開平０７−０６６１９７号公報 特開２００３−２８２８５６号公報 特開２０１３−０１６６３２号公報 特開２００６−２５２６９６号公報

ところで、上述した水素シンタリング工程の必要性は、メモリセル領域と周辺回路領域とで異なる。具体的に説明すると、まずメモリセル領域に関しては、シリコン−酸化膜界面のダングリングボンドはセルトランジスタのリーク電流の原因となることから、ＤＲＡＭのリフレッシュ特性を向上させるためにできるだけ多くのダングリングボンドを終端しておく必要がある。一方、周辺回路領域に関しては、領域内に形成されるトランジスタ（周辺トランジスタ）のリーク電流を低減するためにダングリングボンドを終端させる必要がある点ではメモリセル領域と同様であるものの、水素を過剰に供給すると、ＣＭＯＳを構成するＰチャネル型トランジスタにおいて上述したＮＢＴＩ劣化が顕著になることから、メモリセル領域と違い、ある程度のところでダングリングボンドの終端を止める必要がある。

しかしながら、特許文献３に示される構成を有する半導体装置において、セルキャパシタの上層に形成した水素含有膜から水素を供給することにより水素シンタリング工程を行うと、上記とは全く逆の好ましくない状況が発生する。すなわち、メモリセル領域では、セルキャパシタがバリアとなるためにセルトランジスタの周囲にまで水素が浸透しにくい一方、周辺回路領域では、そのようなバリアがないために周辺トランジスタの周囲にまで水素がよく浸透する。その結果、セルトランジスタのリーク電流は十分に低減できず、しかも、周辺回路領域内のＰチャネル型トランジスタではＮＢＴＩ劣化が顕著になるという、好ましくない状況が発生する。

本発明の一側面による半導体装置は、主面にメモリセル領域及び周辺回路領域が配置された半導体基板と、平面的に見て前記メモリセル領域及び前記周辺回路領域の両方と重なるように形成される第１の層間絶縁膜と、前記第１の層間絶縁膜の上面に形成され、平面的に見て前記メモリセル領域と重ならずかつ前記周辺回路領域と重なるように形成される水素拡散バリア膜とを備え、前記第１の層間絶縁膜のうち平面的に見て前記メモリセル領域と重なる第１の部分の下面は、前記第１の層間絶縁膜のうち平面的に見て前記周辺回路領域と重なる第２の部分の下面に比べて前記主面から遠い位置に配置され、前記第１の層間絶縁膜の前記第１の部分の上面は、前記第１の層間絶縁膜の前記第２の部分の上面に比べて前記主面から遠い位置に配置され、前記水素拡散バリア膜は、前記第１の層間絶縁膜に比べて水素を通しにくい材料により構成されることを特徴とする。

本発明の一側面による半導体装置の製造方法は、半導体基板の主面にメモリセル領域及び周辺回路領域を区画し、前記メモリセル領域に複数のセルトランジスタを形成するとともに前記周辺回路領域に複数の周辺トランジスタを形成する工程と、平面的に見て前記メモリセル領域と重なる位置に、複数のセルキャパシタを含むキャパシタモールドを形成する工程と、前記プレート電極を形成した後、前記キャパシタモールドの高さより小さい膜厚で第１の層間絶縁膜を成膜する工程と、前記第１の層間絶縁膜を成膜した後、前記第１の層間絶縁膜に比べて水素を通しにくい材料により構成される水素拡散バリア膜、及び、前記第１の層間絶縁膜と同程度に水素を通す材料により構成される第２の層間絶縁膜を順次成膜する工程と、前記第１及び第２の層間絶縁膜並びに前記水素拡散バリア膜からなる絶縁層の上面を平坦化することにより、前記第１の層間絶縁膜のうち平面的に見て前記メモリセル領域と重なる第１の部分の上面を露出させる工程とを備えることを特徴とする。

本発明によれば、第１及び第２の層間絶縁膜の形成後に水素シンタリング工程を行う場合、周辺回路領域のみが水素を通しにくい水素拡散バリア膜で覆われていることから、メモリセル領域に相対的に多量の水素を供給する一方、周辺回路領域に相対的に少量の水素を供給することができる。したがって、周辺回路領域内のＰチャネル型トランジスタにおけるＮＢＴＩ劣化を抑制しつつ、メモリセル領域内のセルトランジスタのリーク電流を十分に低減することが可能になる。

本発明の実施の形態による半導体装置２００のウエハ上におけるレイアウトを示す平面図である。 図１に示したＡ−Ａ線の近傍領域を模式的に拡大して示す平面図である。 図２に示したＡ−Ａ線に対応する半導体装置２００の断面図である。 図１に示した半導体装置２００の製造工程を示す図である。 図１に示した半導体装置２００の製造工程を示す図である。 図１に示した半導体装置２００の製造工程を示す図である。 図１に示した半導体装置２００の水素バリア特性を示す図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

本実施の形態による半導体装置２００（製品チップ）は、ＤＲＡＭ(Dynamic Random Access Memory)である。半導体装置２００の製造工程では、図１に示すように、１枚のウエハ上に複数の半導体装置２００がマトリクス状に並べて形成され、ダイシングによってこれらを個片化することにより個々の半導体装置２００が製造される。個片化後のウエハは、図３に示す半導体基板１を構成する。以下では、図１にも示すように、ウエハ上における半導体装置２００の各行の延在方向をＸ方向と称し、Ｘ方向とウエハ面内で直角に交わる方向をＹ方向と称する。また、ウエハ（半導体基板１）は例えばｐ型の単結晶シリコン基板とすることが好適であるが、本発明の適用対象はこれに限られない。ウエハが直径３００ｍｍのシリコン基板である場合、１枚のウエハ上に１０００個程度の半導体装置２００が形成される。

半導体基板１の主面には、図１に示すように、長辺がＸ方向に延在する長方形状に形成され、それぞれＸ方向に延在する２本の列をなして配置される８個のメモリセル領域ＭＣと、これら８個のメモリセル領域ＭＣを取り囲むように配置される周辺回路領域ＰＣとが区画される。各メモリセル領域ＭＣはメモリセルアレイが配置される領域であり、周辺回路領域ＰＣは、各メモリセル領域ＭＣ内のメモリセルアレイに対してリードやライトなどの各種動作を行うための回路が配置される領域である。

初めに、１つのメモリセル領域ＭＣに着目して説明する。メモリセル領域ＭＣには、図２に示すように、それぞれＸ方向に対して傾斜したＸ'方向に延在する複数の活性領域３ａが形成される。各活性領域３ａは、Ｙ方向に等間隔で配置されており、その間はＸ'方向に延在する素子分離領域２によって分離される。各活性領域３ａのＸ方向の両端はそれぞれ、Ｙ方向に延在する素子分離領域２によって区画される。Ｙ方向に延在する素子分離領域２と、Ｘ'方向に延在する素子分離領域２とは、一体の素子分離領域２を構成する。素子分離領域２は、図３に示すように、半導体基板１に形成した溝を埋設するシリコン酸化膜などの素子分離絶縁膜によって構成される。なお、図３では、メモリセル領域ＭＣ内に設置される素子分離領域２を素子分離領域２ａ、メモリセル領域ＭＣと周辺回路領域ＰＣの間に設置される素子分離領域２を素子分離領域２ｂ、周辺回路領域ＰＣ内に設置される素子分離領域２を素子分離領域２ｃと記している。

メモリセル領域ＭＣにはまた、図３に示すように、それぞれＹ方向に延在する第１及び第２のトレンチ７Ａ，７Ｂが配置される。第１及び第２のトレンチ７Ａ，７Ｂはそれぞれ、図２に示すように、Ｙ方向に並ぶ複数の素子分離領域２及び複数の活性領域３ａに跨るように形成される。

第１のトレンチ７Ａ内には第１のワード線８ａが、第２のトレンチ７Ｂ内には第２のワード線８ｂがそれぞれ配置される。これら第１及び第２のワード線８ａ，８ｂはそれぞれ、半導体基板１の中に埋め込まれた埋め込みワード線を構成する。第１のワード線８ａと半導体基板１の間にはゲート絶縁膜７ａが配置され、第２のワード線８ｂと半導体基板１の間にはゲート絶縁膜７ｂが配置される。第１及び第２のワード線８ａ，８ｂそれぞれの上面には、埋め込み絶縁膜９が配置される。埋め込み絶縁膜９は、第１及び第２のワード線８ａ，８ｂと、上層の配線との間を絶縁する役割を果たす。

活性領域３ａは、図２に示すように、第１及び第２のトレンチ７Ａ，７Ｂによって３つの領域に分割される。この３つの領域のそれぞれには不純物が注入されており、それぞれ第１及び第２の容量コンタクト不純物拡散層５１ａ，５１ｂ並びにビット線コンタクト不純物拡散層５２を構成する。具体的には、第１及び第２のトレンチ７Ａ，７Ｂの間に位置する領域がビット線コンタクト不純物拡散層５２を構成し、第１のトレンチ７Ａを挟んでビット線コンタクト不純物拡散層５２の反対側に位置する領域が第１の容量コンタクト不純物拡散層５１ａを構成し、第２のトレンチ７Ｂを挟んでビット線コンタクト不純物拡散層５２の反対側に位置する領域が第２の容量コンタクト不純物拡散層５１ｂを構成する。

以上の構成により、活性領域３ａ内には、第１のワード線８ａをゲート電極とし、第１の容量コンタクト不純物拡散層５１ａをソース／ドレインの一方とし、ビット線コンタクト不純物拡散層５２をソース／ドレインの他方とする第１のセルトランジスタＴｒ１と、第２のワード線８ｂをゲート電極とし、第２の容量コンタクト不純物拡散層５１ｂをソース／ドレインの一方とし、ビット線コンタクト不純物拡散層５２をソース／ドレインの他方とする第２のセルトランジスタＴｒ２とが構成される。

半導体基板１の上層には、図２に示すように、それぞれＸ方向に延在する複数のビット線１２Ａが形成される。各ビット線１２Ａは、図３に示すように、ポリシリコン膜１２ａ及びタングステン膜１２ｂの積層膜によって構成される。１つの活性領域３ａには１本のビット線１２Ａが対応しており、各ビット線１２Ａは、平面的に見て対応する活性領域３ａの中央を通過するように配置され、その下面で、対応する活性領域３ａ内のビット線コンタクト不純物拡散層５２に接続される。各ビット線１２Ａの上面にはカバー絶縁膜１３が形成され、各ビット線１２Ａ及びその上面を覆うカバー絶縁膜１３の側面にはライナー絶縁膜１７が形成される。カバー絶縁膜１３及びライナー絶縁膜１７は、各ビット線１２Ａと、周囲の導電層（後述する第１及び第２の容量コンタクトプラグ２２ａ，２２ｂなど）との間を絶縁する役割を果たす。ライナー絶縁膜１７は、ビット線１２Ａの側面の他、半導体基板１の表面全体を覆うように形成されており、その上面には、シリコン酸化膜からなる層間絶縁膜１６が形成される。層間絶縁膜１６は、別の見方をすれば、隣接するビット線１２Ａの間に形成されている凹部空間を埋設している。層間絶縁膜１６の上面とカバー絶縁膜１３の上面とは、同一平面を構成するように平坦化されている。

第１及び第２の容量コンタクト不純物拡散層５１ａ，５１ｂそれぞれの上方には、層間絶縁膜１６及びライナー絶縁膜１７を貫通する容量コンタクトホール１９が設けられる。容量コンタクトホール１９内には導電材料が埋め込まれており、この導電材料により、底面で第１の容量コンタクト不純物拡散層５１ａに接続する第１の容量コンタクトプラグ２２ａと、底面で第２の容量コンタクト不純物拡散層５１ｂに接続する第２の容量コンタクトプラグ２２ｂとが構成される。

層間絶縁膜１６の上面には、第１及び第２の容量コンタクト不純物拡散層５１ａ，５１ｂそれぞれの上面を覆うように、複数の容量コンタクトパッド２６が形成される。また、層間絶縁膜１６の上面の全体には、複数の容量コンタクトパッド２６を覆うように、シリコン窒化膜からなるストッパー膜３３が形成される。

各容量コンタクトパッド２６の上面には、クラウン構造（有底円筒形状）の下部電極２８が設けられる。下部電極２８はメモリセルごとに設けられており、その下部は、ストッパー膜３３を貫通して対応する容量コンタクトパッド２６に接続される。

ストッパー膜３３の上面には、容量絶縁膜２９が形成される。この容量絶縁膜２９は、下部電極２８の表面のうち容量コンタクトパッド２６及びストッパー膜３３のいずれとも接していない部分の全体を覆うように形成される。

容量絶縁膜２９の上面には、メモリセル領域ＭＣ内の各下部電極２８に共通な上部電極３０ａが形成される。上部電極３０ａは、下部電極２８及び容量絶縁膜２９の全体を覆う膜厚で形成されている。また、上部電極３０ａの上面は、容量絶縁膜２９の最上面よりも高い位置で平坦化されており、メモリセル領域ＭＣの全体にわたって連続な平面を構成している。

以上説明した複数の下部電極２８、容量絶縁膜２９、及び上部電極３０ａにより、平面的に見てメモリセル領域ＭＣと重なる位置に形成された複数のセルキャパシタ１００からなるセルキャパシタ構造体が構成される。各下部電極２８は対応するセルキャパシタ１００の一方の電極を構成し、上部電極３０ａは各セルキャパシタ１００に共通の他方の電極を構成する。

セルキャパシタ構造体の上面及び側面には、プレート電極３０ｂが形成される。このプレート電極３０ｂは、セルキャパシタ構造体とともにキャパシタモールド１００Ａを構成する。

次に、周辺回路領域ＰＣに着目して説明する。周辺回路領域ＰＣには、図２に示すように、島状に区画された活性領域３ｐと、それを取り囲むように配置された素子分離領域２とが配置される。活性領域３ｐにおいては、半導体基板１の上層に周辺ゲート電極１２Ｂが配置される。周辺ゲート電極１２Ｂは、平面的に見ると、素子分離領域２から活性領域３ｐを通過し、さらに反対側の素子分離領域２に至るように延在している。周辺ゲート電極１２Ｂは、ビット線１２Ａと同様、ポリシリコン膜１２ａ及びタングステン膜１２ｂの積層膜によって構成される。

活性領域３ｐ内に位置する半導体基板１の表面のうち、周辺ゲート電極１２Ｂと接触する部分には、周辺ゲート絶縁膜６が形成される。また、周辺ゲート電極１２Ｂの両側に位置する部分のそれぞれには、ＬＤＤ(lightly doped drain)領域５４及び周辺不純物拡散層５３が形成される。これにより、活性領域３ｐ内には、周辺ゲート電極１２Ｂをゲート電極とし、周辺ゲート電極１２Ｂの両側に位置する２つの周辺不純物拡散層５３のうちの一方をソース／ドレインの一方とし、他方をソース／ドレインの他方とするプレーナ型の周辺トランジスタＰＴｒが構成される。半導体装置２００が備える複数の周辺トランジスタＰＴｒには、Ｐチャネル型トランジスタとＮチャネル型トランジスタの両方が含まれる。

周辺ゲート電極１２Ｂの上面には、ビット線１２Ａと同様、カバー絶縁膜１３が形成される。また、周辺ゲート電極１２Ｂの側壁は、周辺ゲート電極１２Ｂに近い側から順に、ライナー絶縁膜１４、サイドウォール絶縁膜１５、及びライナー絶縁膜１７によって覆われている。ライナー絶縁膜１７は、メモリセル領域ＭＣ内のライナー絶縁膜１７から連続的に形成されているものである。ライナー絶縁膜１７のうち水平面に形成された部分の上面には、メモリセル領域ＭＣと同様、シリコン酸化膜からなる層間絶縁膜１６が形成される。カバー絶縁膜１３、ライナー絶縁膜１４、サイドウォール絶縁膜１５、ライナー絶縁膜１７、及び層間絶縁膜１６それぞれの上面は平坦化されており、メモリセル領域ＭＣ内から連続する１つの平面を構成している。

各周辺不純物拡散層５３の上方には、層間絶縁膜１６及びライナー絶縁膜１７を貫通する周辺コンタクトホール１８が設けられる。周辺コンタクトホール１８内には導電材料が埋め込まれており、この導電材料により、底面で対応する周辺不純物拡散層５３に接続する周辺コンタクトプラグ２３が構成される。

層間絶縁膜１６の上面には、周辺タングステン配線３２が形成される。この周辺タングステン配線３２の底面は、いずれかの周辺コンタクトプラグ２３の上面に接続している。また、層間絶縁膜１６の上面の全体には、複数の周辺タングステン配線３２を覆うように、シリコン窒化膜からなるストッパー膜３３が形成される。このストッパー膜３３は、メモリセル領域ＭＣ内のストッパー膜３３から連続的に形成されているものである。

以上、メモリセル領域ＭＣ及び周辺回路領域ＰＣそれぞれの構造について、詳しく説明した。次に、これらのさらに上方に形成される配線層等の構造について、詳しく説明する。

まず、半導体装置２００は、平面的に見てメモリセル領域ＭＣ及び周辺回路領域ＰＣの両方と重なるように形成される第１の層間絶縁膜４１を備えて構成される。第１の層間絶縁膜４１はシリコン酸化膜の単層膜によって構成されており、メモリセル領域ＭＣのキャパシタモールド１００Ａ、及び、周辺回路領域ＰＣのストッパー膜３３を覆うように設けられる。

ここで、周辺回路領域ＰＣにキャパシタモールド１００Ａが存在しないことから、メモリセル領域ＭＣと周辺回路領域ＰＣの境界に位置するキャパシタモールド１００Ａの側面１００ａに沿って、モールド段差１００Ｂが形成されている。第１の層間絶縁膜４１の成膜はこのモールド段差１００Ｂが形成された後に行われるので、第１の層間絶縁膜４１も、モールド段差１００Ｂに沿って階段状に形成される。これにより、第１の層間絶縁膜４１は、キャパシタモールド１００Ａの上面１００ｂに形成された第１の部分４１Ａと、ストッパー膜３３の上面３３ａのうちキャパシタモールド１００Ａによって覆われていない部分に形成された第２の部分４１Ｂと、キャパシタモールド１００Ａの側面１００ａ（プレート電極３０ｂのうちキャパシタ構造体の側面を覆う部分）に沿って垂直方向（半導体基板１の主面の法線方向）に延在するように形成され、第１の部分４１Ａと第２の部分４１Ｂとを互いに接続する第３の部分４１Ｃとを有して構成される。この構成によれば、第１の部分４１Ａは平面的に見てメモリセル領域ＭＣと重なるように配置され、第２の部分４１Ｂは平面的に見て周辺回路領域ＰＣと重なるように配置されることになる。また、第１の部分４１Ａは、第２の部分４１Ｂよりも高い位置（半導体基板１の主面から遠い位置）に配置されることになる。より詳しく言えば、第１の部分４１Ａの下面は第２の部分４１Ｂの下面に比べて半導体基板１の主面から遠い位置に配置され、第１の部分４１Ａの上面は第２の部分４１Ｂの上面に比べて半導体基板１の主面から遠い位置に配置されることになる。さらに、第２の部分４１Ｂは、キャパシタモールド１００Ａと水平方向（半導体基板１の主面の面内方向と平行な方向）に並ぶように配置されることになる。

第１の層間絶縁膜４１のうち第２の部分４１Ｂの上面には、水素拡散バリア膜４２が形成される。水素拡散バリア膜４２は、シリコン酸化膜に比べて水素を通しにくい膜（プラズマＣＶＤ(Chemical Vapor Deposition)法で形成したシリコン酸窒化膜など。詳しくは後述する）によって構成され、平面的に見てメモリセル領域ＭＣと重ならずかつ周辺回路領域ＰＣと重なるように形成されている。より具体的には、水素拡散バリア膜４２は、第１の層間絶縁膜４１の第２の部分４１Ｂを覆うように形成された第１の部分４２Ａと、第１の層間絶縁膜４１の第３の部分４１Ｃを覆うように形成された第２の部分４２Ｂとによって構成される。第２の部分４２Ｂは、第１の層間絶縁膜４１の第３の部分４１Ｃの側面（垂直に延在し、かつキャパシタモールド１００Ａの側面１００ａと対向する表面）に沿って垂直方向に延在するように形成されており、キャパシタモールド１００Ａの全周を囲むように配置されている。また、第２の部分４２Ｂの底面は、第１の部分４２Ａの上面４２ａと接している。

水素拡散バリア膜４２の膜厚は、水素拡散バリア膜４２の第１の部分４２Ａの上面４２ａが第１の層間絶縁膜４１の第１の部分４１Ａの上面に比べて半導体基板１の主面から近くなるように設定される。その結果、水素拡散バリア膜４２の第１の部分４２Ａの上方に凹部が生ずる。半導体装置２００は、この凹部を埋める第２の層間絶縁膜４３を有している。第２の層間絶縁膜４３は、シリコン酸化膜の単層膜によって構成され、平面的に見てメモリセル領域ＭＣと重ならずかつ周辺回路領域ＰＣと重なるように形成されている。

第１の層間絶縁膜４１、水素拡散バリア膜４２、及び第２の層間絶縁膜４３からなる絶縁層の上面は、これらが同一平面を構成するよう、平坦化されている。詳しくは後述するが、この平坦化は、メモリセル領域ＭＣに形成された水素拡散バリア膜４２を除去するために行うものである。この平坦化により、メモリセル領域ＭＣの層間絶縁膜構造が第１の層間絶縁膜４１のみによって構成される一方、周辺回路領域ＰＣの層間絶縁膜構造は、下から順に第１の層間絶縁膜４１、水素拡散バリア膜４２、及び第２の層間絶縁膜４３の３層構造となる。

メモリセル領域ＭＣに関しては、第１の層間絶縁膜４１を貫通し、底面にプレート電極３０ｂを露出させる第１のスルーホール４４ａが設けられる。第１のスルーホール４４ａには導電膜が埋め込まれており、この導電膜により、底面でプレート電極３０ｂに接続する第１のスルーホールプラグ４４ｂが構成される。

一方、周辺回路領域ＰＣに関しては、第２の層間絶縁膜４３、水素拡散バリア膜４２、第１の層間絶縁膜４１、及びストッパー膜３３を貫通し、底面に周辺タングステン配線３２を露出させる第２のスルーホール４４ｃが設けられる。第２のスルーホール４４ｃは、周辺タングステン配線３２ごとに設けられる。各第２のスルーホール４４ｃにも導電膜が埋め込まれており、これらの導電膜により、周辺タングステン配線３２ごとに、底面で対応する周辺タングステン配線３２に接続する第２のスルーホールプラグ４４ｄが構成される。

第１の層間絶縁膜４１、水素拡散バリア膜４２、及び第２の層間絶縁膜４３からなる層間絶縁膜構造の上面には、複数の第１のメタル配線４５が形成される。各第１のメタル配線４５は、それぞれの底面の一部で、第１のスルーホールプラグ４４ｂ又は第２のスルーホールプラグ４４ｄの上面に接続している。

第１の層間絶縁膜４１、水素拡散バリア膜４２、及び第２の層間絶縁膜４３からなる層間絶縁膜構造の上面には、第１のメタル配線４５の全体を覆う膜厚で、さらに第３の層間絶縁膜５５が形成される。第３の層間絶縁膜５５は、シリコン酸化膜の単層膜によって構成される。水素拡散バリア膜４２の第２の部分４２Ｂの上面４２ｂは、この第３の層間絶縁膜５５の底面５５ａに接している。

第３の層間絶縁膜５５の上面には、第２のメタル配線５７が形成される。第２のメタル配線５７は、第３の層間絶縁膜５５を貫通する第３のスルーホール５６ａ内に埋め込まれた第３のスルーホールプラグ５６により、第１のメタル配線４５の上面と接続される。

第３の層間絶縁膜５５の上面には、第２のメタル配線５７の全体を覆う膜厚で、さらに第４の層間絶縁膜５８が形成される。第４の層間絶縁膜５８も、シリコン酸化膜の単層膜によって構成される。第４の層間絶縁膜５８の上面には第３のメタル配線６０が形成されており、この第３のメタル配線６０は、第４の層間絶縁膜５８を貫通する第４のスルーホール５９ａ内に埋め込まれた第４のスルーホールプラグ５９により、第２のメタル配線５７の上面と接続される。

第４の層間絶縁膜５８の上面には、第３のメタル配線６０の全体を覆う膜厚で、さらに第５の層間絶縁膜６１が形成される。第５の層間絶縁膜６１も、シリコン酸化膜の単層膜によって構成される。第５の層間絶縁膜６１の上面には、例えば水素を含有するシリコン窒化膜により構成されたパッシベーション膜６２が形成される。

以上説明したように、半導体装置２００は、周辺回路領域ＰＣのみが水素を通しにくい水素拡散バリア膜４２で覆われ、メモリセル領域ＭＣには水素拡散バリア膜４２が形成されない構造を有している。したがって、後述する水素シンタリング工程において、メモリセル領域ＭＣに相対的に多量の水素を供給する一方、周辺回路領域ＰＣに相対的に少量の水素を供給することができる。したがって、周辺回路領域ＰＣ内のＰチャネル型トランジスタにおけるＮＢＴＩ劣化を抑制しつつ、メモリセル領域ＭＣ内のセルトランジスタのリーク電流を十分に低減することが可能になる。

次に、半導体装置２００の製造方法について、図４〜図６を参照しながら説明する。

まず初めに、異方性のエッチングを行うことによって半導体基板１の主面にトレンチを設け、その内部を埋設する膜厚でシリコン酸化膜を成膜した後、半導体基板１の主面が露出する程度まで表面を平坦化する（ＳＴＩ(shallow trench isolation)法）。これにより、半導体基板１の主面に素子分離領域２（素子分離領域２ａ〜２ｃ）を設け、この素子分離領域２により活性領域３ａ，３ｐを区画する。

次に、活性領域３ａを通過する２本の埋め込みワード線溝（第１及び第２のトレンチ７Ａ，７Ｂ）を形成し、熱酸化プロセスにより、それぞれの内表面を酸化する。これにより、第１及び第２のトレンチ７Ａ，７Ｂの内表面にそれぞれゲート絶縁膜７ａ，７ｂが形成される。続いて、タングステンを成膜してエッチバックし、さらにシリコン窒化膜を成膜する。これにより、第１のワード線８ａ及び第２のワード線８ｂと、それぞれの上面を覆う埋め込み絶縁膜９とが形成される。

次に、フォトリソグラフィ技術およびドライエッチング技術を用いてシリコン窒化膜をエッチングすることにより、活性領域３ｐの中央に相当する部分に開口部を設ける。そして、熱酸化を行うことにより、活性領域３ｐ内に周辺ゲート絶縁膜６を形成する。続いて、再度フォトリソグラフィ技術およびドライエッチング技術を用いてシリコン窒化膜をエッチングすることにより、活性領域３ａの中央に相当する部分（第１のワード線８ａと第２のワード線８ｂの間）に開口部を設ける。そして、この開口部を通じてイオン注入を行うことにより、半導体基板１の主面にビット線コンタクト不純物拡散層５２を形成する。

次に、半導体基板１の主面が露出する程度まで表面を平坦化した後、ポリシリコン膜、タングステン膜、シリコン窒化膜の積層膜を例えばＣＶＤ法により形成する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いてこの積層膜をライン形状にパターンニングすることにより、それぞれポリシリコン膜１２ａ及びタングステン膜１２ｂの積層膜によって構成されるビット線１２Ａ及び周辺ゲート電極１２Ｂと、これらの上面を覆うカバー絶縁膜１３とを形成する。

次に、周辺ゲート電極１２Ｂの側面を覆うようにシリコン窒化膜を成膜することにより、ライナー絶縁膜１４を形成する。続いて、低濃度の不純物をイオン注入することによって活性領域３ｐ内にＬＤＤ領域５４を形成した後、さらに例えばシリコン酸化膜を堆積し、エッチバックすることにより、サイドウォール絶縁膜１５を形成する。そして、イオン注入を行うことにより、活性領域３ｐ内に周辺不純物拡散層５３を形成する。

次に、ビット線１２Ａ及び周辺ゲート電極１２Ｂそれぞれの側壁を覆うように例えばシリコン窒化膜を堆積することにより、ライナー絶縁膜１７を形成する。その後さらに、例えばシリコン酸化膜を成膜し、カバー絶縁膜１３の上面が露出する程度まで表面を平坦化することにより、層間絶縁膜１６を形成する。

次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、層間絶縁膜１６及びライナー絶縁膜１７を貫通し、かつ活性領域３ｐ内に位置する半導体基板１の表面を露出させる周辺コンタクトホール１８を形成する。そして、その内部に、例えばタングステンを、例えばＣＶＤ法を用いて埋め込む。その後、層間絶縁膜１６上の余剰なタングステンを例えばＣＭＰ(Chemical Mechanical Polishing)により除去し、さらにタングステンをエッチバックすることにより、周辺コンタクトプラグ２３を形成する。

また、フォトリソグラフィ技術およびドライエッチング技術を用いて、層間絶縁膜１６及びライナー絶縁膜１７を貫通し、かつ活性領域３ａ内に位置する半導体基板１の表面を露出させる容量コンタクトホール１９を形成する。そして、その内部に、リンなどのＮ型不純物をドーピングしたポリシリコンを、例えばＣＶＤ法を用いて埋め込む。その後、層間絶縁膜１６上の余剰なポリシリコンをたとえばＣＭＰにより除去し、さらにポリシリコンをエッチバックすることにより、第１及び第２の容量コンタクトプラグ２２ａ，２２ｂを形成する。このとき、ポリシリコンにドーピングされたＮ型不純物によって、活性領域３ａの表面近傍にＮ型不純物拡散層が形成される。形成されたＮ型不純物拡散層は、第１及び第２の容量コンタクト不純物拡散層５１ａ，５１ｂとなる。

次に、層間絶縁膜１６の上面に、それぞれ第１及び第２の容量コンタクトプラグ２２ａ，２２ｂのいずれかに接続する複数の容量コンタクトパッド２６を形成する。また、タングステン膜を例えばＣＶＤ法にて形成し、フォトリソグラフィ技術およびドライエッチング技術を用いてライン形状にパターニングすることにより、周辺コンタクトプラグ２３に接続する周辺タングステン配線３２を形成する。その後、容量コンタクトパッド２６及び周辺タングステン配線３２を覆う膜厚でシリコン窒化膜を成膜することにより、ストッパー膜３３を形成する。

ストッパー膜３３を形成した後にはシリコン酸化膜からなる犠牲膜（図示せず）を成膜し、このシリコン酸化膜とストッパー膜３３を貫通する開口部を、容量コンタクトパッド２６ごとに形成する。開口部の底面には、対応する容量コンタクトパッド２６が露出する。そして、この開口部の内表面を覆う膜厚で窒化チタンなどの金属膜を成膜し、さらにエッチバックを行うことにより、容量コンタクトパッド２６ごとに下部電極２８を形成する。その後、犠牲膜のうちメモリセル領域ＭＣ内に形成された部分を除去し、露出した下部電極２８及びストッパー膜３３を覆うように容量絶縁膜２９を形成する。そして、窒化チタンなどの金属膜を成膜し、表面を平坦化することにより上部電極３０ａを形成することにより、複数のセルキャパシタ１００を含むセルキャパシタ構造体が完成する。続いて犠牲膜を除去し、金属膜の成膜とパターニングを行うことにより、セルキャパシタ構造体の上面及び側面を覆うプレート電極３０ｂを形成する。ここまでの工程により、メモリセル領域ＭＣ内にキャパシタモールド１００Ａが形成され、メモリセル領域ＭＣと周辺回路領域ＰＣの境界に大きなモールド段差１００Ｂが形成される。

次に、図５に示すように、キャパシタモールド１００Ａの高さより小さく、かつキャパシタモールド１００Ａの全体を覆うことのできる膜厚で、第１の層間絶縁膜４１となるシリコン酸化膜を成膜する。続いて、上面がキャパシタモールド１００Ａの上面より低い位置となる一方、上記シリコン酸化膜の全体を覆うことのできる膜厚で水素拡散バリア膜４２の材料膜（第１の層間絶縁膜４１に比べて水素を通しにくい材料。詳しくは後述する）を成膜し、さらに、上面がキャパシタモールド１００Ａの上面より高い位置となる膜厚で、第２の層間絶縁膜４３となるシリコン酸化膜（第１の層間絶縁膜４１と同程度に水素を通す材料）を成膜する。そして、こうして成膜した各膜のうち水素拡散バリア膜４２の材料膜がメモリセル領域ＭＣ内から除去される程度まで、全体を平坦化する。これにより、図６に示すように、第１の層間絶縁膜４１、水素拡散バリア膜４２、及び第２の層間絶縁膜４３を形成する。この工程により、メモリセル領域ＭＣ内では第１の層間絶縁膜４１の上面が露出する一方、周辺回路領域ＰＣ内では第２の層間絶縁膜４１の上面が露出し、水素拡散バリア膜４２は周辺回路領域ＰＣ内のみに残ることになる。また、メモリセル領域ＭＣと周辺回路領域ＰＣの境界に、水素拡散バリア膜４２の上面が露出することになる。

次に、図３に示したように、第１の層間絶縁膜４１を貫通し、底面にプレート電極３０ｂを露出させる第１のスルーホール４４ａをメモリセル領域ＭＣに形成するとともに、第２の層間絶縁膜４３、水素拡散バリア膜４２、第１の層間絶縁膜４１、及びストッパー膜３３を貫通し、底面に周辺タングステン配線３２を露出させる第２のスルーホール４４ｃを周辺回路領域ＰＣに形成する。そして、これらの内部に、例えばＣＶＤ法によりタングステンなどの金属膜を埋め込んだ後、例えばＣＭＰにより表面の平坦化を行う。そしてさらに金属膜のエッチバックを行うことにより、第１のスルーホールプラグ４４ｂ及び第２のスルーホールプラグ４４ｄを形成する。

次に、例えばスパッタ法によってアルミニウム膜などの金属膜を成膜し、フォトリソグラフィ技術およびドライエッチング技術を用いてライン形状にパターニングすることにより、第１のメタル配線４５を形成する。

続いて、第１のメタル配線４５を覆う膜厚でシリコン酸化膜を成膜することにより第３の層間絶縁膜５５を形成し、さらに、この第３の層間絶縁膜５５を貫通し、底面に第１のメタル配線４５を露出させる第２のスルーホール５６ａを形成する。そして、この第２のスルーホール５６ａの内部に、例えばＣＶＤ法によりタングステンなどの金属膜を埋め込んだ後、例えばＣＭＰにより表面の平坦化を行う。その後、金属膜のエッチバックを行うことにより、第３のスルーホールプラグ５６を形成する。

次に、再度例えばスパッタ法によってアルミニウム膜などの金属膜を成膜し、フォトリソグラフィ技術およびドライエッチング技術を用いてライン形状にパターニングすることにより、第２のメタル配線５７を形成する。

続いて、第２のメタル配線５７を覆う膜厚でシリコン酸化膜を成膜することにより第４の層間絶縁膜５８を形成し、さらに、この第４の層間絶縁膜５８を貫通し、底面に第２のメタル配線５７を露出させる第３のスルーホール５９ａを形成する。そして、この第３のスルーホール５９ａの内部に、例えばＣＶＤ法によりタングステンなどの金属膜を埋め込んだ後、例えばＣＭＰにより表面の平坦化を行う。その後、金属膜のエッチバックを行うことにより、第４のスルーホールプラグ５９を形成する。

次に、再度例えばスパッタ法によってアルミニウム膜などの金属膜を成膜し、フォトリソグラフィ技術およびドライエッチング技術を用いてライン形状にパターニングすることにより、第３のメタル配線６０を形成する。

続いて、第３のメタル配線６０を覆う膜厚でシリコン酸化膜を成膜することにより第５の層間絶縁膜６１を形成し、さらに、この第５の層間絶縁膜６１を覆う膜厚でシリコン窒化膜を成膜することによりパッシベーション膜６２を成膜する。

次に、水素シンタリング工程を実施する。具体的には、水素雰囲気中で３５０〜４５０℃の熱処理（アニール）を行う。このアニールの際に用いるフォーミングガスとしては、例えばＮ_２：Ｈ_２＝１：１の混合ガスを用いることが好適である。これにより、シリコン−酸化膜界面のダングリングボンドが水素によって終端される。この際、周辺回路領域ＰＣのみに水素拡散バリア膜４２が形成されているので、メモリセル領域ＭＣに相対的に多量の水素を供給する一方、周辺回路領域ＰＣに相対的に少量の水素を供給することができる。したがって、周辺回路領域ＰＣ内のＰチャネル型トランジスタにおけるＮＢＴＩ劣化を気にすることなく積極的に水素シンタリングを実行することができるので、メモリセル領域ＭＣ内のセルトランジスタのリーク電流を十分に低減することが可能になる。その結果、良好なリフレッシュ特性を得ることが可能になる。一方、周辺回路領域ＰＣでは、Ｐチャネル型トランジスタにおけるＮＢＴＩ劣化の発生を好適に抑制することが可能になる。

以下、水素拡散バリア膜４２の好適な材料について、図７に示す実験結果を参照しながら説明する。

図７の横軸はＳＴＨ(Static Hold)５０％Ｐａｓｓを、縦軸はＮＢＴＩΔＶｔ＝５０ｍＶをそれぞれ示している。単位はそれぞれ、ｍｓ（ミリ秒）とｙｅａｒ（年）である。

ＳＴＨ５０％Ｐａｓｓは、ウエハ上に形成された所定個（例えば１０００個）の半導体装置２００（正常動作するもの）に関して、所定温度（例えば８８℃）に保った状態で、それぞれのビット線１２Ａに外部電源電圧を印加することによってそれぞれのメモリセルにデータ「１」を書き込んだ後、メモリセルの動作を一定時間(Hold Time)中断し、その後メモリセルからデータを読み出した結果、５００個（５０％）の半導体装置２００についてデータ「１」が維持されているような上記一定時間（ＳＴＨ時間）を意味する。実際の実験では、上記一定時間を変更しながら書き込みと読み出しを繰り返すことにより、ＳＴＨ時間を求めることになる。

ＳＴＨ時間が短いと、その分頻繁なリフレッシュ動作が必要となる。したがって、ＳＴＨ時間はできるだけ長いことが好ましい。ここで、ＳＴＨ時間は、メモリセルを構成するセルトランジスタの接合リーク電流が多いほど短くなる。そして、この接合リーク電流は、第１及び第２の容量コンタクト不純物拡散層５１ａ，５１ｂと半導体基板１の接合部に存在するダングリングボンドの数が多いほど、多くなる。上述した水素シンタリング工程は、このダングリングボンドを終端することによって接合リーク電流を低減し、その結果としてＳＴＨ時間を長くすることを目的のひとつとして行われるものである。

一方、ＮＢＴＩΔＶｔ＝５０ｍＶは、所定のストレスを印加してＮＢＴＩ劣化を誘発させた状態の下で、周辺回路を構成するＰチャネル型トランジスタの閾値電圧Ｖｔの変動を５０ｍＶ以内に維持できる時間の限界（ＮＢＴＩ寿命）を示すものである。実際には、現実に実施可能な短時間の試験結果から外挿して求めている。ＮＢＴＩ寿命は大きいほど好ましい。

図７は、ＳＴＨ時間の向上に必要な水素シンタリング工程を実施した後の、ＳＴＨ時間及びＮＢＴＩ寿命の測定結果を示したものである。この測定は、次のようにして実施した。まず、図３に示した半導体装置２００をウエハ上に複数個形成したものを、パッシベーション膜６２の材質を変えつつ複数個製造した。パッシベーション膜６２以外の製造条件は同じとし、パッシベーション膜６２の材質としては、プラズマＣＶＤ法で形成したシリコン窒化膜（Ｐ−ＳｉＮ）、プラズマＣＶＤ法で形成したシリコン酸窒化膜（Ｐ−ＳｉＯＮ）、及び、ＡＬＤ(Atomic Layer Deposition)法で形成したシリコン窒化膜（ＡＬＤ−ＳｉＮ）の３種類を用いた。そして、各サンプルについて水素シンタリング工程を実施した後、ＳＴＨ時間及びＮＢＴＩ寿命を測定し、パッシベーション膜６２の材質ごとに、測定結果を図７にプロットした。

パッシベーション膜６２をＰ−ＳｉＮ膜とする場合、パッシベーション膜６２の具体的な形成は、パッシベーション膜６２以外の部分を形成した半導体装置２００を温度４００℃のステージに載置した後、大気圧以下としたプラズマ反応室にモノシラン（ＳｉＨ_４）及びアンモニア（ＮＨ_３）を導入し、高周波電力を供給することにより生ずるプラズマ反応により半導体基板上にＰ−ＳｉＮ膜を堆積することによって行う。この方法によって形成されるパッシベーション膜６２中には、２０ａｔｏｍｉｃ％程度の水素が含有される。

図７には、Ｐ−ＳｉＮ膜を成膜した後、水素シンタリング工程を行う前の段階での測定結果を、「Ｐ−ＳｉＮ ｎｏｎ−ａｎｎｅａｌ」と付記した白丸で示している。この場合、図７に示すように、ＮＢＴＩ寿命は約３０００年、ＳＴＨ時間は約４４５ｍｓとなる。ＮＢＴＩ寿命は問題ないが、ＳＴＨ時間が十分ではないことが理解される。

一方、図７に示した３つの黒丸は、パッシベーション膜６２を形成した後、それぞれ３８０℃、４００℃、４２０℃で２４０分間、水素雰囲気中でのアニール（水素シンタリング）を行った後に、ＳＴＨ時間とＮＢＴＩ寿命を測定した結果を示している。これらの例から理解されるように、水素シンタリング工程を高温で実施するほどＳＴＨ時間が向上する一方、ＮＢＴＩ寿命が短くなる。

以上の結果から、Ｐ−ＳｉＮ膜であるパッシベーション膜６２は、水素拡散バリア膜としてはあまり有効でないことが理解される。これは、Ｐ−ＳｉＮ膜であるパッシベーション膜６２の内部に多量の水素原子が含まれることによるものであると考えられる。

次に、パッシベーション膜６２をＰ−ＳｉＯＮ膜とする場合、Ｐ−ＳｉＮ膜の形成条件に一酸化二窒素（Ｎ_２Ｏ）ガスの導入を加えることで、パッシベーション膜６２を形成することができる。なお、今回の実験では、各ガスの導入量を、Ｐ−ＳｉＮ膜内の原子比率がシリコン４０％、酸素４０％、窒素２０％となるように調節した。この組成のＰ−ＳｉＮ膜中には、５ａｔｏｍｉｃ％程度の水素が含有される。

図７には、Ｐ−ＳｉＯＮ膜を成膜した後、水素シンタリング工程を行う前の段階での測定結果を、「Ｐ−ＳｉＯＮ ｎｏｎ−ａｎｎｅａｌ」と付記した白四角で示している。この場合、図７に示すように、ＮＢＴＩ寿命は約１７０００年、ＳＴＨ時間は約４４５ｍｓとなる。パッシベーション膜６２をＰ−ＳｉＮ膜により構成した場合と同様、ＮＢＴＩ寿命は問題ないが、ＳＴＨ時間が十分ではないことが理解される。

一方、図７に示した黒四角は、パッシベーション膜６２を形成した後、４２０℃で２４０分間、水素雰囲気中でのアニール（水素シンタリング）を行った後に、ＳＴＨ時間とＮＢＴＩ寿命を測定した結果を示している。この場合、図７に示すように、ＮＢＴＩ寿命は約６０００年、ＳＴＨ時間は約４８０ｍｓとなる。

これらの結果から、パッシベーション膜６２をＰ−ＳｉＯＮ膜とする場合、水素シンタリング工程を実施しても、ＮＢＴＩ寿命が向上する一方で、ＳＴＨ時間はあまり向上しないことが理解される。これは、Ｐ−ＳｉＯＮ膜が水素拡散バリア膜として有効に機能することを意味する。

次に、パッシベーション膜６２をＡＬＤ−ＳｉＮ膜とする場合、パッシベーション膜６２の具体的な形成は、パッシベーション膜６２以外の部分を形成した半導体装置２００をバッチ方式の電気炉体内に載置した後、温度を４５０℃、気圧を大気圧以下とし、プラズマ化したジクロロシラン（ＤＣＳ：ＳｉＨ_２Ｃｌ_２）を供給することにより表面（第５の層間絶縁膜６１の表面）にＳｉ―Ｈを吸着させるステップと、雰囲気中に残存するＤＣＳを排気するステップと、プラズマ化したアンモニア（ＮＨ_３）を供給することにより表面に吸着しているＳｉ−ＨをＳｉ−Ｎに変換するステップと、雰囲気中に残存するアンモニアを排気するステップと、を交互に繰り返すことにより行う。ＡＬＤ−ＳｉＮ膜の水素含有量は、ＣＶＤのような気相反応ではなく、表面吸着反応により成膜されていることから、１ａｔｏｍｉｃ％より少ない値となる。

図７には、ＡＬＤ−ＳｉＮ膜を成膜した後、水素シンタリング工程を行う前の段階での測定結果を、「ＡＬＤ−ＳｉＮ ｎｏｎ−ａｎｎｅａｌ」と付記した白三角で示している。この場合、図７に示すように、ＮＢＴＩ寿命は約２００００年、ＳＴＨ時間は約４１０ｍｓとなる。パッシベーション膜６２をＰ−ＳｉＮ膜又はＰ−ＳｉＯＮ膜により構成した場合と同様、ＮＢＴＩ寿命は問題ないが、ＳＴＨ時間が十分ではないことが理解される。

一方、図７に示した黒三角は、パッシベーション膜６２を形成した後、４２０℃で２４０分間、水素雰囲気中でのアニール（水素シンタリング）を行った後に、ＳＴＨ時間とＮＢＴＩ寿命を測定した結果を示している。この場合、図７に示すように、ＮＢＴＩ寿命は約２００００年、ＳＴＨ時間は約４２５ｍｓとなる。

これらの結果から、パッシベーション膜６２をＡＬＤ−ＳｉＮ膜とする場合、Ｐ−ＳｉＯＮ膜によりパッシベーション膜６２を構成した場合と同様、水素シンタリング工程を実施しても、ＮＢＴＩ寿命が向上する一方で、ＳＴＨ時間はあまり向上しないことが理解される。これは、ＡＬＤ−ＳｉＮ膜も水素拡散バリア膜として有効に機能することを意味する。

以上から、水素拡散バリア膜４２の材料としては、Ｐ−ＳｉＯＮ膜又はＡＬＤ−ＳｉＮ膜が好適であることが理解される。水素拡散バリア膜４２の材料をＰ−ＳｉＯＮ膜又はＡＬＤ−ＳｉＮ膜とすることにより、水素シンタリング工程の実施時に、周辺回路領域ＰＣ内の周辺トランジスタＰＴｒへの水素拡散を防止するとともに、メモリセル領域ＭＣ内の第１及び第２のセルトランジスタＴｒ１には十分な量の水素を供給することが可能になる。したがって、Ｐチャネル型トランジスタである周辺トランジスタＰＴｒのＮＢＴＩ寿命を維持しつつ、ＳＴＨ時間の向上効果を得ることが可能になる。

以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１ 半導体基板
２，２ａ〜２ｃ 素子分離領域
３ａ，３ｐ 活性領域
６ 周辺ゲート絶縁膜
７Ａ 第１のトレンチ
７Ｂ 第２のトレンチ
７ａ，７ｂ ゲート絶縁膜
８ａ 第１のワード線
８ｂ 第２のワード線
９ 埋め込み絶縁膜
１２Ａ ビット線
１２Ｂ 周辺ゲート電極
１２ａ ポリシリコン膜
１２ｂ タングステン膜
１３ カバー絶縁膜
１４，１７ ライナー絶縁膜
１５ サイドウォール絶縁膜
１６ 層間絶縁膜
１８ 周辺コンタクトホール
１９ 容量コンタクトホール
２２ａ 第１の容量コンタクトプラグ
２２ｂ 第２の容量コンタクトプラグ
２３ 周辺コンタクトプラグ
２６ 容量コンタクトパッド
２８ 下部電極
２９ 容量絶縁膜
３０ａ 上部電極
３０ｂ プレート電極
３２ 周辺タングステン配線
３３ ストッパー膜
３３ａ ストッパー膜３３の上面
４１ 第１の層間絶縁膜（シリコン酸化膜）
４１Ａ 第１の層間絶縁膜４１の第１の部分
４１Ｂ 第１の層間絶縁膜４１の第２の部分
４１Ｃ 第１の層間絶縁膜４１の第３の部分
４２ 水素拡散バリア膜（Ｐ−ＳｉＯＮ膜又はＡＬＤ−ＳｉＮ膜）
４２Ａ 水素拡散バリア膜４２の第１の部分
４２Ｂ 水素拡散バリア膜４２の第２の部分
４２ａ 水素拡散バリア膜４２の第１の部分４２Ａの上面
４２ｂ 水素拡散バリア膜４２の第２の部分４２Ｂの上面
４３ 第２の層間絶縁膜（シリコン酸化膜）
４４ａ 第１のスルーホール
４４ｂ 第１のスルーホールプラグ
４４ｃ 第２のスルーホール
４４ｄ 第２のスルーホールプラグ
４５ 第１のメタル配線
５１ａ 第１の容量コンタクト不純物拡散層
５１ｂ 第２の容量コンタクト不純物拡散層
５２ ビット線コンタクト不純物拡散層
５３ 周辺不純物拡散層
５４ ＬＤＤ領域
５５ 第３の層間絶縁膜（シリコン酸化膜）
５５ａ 第３の層間絶縁膜５５の底面
５６ 第３のスルーホールプラグ
５６ａ 第３のスルーホール
５７ 第２のメタル配線
５８ 第４の層間絶縁膜（シリコン酸化膜）
５９ 第４のスルーホールプラグ
５９ａ 第４のスルーホール
６０ 第３のメタル配線
６１ 第５の層間絶縁膜（シリコン酸化膜）
６２ パッシベーション膜（水素含有シリコン窒化膜）
１００ セルキャパシタ
１００Ａ キャパシタモールド
１００Ｂ モールド段差
１００ａ キャパシタモールド１００Ａの側面
１００ｂ キャパシタモールド１００Ａの上面
２００ 半導体装置
ＭＣ メモリセル領域
ＰＣ 周辺回路領域
ＰＴｒ 周辺トランジスタ
Ｔｒ１ 第１のセルトランジスタ
Ｔｒ２ 第２のセルトランジスタ

Claims (20)

1. 主面にメモリセル領域及び周辺回路領域が配置された半導体基板と、
   平面的に見て前記メモリセル領域及び前記周辺回路領域の両方と重なるように形成される第１の層間絶縁膜と、
   前記第１の層間絶縁膜の上面に形成され、平面的に見て前記メモリセル領域と重ならずかつ前記周辺回路領域と重なるように形成される水素拡散バリア膜とを備え、
   前記第１の層間絶縁膜のうち平面的に見て前記メモリセル領域と重なる第１の部分の下面は、前記第１の層間絶縁膜のうち平面的に見て前記周辺回路領域と重なる第２の部分の下面に比べて前記主面から遠い位置に配置され、
   前記第１の層間絶縁膜の前記第１の部分の上面は、前記第１の層間絶縁膜の前記第２の部分の上面に比べて前記主面から遠い位置に配置され、
   前記水素拡散バリア膜は、前記第１の層間絶縁膜に比べて水素を通しにくい材料により構成される
   ことを特徴とする半導体装置。
2. 前記水素拡散バリア膜の上面に形成され、平面的に見て前記メモリセル領域と重ならずかつ前記周辺回路領域と重なるように形成される第２の層間絶縁膜をさらに備え、
   前記第２の層間絶縁膜の上面と、前記第１の層間絶縁膜の前記第１の部分の上面とは、同一平面を構成するよう平坦化されている
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記第２の層間絶縁膜の上面と、前記第１の層間絶縁膜の前記第１の部分の上面とからなる平面の上に形成された配線層
   をさらに備えることを特徴とする請求項２に記載の半導体装置。
4. 平面的に見て前記メモリセル領域と重なる位置に形成された複数のセルキャパシタからなるキャパシタ構造体と、
   前記キャパシタ構造体の上面及び側面を覆うプレート電極とをさらに備え、
   前記第１の層間絶縁膜の前記第１の部分は、前記プレート電極のうち前記キャパシタ構造体の上面を覆う部分の上面に形成される
   ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記第１の層間絶縁膜の前記第２の部分は、前記キャパシタ構造体と前記主面の面内方向と平行な方向に並ぶように配置される
   ことを特徴とする請求項４に記載の半導体装置。
6. 前記第１の層間絶縁膜は、前記プレート電極のうち前記キャパシタ構造体の側面を覆う部分を覆うように形成された第３の部分をさらに有し、
   前記第１の層間絶縁膜の前記第１の部分と前記第１の層間絶縁膜の前記第２の部分とは、前記第１の層間絶縁膜の前記第３の部分により互いに接続される
   ことを特徴とする請求項４又は５に記載の半導体装置。
7. 前記水素拡散バリア膜は、前記第１の層間絶縁膜の前記第２の部分を覆うように形成された第１の部分と、前記第１の層間絶縁膜の前記第３の部分を覆うように形成された第２の部分とを有する
   ことを特徴とする請求項６に記載の半導体装置。
8. 前記第１の層間絶縁膜の前記第３の部分及び前記水素拡散バリア膜の前記第２の部分はそれぞれ、前記主面の法線方向に沿って延在するように形成される
   ことを特徴とする請求項７に記載の半導体装置。
9. 前記水素拡散バリア膜の前記第２の部分の上面は、前記第２の層間絶縁膜の上面及び前記第１の層間絶縁膜の前記第１の部分の上面と同一平面を構成するよう平坦化されている
   ことを特徴とする請求項７又は８に記載の半導体装置。
10. 前記キャパシタ構造体は、前記複数のキャパシタそれぞれに対応して設けられる複数の下部電極と、該複数の下部電極に共通に設けられた上部電極と、該複数の下部電極と該上部電極の間に設けられた容量絶縁膜とによって構成される
    ことを特徴とする請求項４乃至９のいずれか一項に記載の半導体装置。
11. 前記第１及び第２の層間絶縁膜はシリコン酸化膜であり、
    前記水素拡散バリア膜はシリコン窒化膜である
    ことを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
12. 半導体基板の主面にメモリセル領域及び周辺回路領域を区画し、前記メモリセル領域に複数のセルトランジスタを形成するとともに前記周辺回路領域に複数の周辺トランジスタを形成する工程と、
    平面的に見て前記メモリセル領域と重なる位置に、複数のセルキャパシタを含むキャパシタモールドを形成する工程と、
    前記プレート電極を形成した後、前記キャパシタモールドの高さより小さい膜厚で第１の層間絶縁膜を成膜する工程と、
    前記第１の層間絶縁膜を成膜した後、前記第１の層間絶縁膜に比べて水素を通しにくい材料により構成される水素拡散バリア膜、及び、前記第１の層間絶縁膜と同程度に水素を通す材料により構成される第２の層間絶縁膜を順次成膜する工程と、
    前記第１及び第２の層間絶縁膜並びに前記水素拡散バリア膜からなる絶縁層の上面を平坦化することにより、前記第１の層間絶縁膜のうち平面的に見て前記メモリセル領域と重なる第１の部分の上面を露出させる工程と
    を備えることを特徴とする半導体装置の製造方法。
13. 前記絶縁層の上面を平坦化する工程の終了後、平面的に見て前記周辺回路領域と重なる領域では前記第２の層間絶縁膜の上面が露出することを特徴とする請求項１２に記載の半導体装置の製造方法。
14. 前記絶縁層の上面を平坦化する工程の終了後、前記メモリセル領域と前記周辺回路領域の境界に前記水素拡散バリア膜が露出することを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
15. 前記絶縁層の上面を平坦化する工程の終了後、平面的に見て前記メモリセル領域と重なる位置に前記第１の絶縁膜を貫通する第１のスルーホールを形成するとともに、平面的に見て前記周辺回路領域と重なる位置にそれぞれ前記第１及び第２の層間絶縁膜並びに前記水素拡散バリア膜を貫通する複数の第２のスルーホールを形成する工程と、
    前記第１のスルーホールに導電材料を埋め込むことにより、底面で前記プレート電極と電気的に接続する第１のスルーホールプラグを形成するとともに、前記複数の第２のスルーホールのそれぞれに導電材料を埋め込むことにより、それぞれの底面で前記複数の周辺トランジスタのうちのいずれかの不純物拡散層と電気的に接続する複数の第２のスルーホールプラグを形成する工程と
    をさらに備えることを特徴とする請求項１２乃至１４のいずれか一項に記載の半導体装置の製造方法。
16. 前記第１のスルーホールプラグ及び前記複数の第２のスルーホールプラグを形成した後、平坦化された前記絶縁層の上面に配線層を形成する工程
    をさらに備えることを特徴とする請求項１２乃至１５のいずれか一項に記載の半導体装置の製造方法。
17. 前記配線層を形成した後、水素雰囲気中でアニール処理を行う工程
    をさらに備えることを特徴とする請求項１６に記載の半導体装置の製造方法。
18. 前記キャパシタ構造体は、前記複数のキャパシタそれぞれに対応して設けられる複数の下部電極と、該複数の下部電極に共通に設けられた上部電極と、該複数の下部電極と該上部電極の間に設けられた容量絶縁膜とによって構成される
    ことを特徴とする請求項１２乃至１７のいずれか一項に記載の半導体装置の製造方法。
19. 前記第１及び第２の層間絶縁膜はシリコン酸化膜であり、
    前記水素拡散バリア膜はプラズマＣＶＤ法で形成したシリコン酸窒化膜である
    ことを特徴とする請求項１２乃至１８のいずれか一項に記載の半導体装置の製造方法。
20. 前記第１及び第２の層間絶縁膜はシリコン酸化膜であり、
    前記水素拡散バリア膜はＡＬＤ法で形成したシリコン窒化膜である
    ことを特徴とする請求項１２乃至１８のいずれか一項に記載の半導体装置の製造方法。

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