JP2007281199A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2007281199A JP2007281199A JP2006105740A JP2006105740A JP2007281199A JP 2007281199 A JP2007281199 A JP 2007281199A JP 2006105740 A JP2006105740 A JP 2006105740A JP 2006105740 A JP2006105740 A JP 2006105740A JP 2007281199 A JP2007281199 A JP 2007281199A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- well region
- floating well
- semiconductor device
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
【課題】 データ保持時間を長くしつつセル電流を向上した半導体装置を提供することを目的とする。
【解決手段】 埋め込み絶縁膜101を有する半導体基板100の埋め込み絶縁膜101上に、フローティングウェル領域102とフローティングウェル領域102を挟むソース/ドレイン領域103と、フローティングウェル領域102内に設けられたトレンチ106a内部にゲート絶縁膜105を介して形成されたゲート電極106とを備えることにより、ソース/ドレイン領域103の不純物イオン濃度を低濃度に保ちリーク電流を抑えてデータ保持時間を長くしつつセル電流を向上する。
【選択図】図1
【解決手段】 埋め込み絶縁膜101を有する半導体基板100の埋め込み絶縁膜101上に、フローティングウェル領域102とフローティングウェル領域102を挟むソース/ドレイン領域103と、フローティングウェル領域102内に設けられたトレンチ106a内部にゲート絶縁膜105を介して形成されたゲート電極106とを備えることにより、ソース/ドレイン領域103の不純物イオン濃度を低濃度に保ちリーク電流を抑えてデータ保持時間を長くしつつセル電流を向上する。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法、特にメモリ動作が可能なFBC(Floating Body Cell;以下FBCと記載する。)に関する。
FBCは、MOS(Metal Oxide Semiconductor)トランジスタのみから構成されるメモリ動作が可能な半導体装置であり、1つのトランジスタと1つのキャパシタから構成されるDRAM(Dynamic Random Access Memory)セルに比較してセル面積の縮小が可能であるため、高集積メモリ装置として期待されている。現在までに、SOI(Silicon On Insulator)基板又はバルクシリコン基板上で試作・評価されたFBCに関する報告がある(例えば、非特許文献1及び2参照。)。
FBCは、フローティングウェル領域の正孔の蓄積状態によりデータを記憶する半導体装置である。ここで、フローティングウェル領域に正孔が蓄積されている状態を”1”データ保持、反対に正孔が消去されている状態を”0”データ保持と呼ぶが、一般的に、FBCの歩留まりを向上するためには、このデータ保持時間を長くしてデータ保持状態を一定時間以上維持させることが重要な課題の一つとして挙げられている。
FBCのデータ保持時間を長くするためには、FBCのソース/ドレイン領域の不純物イオン濃度を低濃度に保ち、リーク電流を抑制する必要がある。しかしながら、ソース/ドレイン領域の不純物イオン濃度を薄くした場合、FBCのセル電流が小さくなるという問題が生じる。
T. Oosawa et al., ISSCC Dig.Tech Papers, p.152, (2002). R. Ranica et al.,"A One Transister Cell on Bulk Substrate (1T-Bulk) for Low-Cost and High Density eDRAM"Symp. on VLSI Tech, pp128-129, (2004).
T. Oosawa et al., ISSCC Dig.Tech Papers, p.152, (2002). R. Ranica et al.,"A One Transister Cell on Bulk Substrate (1T-Bulk) for Low-Cost and High Density eDRAM"Symp. on VLSI Tech, pp128-129, (2004).
本発明は、上記問題点を解決するためになされたもので、データ保持時間を長くしつつセル電流を向上した半導体装置を提供することを目的とする。
上記目的を達成するために、本発明の一態様の半導体装置は、半導体基板と、前記半導体基板上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成されたフローティングウェル領域と、前記フローティングウェル領域に形成されたソース/ドレイン領域と、前記フローティングウェル領域に設けられたトレンチ内部にゲート絶縁膜を介して形成されたゲート電極と、前記フローティングウェル領域に絶縁膜を介して隣接するように形成されたプレート電極を備えることを特徴とする。
また、本発明の別の態様の半導体装置は、半導体基板と、前記半導体基板表層に形成されたフローティングウェル領域と、前記フローティングウェル領域に形成されたソース/ドレイン領域と、前記フローティングウェル領域内に設けられたトレンチ内部にゲート絶縁膜を介して形成されたゲート電極と、前記フローティングウェル領域に絶縁膜を介して隣接するように形成されたプレート電極を備えることを特徴とする。
本発明によれば、データ保持時間を長くしつつセル電流を向上した半導体装置を提供することができる。
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照して説明する。
まず、図1を参照して、本発明の実施例1に係る半導体装置について説明する。図1(a)は、本実施例に係る半導体装置である単位メモリセルの平面図であり、表面部のゲート電極106、ゲート絶縁膜105及びバリア絶縁膜110を透視して示している。図1(b−1)、(b−2)、(b−3)、(b−4)は、それぞれ図1(a)の一点破線A−A’、B−B’、C−C’、D−D’における断面図である。なおここで、図1(a)の一点破線A−A’及びC−C’をビット線方向、一点破線B−B’、D−D’をワード線WL方向とする。
本実施例に係る半導体装置は、SOI基板を用いたNチャネルMOSトランジスタにより構成されている。すなわち、単結晶シリコン等からなる半導体基板100上にシリコン酸化膜等の埋め込み絶縁膜101を有し、さらに埋め込み絶縁膜101上にシリコン層等の半導体層を有するSOI基板が使用されている。
埋め込み絶縁膜101上の半導体層には、例えばボロン等のP型不純物イオンが注入されたフローティングウェル領域102が形成され、さらにフローティングウェル領域102を挟むように、例えばリン等のN型不純物イオンが注入されたソース/ドレイン領域103が形成されている。ここで、フローティングウェル領域102及びソース/ドレイン領域103はそれぞれ埋め込み絶縁膜101に接して形成されており、例えば、フローティングウェル領域102の不純物イオン濃度を5.0×1017cm−3以下とし、ソース/ドレイン領域103のpn接合近傍の不純物イオン濃度を1.0×1018cm−3以下とする。
また、埋め込み絶縁膜101上には、ビット線方向に隣接するセルを分離するためにシリコン酸化膜等のSTI(素子分離領域104)がソース/ドレイン領域103に隣接して形成されている。
ソース/ドレイン領域103間のフローティングウェル領域102上には、ゲート絶縁膜105を介してゲート電極106が形成されている。このときゲート絶縁膜105には、例えばシリコン酸化膜等が用いられ、ゲート電極106には、例えば不純物イオンを含有したポリシリコン層又はタングステン等の金属材料等が用いられる。またゲート電極106は、フローティングウェル領域102内に設けられたトレンチ106a内部にも形成されている。以下、このトレンチ106a内部に形成されたゲート電極106を、ゲート電極106のトレンチ部106aと言う。
半導体装置のMOSオン時において、ゲート電極106がフローティングウェル領域102上にのみ形成された従来の半導体装置では、ゲート電極106下部に位置するフローティングウェル領域102上面部のみにチャネル領域が形成されるが、本実施例に係る半導体装置では、フローティングウェル領域102上面部のみならず、ゲート電極106のトレンチ部106aの側面部及び底面部に位置するフローティングウェル領域102にもチャネル領域が形成されるため、セル電流を増加することができる。
ゲート電極106のトレンチ部106aのビット線方向に対向する側面には、シリコン酸化膜等を構成材料とするゲート側壁絶縁膜107が形成されている。ここで、本実施例に係る半導体装置では、ゲート側壁絶縁膜107は、ゲート電極106のトレンチ部106a側面から隣接するセル間に形成された素子分離領域104に至るまで形成されている。ただし、このようにゲート側壁絶縁膜107を素子分離領域104に至るまで形成せずに、ソース/ドレイン領域103をゲート側壁絶縁膜107と素子分離領域104の間に挟むように形成してもよい。
また本実施例では、このゲート側壁絶縁膜107の下方の半導体層にも不純物イオンを拡散させてソース/ドレイン領域103を形成しているが、ゲート電極106のトレンチ部106a側面のチャネル領域のビット線方向の幅(チャネル長)を一定程度確保するために不純物イオンの拡散を抑制する必要がある場合は、ゲート側壁絶縁膜107の下方の半導体層にまで不純物イオンを拡散させず、ゲート側壁絶縁膜107の下方にソース/ドレイン領域103を形成させなくともよい。
埋め込み絶縁膜101上には、フローティングウェル領域102及びソース/ドレイン領域103に絶縁膜108を介して隣接するように、ビット線方向に延びるプレート電極109が形成されている。このとき絶縁膜108には、例えばシリコン酸化膜、プレート電極109には、例えば不純物イオンが注入されたポリシリコン層又はタングステン等の金属材料が使用される。
本実施例に係る半導体装置では、プレート電極109をマイナス電位に設定することにより、ゲート電極106のトレンチ部106a側面のフローティングウェル領域102とプレート電極109との界面の絶縁膜108近傍は正孔が蓄積された状態となり、この絶縁膜108近傍において一定の容量が確保される。このとき、容量はフローティングウェル領域102とプレート電極109との界面の絶縁膜108の厚さにより決定される。そこで本実施例では、容量を効果的に増大するために、この絶縁膜108を一定程度に薄く、例えば10nm〜15nm程度とする。
従来のSOI基板を用いた半導体装置では、基板バイアスで容量を制御するため、フローティングウェル領域102の容量を増大するためには、SOI基板の埋め込み絶縁膜101を薄くする必要があるが、近年、ウェハーの大口径化に伴いSOI基板の埋め込み絶縁膜101の薄膜化が難しくなっているため、十分にフローティングウェル領域102の容量を増大することが困難になっている。これに対し、本実施例に係る半導体装置では、SOI基板の埋め込み絶縁膜101を薄膜化しなくても、フローティングウェル領域102とプレート電極109との界面の絶縁膜108を薄膜化することで容量を増加することができるため、従来のSOI基板を用いた半導体装置に比較して容易に容量を増大することが可能である。更に、埋め込み絶縁膜101を薄膜化したSOI基板を用いた場合には、埋め込み絶縁膜101も容量に使用することが可能になるので信号量が増加する効果もある。
本実施例に係る半導体装置は、マトリックス状に複数形成されることによりメモリセルアレイを構成する。ここで本実施例では、ゲート電極106は、一方向に連続して形成されるワード線WLとなり、ワード線WL方向に配列されたメモリセルによって互いに共有される。またソース領域103aは、上面にバリア絶縁膜110が形成され、図示を省略するが、ワード線WL方向に配列されるそれぞれのメモリセルのソース領域とともに、ワード線WL方向に連続して形成される固定電位線であるソース線に電気的に接続される。ドレイン領域103bは、上面にソース領域103aと同様のバリア絶縁膜110が形成されており、図示を省略するが、ワード線WL及びソース線と直交する方向に連続的に形成されるビット線に、ビット線方向に配列されるそれぞれのメモリセルのドレイン領域とともに、コンタクトを介して電気的に接続される。またプレート電極109は、ビット線方向に連続して形成されており、ワード線WL方向に隣接するメモリセルによって共有される。
次に、図2乃至図8を参照して、本実施例に係る半導体装置の製造方法を説明する。図2乃至図8は本実施例に係る半導体装置の製造方法を示す工程断面図である。ここで図2(a)、図2(b)、図2(c)及び図2(d)は、それぞれ図1(a)に示す本実施例に係る半導体装置の一点破線A−A’、B−B’、C−C’、D−D’の断面位置における工程断面図である。また図3乃至図8についても、図(a)乃至図(d)において、図2と同位置における工程断面図をそれぞれ示す。
まず、図2に示すように、シリコン基板等の半導体基板100上にシリコン酸化膜等の埋め込み絶縁膜101、さらに埋め込み絶縁膜101上にシリコン層等の半導体層111が形成されたSOI基板に、ビット線方向に隣接するセルを分離するためのSTI(素子分離領域104)を形成する。
具体的には、まず素子分離形成領域を除く半導体層111表面をシリコン酸化膜及びシリコン窒化膜によりマスクし、RIE(Reactive Ion Etching)により半導体層111をエッチング除去して、埋め込み絶縁膜101上の半導体層111に素子分離領域104形成用のトレンチを形成する。次に、CVD(Chemical Vapor Deposition)により、トレンチ内部及びシリコン窒化膜等が形成された半導体層111上にシリコン酸化膜を堆積する。さらにCMP(Chemical Mechanical Polishing)によりトレンチ外部のシリコン酸化膜及びシリコン窒化膜を研磨除去することにより、半導体層111表面に素子分離領域104を形成する。
次に、図3に示すように、埋め込み絶縁膜101上にプレート電極109を形成するために直線状の第一のトレンチ112を形成する。ここで第一のトレンチ112は、ビット線方向に連続的に延びるように、素子分離領域104と隣接して形成される。
つまり、半導体層111上にレジスト膜を形成した後、リソグラフィーを用いてビット線方向に延びる直線状の開口部を設け、さらに開口部下方の半導体層111をエッチング除去することにより、素子分離領域104に隣接するように埋め込み絶縁膜101上に直線状の第一のトレンチ112を形成する。
次に、図4に示すように、熱酸化を利用して、例えば高温の酸化性雰囲気に晒してシリコンと酸素を化学反応させて、半導体層111表面及び第一のトレンチ112内壁に絶縁膜108であるシリコン酸化膜を形成する。このとき、プレート電極109とこの絶縁膜108を介して隣接する半導体層111の正孔を蓄積するための容量を高めるために、熱酸化条件を調整して絶縁膜108の厚みを薄くすることが好ましい。
その後、CVD等により半導体層111上及び第一のトレンチ112内部にプレート電極109となる、例えばリン等をドプしたドプドポリシリコン層を形成する。さらに、CMPにより第一のトレンチ112外部のドプドポリシリコン層を研磨除去して半導体層111を露出させることにより、埋め込み絶縁膜101上に、絶縁膜108を介して半導体層111及び素子分離領域104に隣接するプレート電極109を形成する。このとき、第一のトレンチ112内部に形成されるプレート電極109は、ポリシリコン層を第一のトレンチ112内部に形成した後にリン等の不純物イオンを拡散させて形成してもよく、またタングステン、アルミニウム等の金属材料をCVD法又はスパッタ法等を用いて第一のトレンチ112内部に形成してもよい。
次に、図5に示すように、ゲート側壁絶縁膜107を形成するための第二のトレンチ113を、半導体層111に形成する。つまり、半導体層111上等にレジスト膜を形成した後、リソグラフィーを用いてレジスト膜に開口部を設けて、さらに開口部下方の半導体層111をエッチング除去することにより、半導体層111に第二のトレンチ113を形成する。このとき、本実施例では、第二のトレンチ113を素子分離領域104間に亘って形成しているが、ゲート側壁絶縁膜107のビット線方向の幅、さらには後に形成されるゲート電極106のトレンチ部106aのゲート長を一定程度確保できるように、ビット線方向の幅が一定以上となるように形成すればよい。
次に、図6に示すように、第二のトレンチ113内壁に酸化膜(図示せず)を形成した後、第二のトレンチ113内部にシリコン酸化膜等を構成材料とするゲート側壁絶縁膜107を形成する。
つまり、熱酸化等により第二のトレンチ113内壁、半導体層111上及びプレート電極109上に薄い酸化膜を形成した後、第二のトレンチ113内部、半導体層111上及びプレート電極109上に、例えばシランガス又はTEOSを用いたプラズマCVD、あるいは高密度プラズマ源を用いたCVD等により、シリコン酸化膜を形成する。さらにその後、CMPにより第二のトレンチ113外部に形成されたシリコン酸化膜を研磨除去して、半導体層111表面を露出することにより、第二のトレンチ113内部にゲート側壁絶縁膜107を形成する。
その後、半導体層111にP型の不純物イオン、例えばボロン等を注入し、さらにアニールを施して不純物イオンを拡散させることによって、埋め込み絶縁膜101上にP型フローティングウェル領域102を形成する。
次に、図7に示すように、第二のトレンチ113内部に形成されたゲート側壁絶縁膜107に、ゲート電極106のトレンチ部106aを形成するための第三のトレンチ114を形成する。ここで第三のトレンチ114は、第二のトレンチ113と同様の深さでビット線方向に一定の距離を有し、さらにビット線方向においてゲート側壁絶縁膜107と隣接し、ワード線WL方向においてフローティングウェル領域102と隣接するように形成する。
具体的には、ゲート側壁絶縁膜107上及び半導体層111上等にレジスト膜を形成した後、リソグラフィーを用いてレジスト膜にゲート側壁絶縁膜107上方に位置するように所定の大きさの開口部を設け、さらにこの開口部下方のゲート側壁絶縁膜107をエッチング除去する。
次に、図8に示すように、フローティングウェル領域102上及び第三のトレンチ114内壁等にゲート絶縁膜105を形成した後、フローティングウェル領域102上及び第三のトレンチ114内部にゲート電極106を形成する。
すなわち、まず、熱酸化等によりフローティングウェル領域102上、プレート電極109上及び第三のトレンチ114内壁にシリコン酸化膜等のゲート絶縁膜105を形成する。さらにCVD等により、フローティングウェル領域102上、プレート電極109上及び第三のトレンチ114内部に、ゲート絶縁膜105を介して、ゲート電極106となる、例えばリン等をドプしたドプドポリシリコン層を形成する。続いて、ドプドポリシリコン層上にレジスト膜を形成した後、リソグラフィーによりビット線と直交する方向に延びる直線状のパターンをレジスト膜に形成し、レジスト膜のパターンをマスクとしてドプドポリシリコン層及びゲート絶縁膜105を順次エッチング除去して、ビット線と直交する方向に延びるワード線WLとなるように、トレンチ部106aを有するゲート電極106を形成する。
またゲート電極106は、プレート電極109と同様、ポリシリコン層をフローティングウェル領域102上、プレート電極109上及び第三のトレンチ114内部に形成した後にリン等の不純物イオンを拡散させて形成してもよく、またタングステン、アルミニウム等の金属材料をCVD又はスパッタ等を用いてフローティングウェル領域102上、プレート電極109上及び第三のトレンチ114内部に形成してもよい。
引き続き、ゲート電極106をマスクにして、露出したフローティングウェル領域102に、N型不純物イオン、例えばリン等を注入し、さらにアニールを施して不純物イオンを拡散させることによって、埋め込み絶縁膜101上方にソース/ドレイン領域103を形成する。ここでソース/ドレイン領域103は、埋め込み絶縁膜101と接し、プレート電極109と絶縁膜108を介して隣接しつつ、ゲート電極106のトレンチ部106aにゲート絶縁膜105を介して隣接するフローティングウェル領域102を挟むように形成される。なおこのとき、不純物イオンの拡散を調整してソース/ドレイン領域103間の間隔を一定程度確保し、チャネル領域となるフローティングウェル領域102のチャネル長を一定程度確保する必要がある。
さらにその後、熱酸化により、ソース/ドレイン領域103上面にシリコン酸化膜等のバリア絶縁膜110を形成する。また、図示は省略するが、ソース領域103aを、ワード線WL方向に配列されるそれぞれのメモリセルのソース領域とともに、固定電位線であるソース線にコンタクトを介して電気的に接続する。さらにドレイン領域103bを、ビット線方向に素子分離領域104を介して配列されるそれぞれのメモリセルのドレイン領域とともに、ビット線にコンタクトを介して接続する。
以上の工程により製造される本実施例に係る半導体装置によれば、ゲート電極106下のフローティングウェル領域102上面部に加え、トレンチ部106a側面部及び底面部のフローティングウェル領域102にもチャネル領域が形成される。従って、ソース/ドレイン領域103の不純物濃度を低濃度に保ちリーク電流の発生を抑制することによりデータ保持時間を長くしつつ、セル電流を向上することが可能である。
また、本実施例に係る半導体装置によれば、SOI基板の埋め込み絶縁膜101を薄膜化しなくても、フローティングウェル領域102とプレート電極109との界面の絶縁膜108を薄膜化することで容量を増加することができるため、従来のSOI基板を用いた半導体装置に比較して容易に正孔を蓄積するための容量を増大することが可能である。更に、埋め込み絶縁膜101も薄膜化して容量に使用すれば信号量を増加することも可能である。
(実施例1の変形例)
次に、図9を参照して、上述の実施例1に係る半導体装置の変形例を説明する。図9(a)は、本変形例に係る半導体装置である単位メモリセルの平面図であり、表面部のゲート電極106、ゲート絶縁膜105及びバリア絶縁膜110を透視して示している。図9(b−1)、(b−2)、(b−3)、(b−4)は、それぞれ図9(a)の一点破線A−A’、B−B’、C−C’、D−D’における断面図である。なおここで、図9(a)の一点破線A−A’及びC−C’をビット線方向、一点破線B−B’及びD−D’をワード線WL方向とする。
次に、図9を参照して、上述の実施例1に係る半導体装置の変形例を説明する。図9(a)は、本変形例に係る半導体装置である単位メモリセルの平面図であり、表面部のゲート電極106、ゲート絶縁膜105及びバリア絶縁膜110を透視して示している。図9(b−1)、(b−2)、(b−3)、(b−4)は、それぞれ図9(a)の一点破線A−A’、B−B’、C−C’、D−D’における断面図である。なおここで、図9(a)の一点破線A−A’及びC−C’をビット線方向、一点破線B−B’及びD−D’をワード線WL方向とする。
ここで本変形例に係る半導体装置が、実施例1に係る半導体装置と異なる主な点は、ゲート電極106のトレンチ部106bの構成にあり、他の構成及び製造方法については実施例1とほぼ同様である。そのため、実施例1の半導体装置と同一部分は同一符号を付して説明を省略する。
本変形例に係る半導体装置では、ゲート電極106のトレンチ部106bが、フローティングウェル領域102を貫通して埋め込み絶縁膜101に達するように形成されている。従って、チャネル領域は、ゲート電極106下部に位置するフローティングウェル領域102上部のみならず、ゲート電極106のトレンチ部106bの側面に対向するフローティングウェル領域102にも形成されるため、セル電流を増加することができる。
また本変形例に係る半導体装置では、フローティングウェル領域102に正孔を蓄積する容量は、実施例1に係る半導体装置と異なり、フローティングウェル領域102とプレート電極109との界面に形成された絶縁膜108の厚さにほぼ依存する。従って、SOI基板の埋め込み絶縁膜101を薄膜化する必要性がない。
また本変形例に係る半導体装置では、ビット線方向に隣接するセル間に素子分離領域104が形成されていない。このような構造であっても、正孔が蓄積するフローティングウェル領域102は、埋め込み絶縁膜101及びソース/ドレイン領域103によって隣接するセルのフローティングウェル領域102と隔離されているため、隣接するセルのフローティングウェル領域102への正孔の移動を防ぐことができる。一方で、隣接するセル間に素子分離領域104を形成しないことにより、ソース/ドレイン領域103を隣接するセルと共有することが可能となり、実施例1に係る半導体装置よりも小型化することができる。
また本変形例に係る半導体装置では、実施例1に係る半導体装置に比較して、ゲート側壁絶縁膜107のビット線方向の幅を短縮している。このため、チャネル領域が形成されるフローティングウェル領域102を挟むソース/ドレイン領域103を拡大することができ、ソース/ドレイン領域103の抵抗を低減し、セル電流を効果的に増加することができる。さらに、ソース/ドレイン領域103の表面積が拡大することにより、ソース/ドレイン領域103とソース線、ビット線とを電気的に接続するためのコンタクトを、ソース/ドレイン領域103表面に容易に形成することができる。
次に、図10を参照して、実施例2に係る半導体装置について説明する。図10(a)は、本実施例に係る半導体装置である単位メモリセルの平面図であり、表面部のゲート電極106、ゲート絶縁膜105及びバリア絶縁膜110を透視して示している。図10(b−1)、(b−2)、(b−3)、(b−4)は、それぞれ図10(a)の一点破線A−A’、B−B’、C−C’、D−D’における断面図である。なおここで、図10(a)の一点破線A−A’及びC−C’をビット線方向、一点破線B−B’及びD−D’をワード線WL方向とする。
本実施例に係る半導体装置が、実施例1に係る半導体装置と異なる主な点は、バルクシリコン基板を使用している点にあり、他の構成及び製造方法については実施例1とほぼ同様である。そのため、実施例1の半導体装置と同一部分は同一符号を付して説明を省略する。
本実施例に係る半導体装置では、バルクシリコン基板を用いたNチャネルMOSトランジスタにより構成されている。半導体基板100表層には、P型不純物イオンが注入されたフローティングウェル領域102と、このフローティングウェル領域102を挟むように、N型不純物イオンが注入されたソース/ドレイン領域103が形成されている。このとき、例えば、フローティングウェル領域102の不純物イオン濃度を5.0×1017cm−3以下とし、ソース/ドレイン領域103のpn接合近傍の不純物イオン濃度を1.0×1018cm−3以下とする。
また半導体基板100表層には、ビット線方向に隣接するセルを区分するための素子分離領域104がソース/ドレイン領域103に隣接して形成されている。この素子分離領域104は、隣接するセルのフローティングウェル領域102間での正孔の移動を防止するため、ソース/ドレイン領域103よりも深く形成されている。
ソース/ドレイン領域103間のフローティングウェル領域102上には、ゲート絶縁膜105を介してゲート電極106が形成されている。さらに、ゲート電極106は、フローティングウェル領域102内に設けられたトレンチ106a内部にも形成されており、このトレンチ部106a側面部には素子分離領域104に至るまでゲート側壁絶縁膜107が形成されている。
半導体装置のMOSオン時には、ゲート電極106下部に位置するフローティングウェル領域102上部のみならず、ゲート電極106のトレンチ部106a側面、さらには底面に対向するフローティングウェル領域102にもチャネル領域が形成される。
また半導体基板100表層には、ビット線方向に延び、フローティングウェル領域102及びソース/ドレイン領域103に絶縁膜108を介して隣接するプレート電極109が形成されている。ここで、フローティングウェル領域102とプレート電極109間の絶縁膜108は、ゲート電極106のトレンチ部106a側面に対向するフローティングウェル領域102の容量を効果的に増大するために、一定程度に薄く形成されている。
さらに本実施例では、ビット線方向に延びる素子分離領域104がプレート電極109に隣接して形成されており、この素子分離領域104によってワード線WL方向に隣接するセルが分離されている。
本実施例に係る半導体装置では、ソース/ドレイン領域103のワード線WL方向の幅を小さくすることにより、ソース/ドレイン領域103下面とフローティングウェル領域102との接触面積を低減することができる。このように接触面積を低減すれば、ソース/ドレイン領域103とその下方のフローティングウェル領域102との接合容量を低減することができるため、半導体装置の信号量を増大することができる。
なおこのように、ソース/ドレイン領域103のワード線WL方向の幅を小さくすればソース/ドレイン領域103の抵抗が増加するが、ソース/ドレイン領域103を一定程度に深く形成して、チャネル領域となるフローティングウェル領域102と接するソース/ドレイン領域103側面部の面積を一定程度確保すれば、ソース/ドレイン領域103の抵抗の増加を抑えることが可能である。
次に、図11乃至図17を参照して、本実施例に係る半導体装置の製造方法を説明する。図11乃至図17は本実施例に係る半導体装置の製造方法を示す工程断面図である。ここで図11(a)、図11(b)、図11(c)及び図11(d)は、それぞれ図10(a)に示す本実施例に係る半導体装置の一点破線A−A’、B−B’、C−C’、D−D’における工程断面図である。また図12乃至図17についても、図(a)乃至図(d)において、図2と同位置における工程断面図をそれぞれ示す。
まず、図11に示すように、シリコン基板等の半導体基板100表層に、ワード線WL及びビット線方向に隣接するセルを分離するためのシリコン酸化膜等のSTI(素子分離領域104)をそれぞれ形成する。ここで、ワード線WL方向に隣接するセルを分離する素子分離領域104は、ビット線方向に連続的に延びるように形成する。
次に、図12に示すように、リソグラフィーにより、半導体基板100表層にプレート電極109を形成するための第一のトレンチ112を形成する。この第一のトレンチ112は、素子分離領域104よりも浅く形成される。また第一のトレンチ112は、ビット線方向に隣接するセル間に形成された素子分離領域104に隣接し、さらにワード線WL方向に隣接するセル間に形成された素子分離領域104に平行して隣接するようにビット線方向に連続的に形成される。
次に、図13に示すように、熱酸化により第一のトレンチ112内壁に絶縁膜108を形成し、さらに第一のトレンチ112内部にプレート電極109を形成する。このとき、プレート電極109とこの絶縁膜108を介して隣接する半導体基板100表層の容量を高めるために、熱酸化条件を調整して絶縁膜108の厚みを薄くすることが好ましい。
次に、図14に示すように、リソグラフィーにより、半導体基板100表層にゲート側壁絶縁膜107を形成するための第二のトレンチ113を形成する。このとき、第二のトレンチ113をビット線方向に隣接するセルを分離するための素子分離領域104間に亘って形成しているが、後の工程で第二のトレンチ113内部に形成されるゲート電極106のトレンチ部106aのゲート長を一定程度確保できるように、第二のトレンチ113はビット線方向の幅が一定以上になるように形成すればよい。
次に、図15に示すように、熱酸化を用いて、第二のトレンチ113内壁に酸化膜(図示せず)を形成した後、第二のトレンチ113内部にシリコン酸化膜等のゲート側壁絶縁膜107を形成する。
その後、半導体基板100表層にP型の不純物イオン、例えばボロン等を注入し、さらにアニールを施して不純物イオンを拡散させることによって、半導体基板100の表面から素子分離領域104下方までP型フローティングウェル領域102を形成する。
次に、図16に示すように、第二のトレンチ113内部に形成されたゲート側壁絶縁膜107に、ゲート電極106のトレンチ部106aを形成するための第三のトレンチ114を形成する。ここで第三のトレンチ114は、第二のトレンチ113と同様の深さとし、ビット線方向の幅を所望のゲート長となるようにする。さらに、第三のトレンチ114は、ビット線方向に対向する側面がゲート側壁絶縁膜107と隣接し、ワード線WL方向に対向する側面がフローティングウェル領域102と隣接するように形成する。
次に、図17に示すように、フローティングウェル領域102上及び第三のトレンチ114内壁等にゲート絶縁膜105を形成した後、フローティングウェル領域102上及び第三のトレンチ114内部にゲート電極106を形成する。
さらに、ビット線と直交する方向に延びるワード線WLとなるように、フローティングウェル領域102上のゲート電極106の一部を、リソグラフィーを使用して、エッチング除去する。
引き続き、ゲート電極106をマスクにして、露出したフローティングウェル領域102に、N型不純物イオンを注入し、さらに拡散させて、半導体基板100表層にソース/ドレイン領域103を形成する。ここでソース/ドレイン領域103は、プレート電極109と絶縁膜を介して隣接しつつ、ゲート電極106のトレンチ部106aにゲート絶縁膜105を介して隣接するフローティングウェル領域102を挟むように形成される。なおこのとき、不純物イオンの拡散を調整してソース/ドレイン領域103間の間隔を一定程度確保し、チャネル領域となるフローティングウェル領域102のチャネル長を一定程度確保する必要がある。
さらにその後、熱酸化により、ソース/ドレイン領域103上面等にバリア絶縁膜110を形成する。また、図示は省略するが、ソース領域103aを、ワード線WL方向に配列されるそれぞれのメモリセルのソース領域とともに、ワード線WL方向に連続して形成される固定電位線であるソース線に接続する。さらにドレイン領域103bを、ビット線方向に素子分離領域104を介して配列されるそれぞれのメモリセルのドレイン領域とともに、ビット線にコンタクトを介して接続する。
以上の工程により製造される本実施例に係る半導体装置によれば、ゲート電極106下方のフローティングウェル領域102上面部に加え、トレンチ部106a側部のフローティングウェル領域102にもチャネル領域が形成される。従って、ソース/ドレイン領域103の不純物濃度を低濃度に保ちリーク電流の発生を抑制することによりデータ保持時間を長くしつつ、セル電流を向上することが可能である。
また本実施例に係る半導体装置によれば、製造に複雑な加工を要し、かつ高コストであるSOI基板、特に埋め込み絶縁膜101を薄膜化させたSOI基板を使用せずに、製造が容易でかつ低コストのバルクシリコン基板を使用することができる。さらに、従来のバルクシリコン基板を使用した半導体装置に比較して、ソース/ドレイン領域103下面とその下方のフローティングウェル領域102との接触面積を適宜低減することができるため、それらの間で生じる接合容量を低減することができ、半導体装置の信号量を増大することができる。
さらに、図18に、本実施例に係る半導体装置の別の形態を示す。図18は、図10と同様、図18(a)に平面図、図18(b−1)、(b−2)、(b−3)、(b−4)に、それぞれ図18(a)の一点破線A−A’、B−B’、C−C’、D−D’における断面図を示している。図18に示すように、P型フローティングウェル領域102下方に、その上面が素子分離領域104の下面よりも上方に位置するように、P型フローティングウェル領域102と反対導電型の不純物イオン、例えばリン等が注入されたN型埋め込みウェル領域115を形成すれば、正孔を蓄積できる容量が形成されるので信号量を増加することが可能になる。
なお本発明は、上述した実施例又は実施例の変形例に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々、変更して実施できることができる。例えば、上述した実施例又は実施例の変形例に係る半導体装置のゲート電極106は、フローティングウェル領域102上にゲート絶縁膜105を介して形成されているが、必ずしもフローティングウェル領域102上に形成されていなくてもよい。このような構成を有する半導体装置であっても、ゲート電極のトレンチ部106a、106bの形状を適切に設計すれば、フローティングウェル領域上にのみゲート電極を有する従来の半導体装置よりも、チャネル領域を増加してセル電流を向上することが可能である。
100 半導体基板
101 埋め込み絶縁膜
102 フローティングウェル領域
103 ソース/ドレイン領域
103a ソース領域
103b ドレイン領域
104 素子分離領域
105 ゲート絶縁膜
106 ゲート電極
106a、106b ゲート電極のトレンチ部
107 ゲート側壁絶縁膜
108 絶縁膜
109 プレート電極
110 バリア絶縁膜
111 半導体層
112 第一のトレンチ
113 第二のトレンチ
114 第三のトレンチ
115 埋め込みウェル領域
WL ワード線
101 埋め込み絶縁膜
102 フローティングウェル領域
103 ソース/ドレイン領域
103a ソース領域
103b ドレイン領域
104 素子分離領域
105 ゲート絶縁膜
106 ゲート電極
106a、106b ゲート電極のトレンチ部
107 ゲート側壁絶縁膜
108 絶縁膜
109 プレート電極
110 バリア絶縁膜
111 半導体層
112 第一のトレンチ
113 第二のトレンチ
114 第三のトレンチ
115 埋め込みウェル領域
WL ワード線
Claims (5)
- 半導体基板と、
前記半導体基板上に形成された埋め込み絶縁膜と、
前記埋め込み絶縁膜上に形成されたフローティングウェル領域と、
前記フローティングウェル領域に形成されたソース/ドレイン領域と、
前記フローティングウェル領域に設けられたトレンチ内部にゲート絶縁膜を介して形成されたゲート電極と、
前記フローティングウェル領域に絶縁膜を介して隣接するように形成されたプレート電極と、
を備えることを特徴とする半導体装置。 - 前記トレンチ内に形成されたゲート電極は、前記フローティングウェル領域を貫通して前記埋め込み絶縁膜に達することを特徴とする請求項1記載の半導体装置。
- 半導体基板と、
前記半導体基板表層に形成されたフローティングウェル領域と、
前記フローティングウェル領域に形成されたソース/ドレイン領域と、
前記フローティングウェル領域内に設けられたトレンチ内部にゲート絶縁膜を介して形成されたゲート電極と、
前記フローティングウェル領域に絶縁膜を介して隣接するように形成されたプレート電極と、
を備えることを特徴とする半導体装置。 - 前記フローティングウェル領域下に形成された、前記フローティングウェル領域と反対導電型のウェル領域を更に備えることを特徴とする請求項3記載の半導体装置。
- 前記ゲート電極は、前記フローティングウェル領域上にも前記ゲート絶縁膜を介して形成されることを特徴とする請求項1乃至4のいずれか一項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006105740A JP2007281199A (ja) | 2006-04-06 | 2006-04-06 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006105740A JP2007281199A (ja) | 2006-04-06 | 2006-04-06 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007281199A true JP2007281199A (ja) | 2007-10-25 |
Family
ID=38682344
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006105740A Pending JP2007281199A (ja) | 2006-04-06 | 2006-04-06 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007281199A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113517297A (zh) * | 2020-06-25 | 2021-10-19 | 台湾积体电路制造股份有限公司 | 存储器单元、半导体器件及其形成方法 |
US11985825B2 (en) | 2020-06-25 | 2024-05-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | 3D memory array contact structures |
US12040006B2 (en) | 2020-06-26 | 2024-07-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory array including dummy regions |
-
2006
- 2006-04-06 JP JP2006105740A patent/JP2007281199A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113517297A (zh) * | 2020-06-25 | 2021-10-19 | 台湾积体电路制造股份有限公司 | 存储器单元、半导体器件及其形成方法 |
US11985825B2 (en) | 2020-06-25 | 2024-05-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | 3D memory array contact structures |
US12040006B2 (en) | 2020-06-26 | 2024-07-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory array including dummy regions |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4342970B2 (ja) | 半導体メモリ装置及びその製造方法 | |
US7723184B2 (en) | Semiconductor device and manufacture method therefor | |
US6440793B1 (en) | Vertical MOSFET | |
US7795658B2 (en) | Semiconductor memory device and manufacturing method thereof | |
JP2005175090A (ja) | 半導体メモリ装置及びその製造方法 | |
TW201017814A (en) | Semiconductor device and method of manufacturing the same | |
US6605838B1 (en) | Process flow for thick isolation collar with reduced length | |
KR20060127747A (ko) | 반도체 디바이스의 형성방법 | |
JP2012238642A (ja) | 半導体装置及びその製造方法 | |
US8053832B2 (en) | Capacitor-less DRAM device | |
US7719056B2 (en) | Semiconductor memory device having a floating body and a plate electrode | |
US5106774A (en) | Method of making trench type dynamic random access memory device | |
JP2009246383A (ja) | 半導体装置 | |
JP2011192800A (ja) | 半導体装置及びその製造方法 | |
JP2009267354A (ja) | 半導体素子の製造方法及び半導体記憶装置 | |
JP2008053274A (ja) | 半導体装置及びその製造方法 | |
US20050184326A1 (en) | Deep-trench 1t-sram with buried out diffusion well merged with an ion implantation well | |
US7714388B2 (en) | Semiconductor memory device and manufacturing method thereof | |
JP2007194267A (ja) | 半導体記憶装置 | |
JP2007281199A (ja) | 半導体装置 | |
JP3421230B2 (ja) | 半導体記憶装置およびその製造方法 | |
JP4315943B2 (ja) | 半導体装置の製造方法 | |
JP4369405B2 (ja) | 半導体装置 | |
JP2008226904A (ja) | 半導体記憶装置及びその製造方法 | |
JP2016219596A (ja) | 半導体装置 |