JP4315943B2 - 半導体装置の製造方法 - Google Patents
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式中、Fはゲート幅、rは最小線幅、αはプロセスマージンを表している。
ゲートポリシリコンとチャネルポリシリコンを逆の導電型にして、かつそのワークファンクションの差を利用して、チャネルポリシリコンを空乏化させることにより、ソース・ドレイン間をOFF状態にするため、チャネルポリシリコンの膜厚は、チャネルポリシリコン中の不純物濃度から決定される最大空乏層幅より小さくしなければならない。
図1は、実施例1に係るサラウンドゲートトランジスタ(以下、バーチカルアイ−シェイプトランジスタ(Vertical Φ−shape transister)といい、VΦTと省略する)の斜視図であり、図2は、図1におけるII−II線に沿う断面図であり、図3はVΦTを用いたDRAMのセルアレイのレイアウト図である。実施例1に係るDRAMは、これらの図を参照して、ビット線24とワード線25の交点に設けられた、ストレージノード26、キャパシタ絶縁膜21およびセルプレート電極22からなるキャパシタに、ゲートトランジスタによって、情報を記憶させるものである。
図2を参照して、チャネル半導体層12の半径を小さくすることにより、チャネル全体を空乏化させることができる。チャネル全体を空乏化させることができると、サブスレッショルド電流(弱反転状態でのリーク電流)を抑制でき、回路特性を向上させることができる。また、サブスレッショルド係数Sは最小値(60mV/dec)となる。
なお、図4の不純物注入工程と、図5に示すSiN層の堆積工程と、図6に示すビット線のパターニング工程は、次のように順序を変えて行なってもよい。
(2) 注入→パターニング→SiN
(3) SiN→注入→パターニング
(4) SiN→パターニング→注入
(5) パターニング→注入→SiN
(6) パターニング→SiN→注入
なお、上述の工程のうち、(2)、(5)、(6)に示す工程を経由すると、図6に示す構造と異なり、図7に示す構造が得られる。図7に示す構造の場合、ビット線24とビット線24との間に、SiO2よりも誘電率の高いSiN層14が形成されるので、ビット線−ビット線間の容量が増加する。そのため、SiN層14の膜厚は、500Å程度に、薄くする必要がある。
図17は、実施例2に係る、VΦTを用いたDRAMセルの要部の断面図である。実施例2に係るDRAMセルは、以下の点を除いて、図2に示すDRAMセルと実質的に同一である。それゆえに、図2に示すDRAMセルと同一または相当する部分については、その図示を省略している。また、図2に示すDRAMセルと同一部分については、同一の参照番号を付し、その説明を繰返さない。
図18は、実施例3に係るDRAMセルの要部の断面図である。本実施例に係るDRAMセルが、図17に示すDRAMセルと異なる点は、ポリシリコン16の下にシリサイド17が形成されている点である。実施例2と同様に、ワード線25をポリシリコンとシリサイドの2層構造にすることによって、ワード線25の抵抗を下げることができる。
図19は、実施例4に係るDRAMセルの主要部の断面図である。本実施例においては、ポリシリコン16の上および下にシリサイド17が設けられている。このように構成すると、ワード線25の抵抗を一層下げることができる。
図22は、実施例5に係るDRAMセルアレイの要部の斜視図であり、図8および図9に示す段階のものに相当する。図22においては、図面を簡単にするために、ワード線25とビット線24以外の部材は省略されている。本実施例では、シリサイド17をポリシリコン16の上面だけでなく、側面にも形成している。すなわち、ワード線25の3面を、シリサイド17で覆っているので、ワード線25の抵抗をさらに下げることができる。
図23を参照して、第1の層間絶縁膜8の上にワード線25を形成する。
このマージンMを考慮して、ワード線25中にコンタクトホールを形成する必要がある。
本実施例は、ワード線の側壁にのみシリサイドを形成する方法に係る。
実施例7−12は、ビット線の抵抗を低くし、ひいてはVΦT−DRAMの高速化を図るに関する。
図32と図33を参照して、VΦTのコンタクトホール10の底部のシリサイド31をエッチングする。シリサイド31のエッチングを行なうと、SOI層30の表面30aが露出するので、VΦTのチャネルをエピタキシャル成長により単結晶化することができる。
本実施例は、ビットラインの下にシリサイドを設けることによって、ビットラインの抵抗を下げることに関する。
本実施例は、ビット線の抵抗をさらに低くすることに関する。図36と図37を参照して、単結晶シリコン層30の上に、さらにシリサイド17を形成すれば、単結晶シリコン層30の上下にシリサイド17を持つ、さらに抵抗が低くされたビット線を形成することが可能である。また、図35に示す装置において、シリサイド17とSiO2層20との間にポリシリコン94を挟んでおけば、図38に示すように、シリサイド17の下にポリシリコン30、シリサイド17の上に単結晶シリコン層33を持つビット線を得ることができる。このような構造であっても、ビット線の抵抗を下げることができる。
本実施例もまた、ビット線の抵抗を下げることに関する。
本実施例もビット線の抵抗を下げることに関する。図40を参照して、ビット線であるSOI層30の上に、シリサイド化を防止するための膜35を設ける。シリサイド化を防止するための膜35をSOI層30のうえに設けることによって、ビット線であるSOI層30の側面のみにシリサイド17を形成することができる。この場合、図39に示すものに比べて、ビット線の抵抗は高くなるが、ビット線の両側がシリサイド化されているので、ビット線の抵抗は十分低くなる。
実施例13
実施例13は、ビット線の容量を減らすことにより、VΦT−DRAMの高速化を図ることに関する。
本実施例は、ビット線とワード線間の容量を下げることに関する。
本実施例も、ビット線とワード線間の容量を小さくすることに関する。
本実施例も、また、ビット線−ワード線間の容量を小さくすることに関する。
本実施例は、ビット線とVΦTコンタクトの間のマージン、およびワード線とVΦTコンタクトの間のマージンに関する。
実施例18A
本実施例は、セルサイズが4r2であるVΦT−DRAMセルを得る方法に関する。
図56は、本実施例に用いられるフォトマスクの平面図である。フォトマスクは、0°位相シフタと、90°位相シフタと、180°位相シフタと、270°位相シフタとからなる。0°,90°,180°,270°は位相シフタによりずれる光の位相を表わしている。4つのシフタから出てくる光が重なる部分で、光の強度が0になるので、シフタの境界の交点部分のごく近傍のみが小さく開口される。
実施例19
実施例19は、VΦTのゲート耐圧を向上させることに関する。
本実施例もまた、VΦTのゲート耐圧を向上させることに関する。
実施例20と同じように、ドープトアモルファスシリコンの状態で、ワード線の膜を堆積させる。次に、アモルファスシリコンの状態のままで、VΦTのコンタクトホールを開口する。その後、ゲート絶縁膜の酸化と同時に、このアモルファスシリコンを固相成長させる。この方法で、ゲート絶縁膜を形成しても、実施例20と同様の効果が得られ、図61に示すものと同一の装置が得られる。
図62は、実施例22にかかるVΦT−DRAMの断面図である。ビット線24に電圧がかかっているか、または、ストレージノード26に電荷が蓄積されている場合、VΦTのソースまたはドレインから空乏層が延びる。この空乏層により、ソースとドレインが接続された状態が、パンチスルー状態である。空乏層の延びXdmaxは、ドレインにかかっている電圧をVR、チャネルの不純物濃度をNAとすると、次式で表わされる。
パンチスルー耐圧を向上させるためには、この空乏層の延びXdmaxに応じて、VΦTのゲートの上下に存在する層間絶縁膜の膜厚(t1,t2)を変える。具体的には、第1の層間絶縁膜および第2の層間絶縁膜の膜厚は、それぞれ次の式を満足するように選べばよい。
たとえば、電源電圧1.5V(VR=1.5V)、NA=1×1018/cm3の場合、Xdmax=700Åとなる。
仮に、不純物の拡散長(l1,l2)が300Åであるとすれば、上記の場合の層間絶縁膜の膜厚は、それぞれ1000Å、2500Åとなる。
図63は実施例23に係るVΦT−DRAMの断面図である。図63に示すDRAMは、以下の点を除いて、図2に示すDRAMと同一であるので、同一または相当する部分には同一の参照番号を付し、その説明を繰返さない。
本実施例は、リンの異常拡散を利用したLDDの形成方法である。
実施例25は、チャネルの不純物プロファイルを変えることによって、パンチスルー耐圧を高めることに関する。
実施例26は、寄生バイポーラ効果を抑制することに関する。チャネルの電位がウェル電位で固定された通常のMOSトランジスタと異なり、VΦTではチャネルの電位が電気的に浮遊している。それゆえ、チャネルとドレイン間の高電界部で多数キャリアが加速されて、これらがSiの格子と衝突する。この衝突によって発生した少数キャリアがチャネルに閉じ込められる。これをインパクトイオン化現象という。たとえば、N−チャネルのVΦTの場合、電子が加速されて、インパクトイオン化により、ホールが発生して、これがチャネル内に閉じ込められるので、チャネルの電位が下がる。そして、新たにソースからの電子の注入を誘い、ドレイン電流が増加する。この増加したドレイン電流が、さらにインパクトイオン化を起こし、正帰還(positive feed back)がかかるので、チャネル−ドレイン間の電界が強くなってくる。その結果、ドレイン電流が不連続に増加するという現象が生じる。これは、バイポーラトランジスタの動作と似ているため、寄生バイポーラ効果と呼ばれている。ドレイン電流が不連続に増加する現象は、VΦT−DRAMの動作を不安定にする。これを抑えるには、チャネル−ドレイン間の電界を緩和する方法あるいは、実施例22−24に示したように、オフセットを形成する方法やLDDを形成する方法がある。
実施例27と28は、VΦT−DRAMのキャパシタ容量を増加させることに関する。
本実施例は、高誘電体を用いて、キャパシタ容量を増加させることに関する。図68と図75を参照して、アモルファスシリコンのエッチバックが終了した後、チタンナイトライド膜50を堆積し、その上に第1のPt膜51を堆積し、その後、これらをストレージノード26の形状に加工する。次に高誘電体膜である(Ba,Sr)TiO3膜52を、第2層間絶縁膜9の上に堆積する。(Ba,Sr)TiO3膜52の上に、第2の白金膜53を堆積する。第2の白金膜53の上に、ポリシリコンのセルプレート22を形成する。
本実施例は、4F2または4r2よりさらに、集積度を上げることに関する。
実施例30と実施例31は、周辺回路のレイアウトに関する。
本実施例はDRAMセルアレイ中、または周辺回路中で、VΦTとVΦTの間であって、かつコンタクトをとりたい位置が非常に深いところにある場合の接続方法に関する。
実施例32は、VΦT−DRAMの周辺回路をSOIトランジスタで形成するプロセスに関する。
本実施例は、ビットラインを上下のVΦTDRAMが共有する積層構造に関する。図85は、実施例37に係るVΦTDRAMの断面図である。ビットライン24の上に第1のVΦT63が形成されており、第1のVΦTの上にトレンチ型のキャパシタ64が接続されている。またビットライン24の下に第2のVΦT65が接続されており、第2のVΦTには、トレンチ型の第2のキャパシタ65が接続されている。このような積層構造は、メモリセル1とメモリセル2を貼合わせることによって作られる。VΦTの構造は、図1および図2に示すものと同じである。
従来のSOI構造のトランジスタにおいては、ボディの電極を固定するのが困難であった。その結果、次のような問題があった。それは、ラッチと呼ばれる現象である。図86において、曲線(a)は、通常のバルクSiトランジスタの電気特性を表している。曲線(b)は、SOI構造のトランジスタの電気特性を表している。SOI構造のトランジスタにおいては、通常のバルクSiトランジスタの特性(a)と異なり、ゲート電圧を上げていくと、ある電圧から、急激にドレイン電流が流れ出してしまう。この現象は、次のような原因によると考えられている。
図88は、実施例34に係るVΦTの断面図である。基板1の主表面中に、ソース/ドレイン領域の一方になる第1の不純物拡散層6aが設けられている。基板1の上に、第1の層間絶縁膜2aが設けられる。第1の層間絶縁膜2aの上に、ゲート電極3が設けられる。ゲート電極3を覆うように、第1の層間絶縁膜2aの上に第2の層間絶縁膜2bが設けられている。第1の層間絶縁膜2a、ゲート電極3および第2の層間絶縁膜2bを貫通するように、第1の不純物拡散層6aの表面の一部を露出させるためのコンタクトホール19が設けられる。コンタクトホール19の側壁面をゲート絶縁膜4が被覆している。当該装置は、第1の不純物拡散層6aと接触し、かつコンタクトホール19の側壁面をゲート絶縁膜を介在させて連続的に被覆するように設けられ、該コンタクトホール19部分において凹部を有するシリコン薄膜39を備える。シリコン薄膜39は、ゲート電極3に取囲まれた部分に位置する筒状のチャネル領域7と、該チャネル領域7を上下から挟むソース領域6aaとドレイン領域6bとの3つの部分に区分される。シリコン薄膜をシリコン薄膜39の凹部内であって、チャネル領域7よりも低い位置に、シリコン酸化膜32が埋込まれている。シリコン薄膜39の凹部内であって、シリコン酸化膜32の上に、ボディーポリシリコン66が埋込まれている。ボディーポリシリコン66は、チャネル領域7と接触している。ボディーポリシリコン66を引出電極とすることにより、チャネル領域7の電位を固定することができる。ボディーポリシリコン66は、シリコン酸化膜103中に設けられたボディーコンタクト67を通じて、アルミ電極68と接触する。ボディーポリシリコン66の表面にはP+層69が形成されている。アルミ電極68とボディーシリコン66とは、P+層69を介して、オーミックに接続される。
図89を参照して、コンタクト部19内にシリコン酸化膜32を埋込み、該シリコン酸化膜32の表面をエッチングにより削り、チャネル領域7の上端を露出させる。その後、図89と図90を参照して、全面にP型不純物が添加されたボディーポリシリコン66をLPCVD法で、堆積する。ボディーポリシリコン66の膜厚は、コンタクトホール19が埋まる以上とする。ボディーポリシリコン66を、ドレイン領域6bが露出するまでエッチングする。これによって、ボディーポリシリコン66がコンタクトホール19の中に埋まる。次に、図88に戻って、シリコン酸化膜103を堆積し、ボディーコンタクト67を開口する。開口部に砒素を注入し、P+層69を、ボディーコンタクトの表面に、セルフアライメントで形成する。P+層69にアルミ電極68を接続する。
図91は、実施例35に係るVΦTの断面図である。本実施例では、実施例34と異なって、ボディーポリシリコン66が、コンタクトホール19の中のすべてを埋め尽くしていない。このような構造でも、チャネル領域7の電位を固定できる。ただし、本実施例では、トランジスタ上でボディーポリシリコン66に、アルミ電極を接続できないので、トランジスタ以外の場所で、アルミを接続しなければならない。一方、実施例34では、ボディーポリシリコンを厚く堆積しなければならないが、実施例35によると、薄膜でよいという利点がある。
特願平5−345126のVΦTでは、VΦTの円柱状のボディの直径は、コンタクトホールの内径で決まっていた。したがって、リソグラフィ技術で決まる最小のホール径よりも小さい直径のボディを持つVΦTを得ることはできなかった。ボディの直径が大きいと、ドレイン端の接合面積が大きくなり、ひいては、その面積に比例するリーク電流が大きくなる。また、ボディが太いと、これを完全に空乏化することが困難となり、ドレイン電流を大きくできないという問題点があった。
図92を参照して、n-型基板1の上にシリコン窒化膜12を、500Å堆積する。シリコン窒化膜12を所定の形状にパターニングする。シリコン窒化膜12が覆われていない部分を酸化し、分離酸化膜13を、基板1の主表面に形成する。シリコン窒化膜12越しに、基板1の主表面中に不純物を注入し、ソース領域6を形成する。シリコン窒化膜12および分離酸化膜13を覆うように基板1の上に第1の層間絶縁膜2aを、200Å堆積する。第1の層間絶縁膜2aの上に、ポリシリコンを500Å堆積し、これをパターニングして、ゲート電極3を形成する。ゲート電極3を覆うように、基板1の上に第2の層間絶縁膜2bを2000Å堆積する。第1の層間絶縁膜2a,ゲート電極3,第2の層間絶縁膜2bを貫通し、シリコン窒化膜12の表面9aを露出させるためのコンタクトホール8を形成する。全面に、n型不純物を添加したポリシリコン70を、200nm、LP−CVD法で堆積する。
図96は、実施例37に係るVΦTの断面図である。
本実施例は、VΦTを用いた2入力のOR回路に関する。
本実施例は、VΦTを用いて、2入力のAND回路を形成することに関する。
実施例40
図105は、実施例40に係る半導体装置の断面図であり、PチャネルのVΦTとNチャネルのVΦTを、縦に重ねてインバータ回路を形成したものである。両VΦT間に形成されるP−N接合を消滅させるために、両者の間に、シリサイド82を挟んでいる。
図106は、実施例41に係る半導体装置の断面図である。図106を参照して、2つのVΦTにおいて、第1のVΦTのゲート部と第2のVΦTのソースを共有し、かつ第1のVΦTのドレインと第2のVΦTのゲートを共有するように構成すると、図107に示すような回路を作ることができる。PチャネルVΦTとNチャネルVΦTとで、このような構造を作り、図108に示すように接続すると、フリップフロップを形成することができる。
本実施例は、VΦTを用いるゲインセルに関する。
DRAMと同じように、このゲインセルは、VΦTのリーク電流で、ストレージノードの電荷がリークしていくので、ある一定周期ごとに、この読出動作を行なって、データのリフレッシュをする必要がある。このような回路動作は、図110に示す回路であれば、どんな構造のものでも適用され得る。
また、図112に示すように、図109のものと、上下が逆になっている構造であってもよい。
図113は実施例43に係る装置の概念図である。図113に示すように、VΦTを液晶ディスプレイのマトリックスに適用することができる。
Claims (14)
- ビット線とワード線の交点に設けられたストレージノード、キャパシタ絶縁膜およびセルプレート電極からなるキャパシタにゲートトランジスタによって、情報を記憶させる半導体装置の製造方法であって、
誘電体と半導体層が順にその上に形成された基板を準備する工程と、
前記半導体層の表面中にソース/ドレイン領域の一方になり、かつ前記ビット線にもなる第1導電型の不純物を含む第1の導電層を形成する工程と、
前記基板の上に第1の層間絶縁膜を形成する工程と、
前記第1の層間絶縁膜の上に、前記ワード線にもなる、上面と下面を有するゲート電極を形成する工程と、
前記ゲート電極を覆うように前記基板の上に第2の層間絶縁膜を形成する工程と、
前記第1の層間絶縁膜、前記ゲート電極および前記第2の層間絶縁膜を貫通し、前記第1の導電層の表面に達するコンタクトホールを形成する工程と、
前記コンタクトホールの側壁面をゲート絶縁膜で被覆する工程と、
前記第1の導電層の表面に接触するように、かつ前記コンタクトホール内を埋込むように、前記基板の上に第2の半導体層を形成する工程と、
前記第2の半導体層の表面に、第1導電型の不純物を注入する工程と、
前記第2の半導体層の表面に注入された前記不純物を該第2の半導体層中に拡散させ、かつ前記第1の導電層から前記第2の半導体層中に、前記第1の導電層中に含まれる前記不純物を拡散させ、それによって、前記第2の半導体層中に、ソース/ドレイン領域の他方であり、かつ前記ストレージノードにもなる領域と、該ソース/ドレイン領域の他方と前記ソース/ドレイン領域の一方との間に挟まれるチャネル領域を形成する工程と、
前記ソース/ドレイン領域の前記他方の上にキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜を介在させて、前記ストレージノードの上にセルプレートを形成する工程と、
を備えた半導体装置の製造方法。 - 前記ゲート電極を形成した後、前記第2の層間絶縁膜を形成するに先立ち、前記ゲート電極の外表面をシリサイド化する工程を、さらに備える、請求項1に記載の半導体装置の製造方法。
- 前記ビット線にもなる前記第1の導電層を形成した後、前記第1の層間絶縁膜を形成するに先立ち、前記第1の導電層の表面をシリサイド化する工程を、さらに含む、請求項1に記載の半導体装置の製造方法。
- 前記ビット線の形成は、隣合うビット線の間に、LOCOS酸化膜を形成することにより行なう、請求項1に記載の半導体装置の製造方法。
- 前記コンタクトホールの形成は、
前記第2の層間絶縁膜中に開口部を設ける工程と、
前記開口部の内壁を酸化膜で覆う工程と、
前記酸化膜をマスクにして、前記ゲート電極および前記第1層間絶縁膜を貫通する孔をあける工程とを含む、請求項1に記載の半導体装置の製造方法。 - 前記ビット線の成形は、位相を全くずらさない部分と、180°位相をずらす部分と、を含む位相シフトマスクを用いて行なわれる、請求項1に記載の半導体装置の製造方法。
- 前記ワード線の成形は、位相を全くずらさない部分と、180°位相をずらす部分とを含む位相シフトマスクを用いて行なわれる、請求項1に記載の半導体装置の製造方法。
- 前記コンタクトホールの形成は位相を全くずらさない部分と、90°位相をずらす部分と、180°位相をずらす部分と、270°位相をずらす部分とを含む位相シフトマスクを用いて行なわれる、請求項1に記載の半導体装置の製造方法。
- 前記ゲート電極の形成は、
前記第1の層間絶縁膜の上にアモルファスシリコンを堆積する工程と、
前記アモルファスシリコンを固相成長させ、これをより大きい粒径を有するポリシリコンに変える工程と、を含む、請求項1に記載の半導体装置の製造方法。 - 前記ビット線と前記チャネル領域との間にLDD部を形成し、
前記ストレージノードと前記チャネル領域との間にLDD部を形成する工程と、
をさらに備える、請求項1に記載の半導体装置の製造方法。 - 前記第1導電型の不純物は、リンを含む、請求項1に記載の半導体装置の製造方法。
- 前記コンタクトホール内に半導体層を埋込んだ後、
前記ゲート電極の上面の高さの位置および下面の高さの位置の近傍に、第2導電型の不純物を注入する工程をさらに含む、請求項1に記載の半導体装置の製造方法。 - 前記ストレージノードを形成した後、前記セルプレートを形成するに先立ち、前記ストレージノードの表面に凹凸を形成する工程を、さらに含む、請求項1に記載の半導体装置の製造方法。
- 前記ビット線の形成と同時に、周辺回路のMOSトランジスタの活性領域を形成する工程と、
前記活性領域の上に、前記MOSトランジスタのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介在させて、前記活性領域の上にMOSトランジスタのゲート電極を形成する工程と、
前記ビット線への不純物を注入すると同時に、前記MOSトランジスタの活性領域中にも該不純物を注入し、それによって前記MOSトランジスタのソース/ドレイン領域を形成する工程と、
前記ビット線の表面と、前記MOSトランジスタの前記ゲート電極、前記MOSトランジスタの前記ソース/ドレイン領域の表面をシリサイド化する工程と、をさらに備える、請求項1に記載の半導体装置の製造方法。
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