JP2008226904A - 半導体記憶装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 330
- 238000004519 manufacturing process Methods 0.000 title claims description 86
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 68
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 67
- 239000010703 silicon Substances 0.000 claims abstract description 67
- 238000009792 diffusion process Methods 0.000 claims description 155
- 238000002955 isolation Methods 0.000 claims description 132
- 239000000758 substrate Substances 0.000 claims description 97
- 238000000034 method Methods 0.000 claims description 70
- 239000012535 impurity Substances 0.000 claims description 63
- 230000002093 peripheral effect Effects 0.000 claims description 46
- 238000005468 ion implantation Methods 0.000 claims description 26
- 239000011810 insulating material Substances 0.000 claims description 21
- 230000001590 oxidative effect Effects 0.000 claims description 9
- 239000012212 insulator Substances 0.000 claims description 5
- 125000004430 oxygen atom Chemical group O* 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 238000000926 separation method Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 392
- 239000010408 film Substances 0.000 description 137
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 78
- 229910052814 silicon oxide Inorganic materials 0.000 description 78
- 229920002120 photoresistant polymer Polymers 0.000 description 44
- 210000000746 body region Anatomy 0.000 description 37
- 230000006870 function Effects 0.000 description 28
- 229910052581 Si3N4 Inorganic materials 0.000 description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 17
- 238000002513 implantation Methods 0.000 description 12
- 238000009825 accumulation Methods 0.000 description 11
- 238000005530 etching Methods 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- 230000003647 oxidation Effects 0.000 description 9
- 239000001301 oxygen Substances 0.000 description 9
- 229910052760 oxygen Inorganic materials 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- -1 ZrSiON Inorganic materials 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 125000004429 atom Chemical group 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 229910015900 BF3 Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910052914 metal silicate Inorganic materials 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 1
- 229910019974 CrSi Inorganic materials 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 229910003855 HfAlO Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- 229910005881 NiSi 2 Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 229910007875 ZrAlO Inorganic materials 0.000 description 1
- 229910006249 ZrSi Inorganic materials 0.000 description 1
- 229910006501 ZrSiO Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000003915 cell function Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
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- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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- H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
Abstract
【解決手段】メモリセル領域のMOS型トランジスタをフローティング状態、メモリセル領域以外の領域のMOS型トランジスタをフローティング状態とならない構造としつつも、両MOS型トランジスタのボディ領域を有する半導体層の膜厚を同じにする。
【選択図】図6
Description
従来のDRAM(Dynamic Random Access Memory)は、1個のMOS型トランジスタと1個のキャパシタの組合せで、1つのメモリセルが構成されている。近年、DRAMの高集積化の実現を目的とした設計ルールの微細化が進展し、キャパシタ等の加工に要する難易度が高くなって来ている。このため、加工が容易で、従来より単純な構成のDRAMとして、1個のトランジスタのみで1つのメモリセルを構成する、キャパシタレスDRAMの提案がなされている。
まず、ソース領域を接地電位(GND電位)とし、ドレイン領域とゲート電極に正電圧を印加してトランジスタをオン状態にし、大電流を流す。このとき流れる電流により、ドレイン領域近傍でインパクトイオン化が起き、ボディ領域の多数キャリアであるホールが、ボディ領域に蓄積される。そして、ゲート電極及びドレイン領域に適切な電圧を印加することにより、このホールが蓄積された状態を一定時間、保持することができる。また、蓄積されたホールは、ドレイン領域に負電圧を印加することにより、外部に排出することができる。このようなボディ領域内でのホール蓄積の有無によって、情報を記憶させることができる。
以上のようにしてボディ領域内のホール蓄積の有無を判定することにより、1ビットの情報を保持するメモリーとして機能させることができる。
次に、フローティング・ボディ型のNチャネル型のトランジスタをメモリセルとして用いた記憶装置のレイアウト構成を示す。図2はメモリセルの配置の平面図を、簡略化して示したものである。120は素子分離領域で、半導体基板に形成した溝を酸化シリコン膜等で埋め込むことにより形成したSTI(Shallow Trench Isolation)の手法で形成されている。
1.(1)半導体基板と、絶縁層と、半導体層とがこの順に積層されてなるSOI型基板と、
(2)(i)前記半導体層の表面からその厚み方向に前記絶縁層に接触するまで設けられた素子分離領域Aと、
(ii)前記素子分離領域Aによって絶縁分離されると共に前記半導体層内に設けられた半導体領域Aと、
前記半導体領域A上に設けられたゲート電極Aと、
前記半導体領域A内の前記ゲート電極Aを挟んだ両側に、前記半導体領域Aの表面からその厚み方向に前記絶縁層に接触するまで設けられたソース領域A/ドレイン領域Aと、を有する1以上のMOS型トランジスタAと、
を備えた第1の領域と、
(3)(i)前記半導体層の表面からその厚み方向に前記絶縁層に接触しない深さまで設けられた素子分離領域Bと、
(ii)前記素子分離領域Bによって絶縁分離されると共に前記半導体層内に設けられた半導体領域Bと、
前記半導体領域B上に設けられたゲート電極Bと、
前記半導体領域B内の前記ゲート電極Bを挟んだ両側に、前記半導体領域Bの表面からその厚み方向に前記絶縁層に接触しない深さまで設けられたソース領域B/ドレイン領域Bと、を有する1以上のMOS型トランジスタBと、
を備えた第2の領域と、
を有することを特徴とする半導体記憶装置。
(2)(i)前記半導体層内をその厚み方向に前記絶縁層まで貫通する溝A内を絶縁材料で充填してなる素子分離領域Aと、
(ii)前記素子分離領域Aによって絶縁分離されると共に前記半導体層内に設けられた半導体領域Aと、
前記半導体領域A上に設けられたゲート電極Aと、
前記半導体領域A内の前記ゲート電極Aを挟んだ両側に設けられたソース領域A/ドレイン領域Aであって、前記半導体領域Aの厚み方向の全体にわたって存在してその底部が前記絶縁層に接触するソース領域A/ドレイン領域Aと、を有する1以上のMOS型トランジスタAと、
を備えた第1の領域と、
(3)(i)前記半導体層の表面からその厚み方向に伸長すると共にその底部が前記絶縁層に接触しない深さの溝B内を絶縁材料で充填してなる素子分離領域Bと、
(ii)前記素子分離領域Bによって絶縁分離されると共に前記半導体層内に設けられた半導体領域Bと、
前記半導体領域B上に設けられたゲート電極Bと、
前記半導体領域B内の前記ゲート電極Bを挟んだ両側に設けられたソース領域B/ドレイン領域Bであって、その底部が前記絶縁層に接触しないソース領域B/ドレイン領域Bと、を有する1以上のMOS型トランジスタBと、
を備えた第2の領域と、
を有することを特徴とする半導体記憶装置。
前記第1の領域がメモリセル領域であり、
前記第2の領域が周辺回路領域であることを特徴とする半導体記憶装置。
前記MOS型トランジスタAは、1つのMOS型トランジスタAにつき異なる複数のしきい値電圧の状態を有し、且つその状態を所定時間、保持可能なように構成されたことを特徴とする半導体記憶装置。
前記ソース領域A/ドレイン領域Aは、前記半導体層の表面側に設けられた第1の拡散層と、前記第1の拡散層の下部の前記絶縁層側に設けられた第2の拡散層とから構成され、第1の拡散層と第2の拡散層中の不純物濃度が異なることを特徴とする半導体記憶装置。
前記MOS型トランジスタAはチャネルが形成される領域が電気的にフローティング状態となるように構成され、
前記MOS型トランジスタBはチャネルが形成される領域の電位が固定されるように構成されていることを特徴とする半導体記憶装置。
前記SOI型基板を構成する半導体基板と半導体層が共にシリコン半導体から構成され、
前記第1の領域は、前記MOS型トランジスタAとしてNチャネル型MOS型トランジスタを備え、
前記第2の領域は、前記MOS型ランジスタBとしてNチャネル型MOS型トランジスタとPチャネル型MOS型トランジスタを備えることを特徴とする半導体記憶装置。
前記素子分離領域Bの前記半導体層表面からその厚み方向に底部までの深さが、前記半導体層の厚さの半分以上の長さを有することを特徴とする半導体記憶装置。
前記SOI型基板を準備する工程と、
前記半導体層内をその表面から厚み方向に伸長して前記絶縁層に接触する素子分離領域A、及び前記半導体層内をその表面から厚み方向に伸長して前記絶縁層に接触しない深さの素子分離領域Bを形成する工程Aと、
前記半導体層内の前記素子分離領域Aで絶縁分離された半導体領域A内に、前記半導体領域Aの表面からその厚み方向に前記絶縁層まで到達する深さのソース領域A/ドレイン領域Aを有するMOS型トランジスタAを形成する工程Bと、
前記半導体層内の前記素子分離領域Bで絶縁分離された半導体領域B内に、前記半導体領域Bの表面からその厚み方向に前記絶縁層まで到達しない深さのソース領域B/ドレイン領域Bを有するMOS型トランジスタBを形成する工程Cと、
を有することを特徴とする半導体記憶装置の製造方法。
前記工程Aは、
前記半導体層内をその表面から厚み方向に貫通して前記絶縁層に到達する深さの溝Aを形成する工程と、
前記半導体層内をその表面から厚み方向に伸長して前記絶縁層に到達しない深さの溝Bを形成する工程と、
前記溝A及び溝B内に絶縁材料を充填する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
前記工程Aは、
前記半導体層内をその表面から厚み方向に前記絶縁層に到達しない深さの開口及び溝Bを形成する工程と、
前記開口を前記半導体層内の厚み方向に伸長させて前記絶縁層に到達する深さの溝Aを形成する工程と、
前記溝A及び溝B内に絶縁材料を充填する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
前記工程Aは、
前記半導体層内をその表面から厚み方向に前記絶縁層に到達しない深さの溝A及び溝Bを形成する工程と、
前記半導体層内の、前記溝Aの底部からその厚み方向に前記絶縁層までの領域Cに、酸素原子を導入する工程と、
高温の酸化性雰囲気中で前記半導体層を熱酸化することにより、前記領域Cを絶縁体に変換すると共に、前記溝A及び溝Bの内壁に酸化膜を形成する工程と、
前記溝A及び溝B内に絶縁材料を充填する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
前記工程Bは、
前記半導体領域A上にゲート電極Aを形成する工程と、
前記半導体領域A内の前記ゲート電極Aを挟んだ両側に、前記ソース領域A/ドレイン領域Aを形成する工程と、
を有し、
前記工程Cは、
前記半導体領域B上にゲート電極Bを形成する工程と、
前記半導体領域B内の前記ゲート電極Bを挟んだ両側に、前記ソース領域B/ドレイン領域Bを形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
前記工程Bは、
前記半導体領域A上にゲート電極Aを形成する工程と、
前記半導体領域A内の前記ゲート電極Aを挟んだ両側に第1導電型の不純物をイオン注入し、前記半導体領域Aの表面からその厚み方向に前記絶縁層まで到達しない深さの底部を有する第1の拡散層を形成する工程と、
前記半導体領域A内の前記ゲート電極Aを挟んだ両側に第1導電型の不純物をイオン注入し、前記第1の拡散層の底部からその厚み方向に前記絶縁層までの領域に第2の拡散層を形成する工程と、
を有し、
前記工程Cは、
前記半導体領域B上にゲート電極Bを形成する工程と、
前記半導体領域B内の前記ゲート電極Bを挟んだ両側に第1導電型の不純物をイオン注入し、前記ソース領域B/ドレイン領域Bを形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
前記工程Cは、更に前記半導体領域B内の前記ゲート電極Bを挟んだ両側に第2導電型の不純物をイオン注入し、前記ソース領域B/ドレイン領域Bの一部として前記半導体領域B内にその表面から厚み方向に前記絶縁層まで到達しない深さの第3の拡散層を形成する工程を有することを特徴とする半導体記憶装置の製造方法。
前記工程Bのイオン注入は、前記第1の拡散層の不純物濃度が前記第2の拡散層の不純物濃度よりも高くなるように行うことを特徴とする半導体記憶装置の製造方法。
本発明の半導体記憶装置は、以下の部分から構成される。
(1)半導体基板と、絶縁層と、半導体層とがこの順に積層されてなるSOI型基板、
(2)以下の(i)、(ii)を有する第1の領域。
(i)半導体層の表面からその厚み方向に絶縁層に接触するまで設けられた素子分離領域A、
(ii)素子分離領域Aによって絶縁分離されると共に半導体層内に設けられた半導体領域Aと、
半導体領域A上に設けられたゲート電極Aと、
半導体領域A内のゲート電極Aを挟んだ両側に、半導体領域Aの表面からその厚み方向に絶縁層に接触するまで設けられたソース領域A/ドレイン領域Aと、を有する1以上のMOS型トランジスタA、
(3)以下の(i)、(ii)を有する第2の領域。
(i)半導体層の表面からその厚み方向に絶縁層に接触しない深さまで設けられた素子分離領域B、
(ii)素子分離領域Bによって絶縁分離されると共に半導体層内に設けられた半導体領域Bと、
半導体領域B上に設けられたゲート電極Bと、
半導体領域B内のゲート電極Bを挟んだ両側に、半導体領域Bの表面からその厚み方向に絶縁層に接触しない深さまで設けられたソース領域B/ドレイン領域Bと、を有する1以上のMOS型トランジスタB。
なお、ここで、半導体層、半導体領域A及び半導体領域Bの表面とは、絶縁層側と反対側の面(ゲート電極A及びBが設けられた側の面)を表す。
(1)半導体基板と、絶縁層と、半導体層とがこの順に積層されてなるSOI型基板、
(2)以下の(i)、(ii)を有する第1の領域。
(i)半導体層内をその厚み方向に絶縁層まで貫通する溝A内を絶縁材料で充填してなる素子分離領域A、
(ii)素子分離領域Aによって絶縁分離されると共に半導体層内に設けられた半導体領域Aと、
半導体領域A上に設けられたゲート電極Aと、
半導体領域A内のゲート電極Aを挟んだ両側に設けられたソース領域A/ドレイン領域Aであって、半導体領域Aの厚み方向の全体にわたって存在してその底部が絶縁層に接触するソース領域A/ドレイン領域Aと、を有する1以上のMOS型トランジスタA、
(3)以下の(i)、(ii)を有する第2の領域。
(i)半導体層の表面からその厚み方向に伸長すると共にその底部が絶縁層に接触しない深さの溝B内を絶縁材料で充填してなる素子分離領域Bと、
(ii)素子分離領域Bによって絶縁分離されると共に半導体層内に設けられた半導体領域Bと、
半導体領域B上に設けられたゲート電極Bと、
半導体領域B内のゲート電極Bを挟んだ両側に設けられたソース領域B/ドレイン領域Bであって、その底部が絶縁層に接触しないソース領域B/ドレイン領域Bと、を有する1以上のMOS型トランジスタB。
本発明の半導体記憶装置のメモリセル領域は例えば、以下のようにして情報を記憶させることができる。
本発明の第1の領域に含まれるMOS型トランジスタAは、少なくとも2つの異なるしきい値電圧の状態を有することが可能なようになっている。すなわち、MOS型トランジスタAがNチャネル型MOS型トランジスタであった場合を例にして説明すると、まず、ソース領域Aを接地電位(GND電位)とし、ドレイン領域Aとゲート電極Aに正電圧を印加してトランジスタをオン状態にし、大電流を流す。このとき、流れる電流により、ドレイン領域A近傍でインパクトイオン化が起き、ボディ領域の多数キャリアであるホールが、ボディ領域に蓄積される。そして、ゲート電極A及びドレイン領域Aに適切な電圧を印加することにより、このホールが蓄積された状態を一定時間、保持することができる。
なお、本発明の第1の領域に含まれるMOS型トランジスタAは、1つのMOS型トランジスタAにつき異なる複数のしきい値電圧の状態を有し、且つその状態を所定時間、保持可能なように構成されていることが好ましい。
本発明の半導体記憶装置の実施形態について図面を参照して以下に、詳細に説明する。
図3は、本発明の第1実施形態を示す平面図であり、メモリセル領域(第1の領域)及びメモリセル以外の周辺回路領域(第2の領域)のトランジスタについて、簡略化して示したものである。
また、以下の説明において、適時、文章の簡略化のため、N型不純物拡散層領域をN型拡散層領域と記す。同様に適時、P型不純物拡散層領域をP型拡散層領域と記す。
図4では、151がSOI型基板であり、下層の保持用シリコン基板(半導体基板)152と、その上層に設けた絶縁用の酸化シリコン層(絶縁層)153と、更にその上層に設けたシリコン層(半導体層)154の3層から構成されている。本実施形態の半導体デバイスは、上層シリコン層154の部分を用いて形成されている。
本発明の半導体記憶装置の製造方法は、以下の工程を有する。
半導体層内をその表面から厚み方向に伸長して絶縁層に接触する素子分離領域A、及び半導体層内をその表面から厚み方向に伸長して絶縁層に接触しない深さの素子分離領域Bを形成する工程A、
半導体層内の素子分離領域Aで絶縁分離された半導体領域A内に、半導体領域Aの表面からその厚み方向に絶縁層まで到達する深さのソース領域A/ドレイン領域Aを有するMOS型トランジスタAを形成する工程B、
半導体層内の素子分離領域Bで絶縁分離された半導体領域B内に、半導体領域Bの表面からその厚み方向に絶縁層まで到達しない深さのソース領域B/ドレイン領域Bを有するMOS型トランジスタBを形成する工程C。
(a)半導体層内をその表面から厚み方向に貫通して絶縁層に到達する深さの溝Aを形成する工程と、
半導体層内をその表面から厚み方向に伸長して絶縁層に到達しない深さの溝Bを形成する工程と、
溝A及び溝B内に絶縁材料を充填する工程と、
を有する方法。
開口を半導体層内の厚み方向に伸長させて絶縁層に到達する深さの溝Aを形成する工程と、
溝A及び溝B内に絶縁材料を充填する工程と、
を有する方法。
半導体層内の、溝Aの底部からその厚み方向に絶縁層までの領域Cに、酸素原子を導入する工程と、
高温の酸化性雰囲気中で半導体層を熱酸化することにより、領域Cを絶縁体に変換すると共に、溝A及び溝Bの内壁に酸化膜を形成する工程と、
溝A及び溝B内に絶縁材料を充填する工程と、
を有する方法。
次に、図面を参照して、第1実施形態の製造方法を説明する。
まず、本発明の半導体記憶装置全体の製造方法を示す前に、深さの異なる素子分離領域の製造方法(上記工程Aとして(a)の方法を用いた場合)を説明する。
本発明の半導体記憶装置の製造方法の第2実施形態について、図面を参照して説明する。図19〜図21は、本発明の第2実施形態における、深さの異なる2種類の素子分離領域の形成方法(上記工程Aとして(b)の方法を用いた場合)を示す断面図である。第1実施形態で説明した項目に関しては、同じ番号を付した。
次に、本発明の第3実施形態について、図面を参照して説明する。図22〜図24は、本発明の第3実施形態における、深さの異なる2種類の素子分離領域の形成方法(上記工程Aとして(c)の方法を用いた場合)を示す断面図である。第2実施形態で説明した項目に関しては、同じ番号を付した。
次に、図22に示すように、浅い素子分離領域Bを形成する予定の領域に設けた素子分離用の溝B221のみを、フォトレジスト膜222を用いて覆った後、溝B220の底部からその厚み方向に絶縁層までの領域C225に、ドーズ量1×1015〜1×1016ions/cm2、注入エネルギー20〜100KeVで酸素のイオン注入を行う。
次に、本発明の第4実施形態について、図面を参照して説明する。図25と図26は、本発明の第4実施形態における、N型拡散層領域の形成方法を示す断面図である。先に、第1実施形態で説明した項目に関しては、同じ番号を付した。
次に、本発明の第5実施形態について、図面を参照して説明する。まず、第4実施形態と同様の手順によりゲート電極まで形成し、図25に示したように周辺回路領域をフォトレジスト膜190で覆う。図28に、図3のメモリセル領域のA−A’部に対応する断面を示す。この際、メモリセル領域はフォトレジスト膜で覆われていない。
102 シリコン基板
103 酸化シリコン層
104 素子分離用の酸化シリコン膜
105 素子分離用の酸化シリコン膜
106 ゲート絶縁膜
107 ゲート電極
108 ボディ領域
109、110 ソース領域/ドレイン領域
111 シリコン層
120 素子分離領域
121 コンタクトプラグ
122 不純物拡散層領域
123 ゲート電極(ワード線)
124 ビット線
130 メモリセル領域
131 周辺回路領域
132 素子分離領域
133 N型の不純物拡散層領域
134 ゲート電極
140 Nチャネル型MOS型トランジスタ領域
141 Pチャネル型MOS型トランジスタ領域
142 N型ウェル
143 素子分離領域
144 ゲート電極
145 P型不純物拡散層領域
146 N型不純物拡散層領域
147 N型不純物拡散層領域
151 SOI型基板
152 シリコン基板
153 絶縁用の酸化シリコン層
154 上層シリコン層
155 ゲート絶縁膜
156 ゲート電極
157 第1のN型拡散層領域
158 第2のN型拡散層領域
159 P型拡散層領域
160 素子分離領域
170 N型ウェル
171 P型ウェル
172 素子分離領域
173 P型拡散層領域
174 N型拡散層領域
180 N型拡散層領域
181 フォトレジスト膜
182 フォトレジスト膜
190 フォトレジスト膜
191 第1のN型拡散層領域
192 第2のN型拡散層領域
193 フォトレジスト膜
195 N型拡散層領域195
196 P型拡散層領域
198 N型拡散層領域
201 SOI型基板
202 最下層のシリコン基板
203 絶縁用の酸化シリコン層
204 上層シリコン層
205 酸化シリコン膜
206 窒化シリコン膜
207 第1の開口部
208 酸化シリコン膜
209 窒化シリコン膜
210 第2の開口部
211 第2の素子分離領域
220 素子分離領域用の溝
221 素子分離領域用の溝
222 フォトレジスト膜
223 深い素子分離領域
224 浅い素子分離領域
225 シリコン層に酸素が注入された領域
226 酸化シリコン膜
227 酸化シリコン膜
228 深い素子分離領域
229 浅い素子分離領域
Claims (16)
- (1)半導体基板と、絶縁層と、半導体層とがこの順に積層されてなるSOI型基板と、
(2)(i)前記半導体層の表面からその厚み方向に前記絶縁層に接触するまで設けられた素子分離領域Aと、
(ii)前記素子分離領域Aによって絶縁分離されると共に前記半導体層内に設けられた半導体領域Aと、
前記半導体領域A上に設けられたゲート電極Aと、
前記半導体領域A内の前記ゲート電極Aを挟んだ両側に、前記半導体領域Aの表面からその厚み方向に前記絶縁層に接触するまで設けられたソース領域A/ドレイン領域Aと、を有する1以上のMOS型トランジスタAと、
を備えた第1の領域と、
(3)(i)前記半導体層の表面からその厚み方向に前記絶縁層に接触しない深さまで設けられた素子分離領域Bと、
(ii)前記素子分離領域Bによって絶縁分離されると共に前記半導体層内に設けられた半導体領域Bと、
前記半導体領域B上に設けられたゲート電極Bと、
前記半導体領域B内の前記ゲート電極Bを挟んだ両側に、前記半導体領域Bの表面からその厚み方向に前記絶縁層に接触しない深さまで設けられたソース領域B/ドレイン領域Bと、を有する1以上のMOS型トランジスタBと、
を備えた第2の領域と、
を有することを特徴とする半導体記憶装置。 - (1)半導体基板と、絶縁層と、半導体層とがこの順に積層されてなるSOI型基板と、
(2)(i)前記半導体層内をその厚み方向に前記絶縁層まで貫通する溝A内を絶縁材料で充填してなる素子分離領域Aと、
(ii)前記素子分離領域Aによって絶縁分離されると共に前記半導体層内に設けられた半導体領域Aと、
前記半導体領域A上に設けられたゲート電極Aと、
前記半導体領域A内の前記ゲート電極Aを挟んだ両側に設けられたソース領域A/ドレイン領域Aであって、前記半導体領域Aの厚み方向の全体にわたって存在してその底部が前記絶縁層に接触するソース領域A/ドレイン領域Aと、を有する1以上のMOS型トランジスタAと、
を備えた第1の領域と、
(3)(i)前記半導体層の表面からその厚み方向に伸長すると共にその底部が前記絶縁層に接触しない深さの溝B内を絶縁材料で充填してなる素子分離領域Bと、
(ii)前記素子分離領域Bによって絶縁分離されると共に前記半導体層内に設けられた半導体領域Bと、
前記半導体領域B上に設けられたゲート電極Bと、
前記半導体領域B内の前記ゲート電極Bを挟んだ両側に設けられたソース領域B/ドレイン領域Bであって、その底部が前記絶縁層に接触しないソース領域B/ドレイン領域Bと、を有する1以上のMOS型トランジスタBと、
を備えた第2の領域と、
を有することを特徴とする半導体記憶装置。 - 請求項1又は2に記載の半導体記憶装置において、
前記第1の領域がメモリセル領域であり、
前記第2の領域が周辺回路領域であることを特徴とする半導体記憶装置。 - 請求項1〜3の何れか1項に記載の半導体記憶装置において、
前記MOS型トランジスタAは、1つのMOS型トランジスタAにつき異なる複数のしきい値電圧の状態を有し、且つその状態を所定時間、保持可能なように構成されたことを特徴とする半導体記憶装置。 - 請求項1〜4の何れか1項に記載の半導体記憶装置において、
前記ソース領域A/ドレイン領域Aは、前記半導体層の表面側に設けられた第1の拡散層と、前記第1の拡散層の下部の前記絶縁層側に設けられた第2の拡散層とから構成され、第1の拡散層と第2の拡散層中の不純物濃度が異なることを特徴とする半導体記憶装置。 - 請求項1〜5の何れか1項に記載の半導体記憶装置において、
前記MOS型トランジスタAはチャネルが形成される領域が電気的にフローティング状態となるように構成され、
前記MOS型トランジスタBはチャネルが形成される領域の電位が固定されるように構成されていることを特徴とする半導体記憶装置。 - 請求項1〜6の何れか1項に記載の半導体記憶装置において、
前記SOI型基板を構成する半導体基板と半導体層が共にシリコン半導体から構成され、
前記第1の領域は、前記MOS型トランジスタAとしてNチャネル型MOS型トランジスタを備え、
前記第2の領域は、前記MOS型ランジスタBとしてNチャネル型MOS型トランジスタとPチャネル型MOS型トランジスタを備えることを特徴とする半導体記憶装置。 - 請求項1〜7の何れか1項に記載の半導体記憶装置において、
前記素子分離領域Bの前記半導体層表面からその厚み方向に底部までの深さが、前記半導体層の厚さの半分以上の長さを有することを特徴とする半導体記憶装置。 - 半導体基板と、絶縁層と、半導体層と、がこの順に積層されてなるSOI型基板を備えた半導体記憶装置の製造方法であって、
前記SOI型基板を準備する工程と、
前記半導体層内をその表面から厚み方向に伸長して前記絶縁層に接触する素子分離領域A、及び前記半導体層内をその表面から厚み方向に伸長して前記絶縁層に接触しない深さの素子分離領域Bを形成する工程Aと、
前記半導体層内の前記素子分離領域Aで絶縁分離された半導体領域A内に、前記半導体領域Aの表面からその厚み方向に前記絶縁層まで到達する深さのソース領域A/ドレイン領域Aを有するMOS型トランジスタAを形成する工程Bと、
前記半導体層内の前記素子分離領域Bで絶縁分離された半導体領域B内に、前記半導体領域Bの表面からその厚み方向に前記絶縁層まで到達しない深さのソース領域B/ドレイン領域Bを有するMOS型トランジスタBを形成する工程Cと、
を有することを特徴とする半導体記憶装置の製造方法。 - 請求項9に記載の半導体記憶装置の製造方法において、
前記工程Aは、
前記半導体層内をその表面から厚み方向に貫通して前記絶縁層に到達する深さの溝Aを形成する工程と、
前記半導体層内をその表面から厚み方向に伸長して前記絶縁層に到達しない深さの溝Bを形成する工程と、
前記溝A及び溝B内に絶縁材料を充填する工程と、
を有することを特徴とする半導体記憶装置の製造方法。 - 請求項9に記載の半導体記憶装置の製造方法において、
前記工程Aは、
前記半導体層内をその表面から厚み方向に前記絶縁層に到達しない深さの開口及び溝Bを形成する工程と、
前記開口を前記半導体層内の厚み方向に伸長させて前記絶縁層に到達する深さの溝Aを形成する工程と、
前記溝A及び溝B内に絶縁材料を充填する工程と、
を有することを特徴とする半導体記憶装置の製造方法。 - 請求項9に記載の半導体記憶装置の製造方法において、
前記工程Aは、
前記半導体層内をその表面から厚み方向に前記絶縁層に到達しない深さの溝A及び溝Bを形成する工程と、
前記半導体層内の、前記溝Aの底部からその厚み方向に前記絶縁層までの領域Cに、酸素原子を導入する工程と、
高温の酸化性雰囲気中で前記半導体層を熱酸化することにより、前記領域Cを絶縁体に変換すると共に、前記溝A及び溝Bの内壁に酸化膜を形成する工程と、
前記溝A及び溝B内に絶縁材料を充填する工程と、
を有することを特徴とする半導体記憶装置の製造方法。 - 請求項9〜12の何れか1項に記載の半導体記憶装置の製造方法において、
前記工程Bは、
前記半導体領域A上にゲート電極Aを形成する工程と、
前記半導体領域A内の前記ゲート電極Aを挟んだ両側に、前記ソース領域A/ドレイン領域Aを形成する工程と、
を有し、
前記工程Cは、
前記半導体領域B上にゲート電極Bを形成する工程と、
前記半導体領域B内の前記ゲート電極Bを挟んだ両側に、前記ソース領域B/ドレイン領域Bを形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。 - 請求項9〜12の何れか1項に記載の半導体記憶装置の製造方法において、
前記工程Bは、
前記半導体領域A上にゲート電極Aを形成する工程と、
前記半導体領域A内の前記ゲート電極Aを挟んだ両側に第1導電型の不純物をイオン注入し、前記半導体領域Aの表面からその厚み方向に前記絶縁層まで到達しない深さの底部を有する第1の拡散層を形成する工程と、
前記半導体領域A内の前記ゲート電極Aを挟んだ両側に第1導電型の不純物をイオン注入し、前記第1の拡散層の底部からその厚み方向に前記絶縁層までの領域に第2の拡散層を形成する工程と、
を有し、
前記工程Cは、
前記半導体領域B上にゲート電極Bを形成する工程と、
前記半導体領域B内の前記ゲート電極Bを挟んだ両側に第1導電型の不純物をイオン注入し、前記ソース領域B/ドレイン領域Bを形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。 - 請求項14に記載の半導体記憶装置の製造方法において、
前記工程Cは、更に前記半導体領域B内の前記ゲート電極Bを挟んだ両側に第2導電型の不純物をイオン注入し、前記ソース領域B/ドレイン領域Bの一部として前記半導体領域B内にその表面から厚み方向に前記絶縁層まで到達しない深さの第3の拡散層を形成する工程を有することを特徴とする半導体記憶装置の製造方法。 - 請求項14に記載の半導体記憶装置の製造方法において、
前記工程Bのイオン注入は、前記第1の拡散層の不純物濃度が前記第2の拡散層の不純物濃度よりも高くなるように行うことを特徴とする半導体記憶装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007058799A JP2008226904A (ja) | 2007-03-08 | 2007-03-08 | 半導体記憶装置及びその製造方法 |
US12/073,239 US20080230838A1 (en) | 2007-03-08 | 2008-03-03 | Semiconductor memory device and manufacturing process therefore |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007058799A JP2008226904A (ja) | 2007-03-08 | 2007-03-08 | 半導体記憶装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008226904A true JP2008226904A (ja) | 2008-09-25 |
Family
ID=39773818
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007058799A Pending JP2008226904A (ja) | 2007-03-08 | 2007-03-08 | 半導体記憶装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20080230838A1 (ja) |
JP (1) | JP2008226904A (ja) |
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RD04 | Notification of resignation of power of attorney |
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