WO2014084132A1 - 装置及びその製造方法 - Google Patents

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美香 吉田
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ピーエスフォー ルクスコ エスエイアールエル
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    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device including a transistor having an HKMG (high-k metal gate) structure and a method for manufacturing the same.
  • HKMG high-k metal gate
  • HKMG structure has been proposed in order to solve various problems that occur with the progress of lower power supply voltage, higher speed, and higher integration of transistors.
  • FCVD flowable chemical vapor deposition
  • Oxygen that shifts the threshold value of the HKMG transistor can be supplied from an oxide in contact with the high dielectric constant gate insulating film.
  • the silicon oxide film Oxygen is supplied to the high dielectric constant gate insulating film.
  • oxygen supplied to the high dielectric constant gate insulating film diffuses to the upper part of the channel of the transistor, the threshold value of the transistor shifts. Specifically, the threshold value increases for an N-channel transistor and decreases for a P-channel transistor.
  • the threshold shift amount of the transistor caused by oxygen supplied from the surroundings to the high dielectric constant gate insulating film depends on the channel width W of the transistor, and the channel area and the high dielectric constant of the STI on the silicon oxide film It also greatly depends on the area of the gate insulating film.
  • CMOS ComplementarylementMetal-Oxide Semiconductor
  • a nitride film is used as the insulating film for embedding the STI, oxygen supply to the high dielectric constant gate insulating film can be eliminated. However, if the nitride film and the active region are too close to each other, another problem that the reliability of the transistor is lowered is not practical.
  • An apparatus is configured by sequentially stacking an insulating film having a high dielectric constant and an electrode film containing a metal material on a substrate partitioned into an active region and an element isolation region surrounding the active region.
  • a gate structure extending from the active region to the element isolation region, the element isolation region covering a groove formed in a substrate and a side wall surface of the groove;
  • An apparatus includes a substrate partitioned into a memory cell region and a peripheral circuit region, a first element isolation region defined in the memory cell region and including a first trench, An active region defined in the peripheral circuit region, a second element isolation region defined in the peripheral circuit region and including a second trench surrounding the active region, and a first portion embedding the first trench
  • a first insulating film including a second portion covering a side wall surface of the second groove and burying a lower portion of the second groove; and the first insulating layer burying a lower portion of the second groove.
  • a second insulating film covering the insulating film and burying an upper portion of the second groove, an insulating film having a high dielectric constant, and an electrode film containing a metal material are sequentially stacked on the substrate, and the active And a gate structure extending from the region to the second element isolation region.
  • a method of manufacturing an apparatus comprising: a step of forming a stopper film on a substrate; a step of patterning the stopper film and forming a groove in the substrate; Forming a first insulating film covering the side wall surface and burying the lower part of the groove; and forming a second insulating film covering the first insulating film and burying the upper part of the groove; Polishing the upper surface of the stopper film and the second insulating film so that each upper surface forms a substantially flat surface, removing the stopper film, and forming a gate insulating film having a high dielectric constant. And a step of forming a gate electrode containing a metal material covering the gate insulating film.
  • the present invention it is possible to reduce the oxygen supply path to the high dielectric constant film of the transistor employing the HKMG structure, and to suppress the threshold voltage shift of the transistor.
  • the threshold voltage of the transistor can be controlled with high accuracy, the dependency of threshold fluctuation on layout can be eliminated, and a highly reliable semiconductor device can be obtained.
  • FIG. 1 is a diagram showing a planar layout of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along line A-A ′ of FIG. 1.
  • FIG. 2 is a sectional view taken along line B-B ′ of FIG. 1.
  • FIG. 2 is a sectional view taken along line C-C ′ of FIG. 1.
  • FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention, and a cross-sectional view taken along a line A-A ′ in FIG. 1.
  • FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention, and a cross-sectional view taken along a line B-B ′ in FIG. 1.
  • FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention, and a cross-sectional view taken along a line corresponding to line C-C ′ in FIG. 1.
  • FIG. 3 is a diagram for explaining a process following the process illustrated in FIGS. 3A, 3B, and 3C, and a cross-sectional view taken along a line A-A ′ in FIG. 1.
  • FIG. 3 is a diagram for explaining a process following the process illustrated in FIGS. 3A, 3B, and 3C, and a cross-sectional view taken along a line B-B ′ in FIG. 1.
  • 3A and 3B are views for explaining a process subsequent to the process shown in FIGS.
  • FIG. 4 is a diagram for explaining a process following the process illustrated in FIGS. 4A, 4B, and 4C, and a cross-sectional view taken along a line A-A ′ in FIG.
  • FIG. 4 is a diagram for explaining a process following the process illustrated in FIGS. 4A, 4B, and 4C, and a cross-sectional view at a position corresponding to the line B-B ′ of FIG. 1.
  • FIG. 4 is a diagram for explaining a process following the process illustrated in FIGS.
  • FIG. 5 is a diagram for explaining a process following the process illustrated in FIGS. 5A, 5B, and 5C, and a cross-sectional view taken along a line A-A ′ in FIG. 1.
  • FIG. 5 is a diagram for explaining a process following the process illustrated in FIGS. 5A, 5B, and 5C, and a cross-sectional view at a position corresponding to the line B-B ′ of FIG. 1.
  • FIG. 5 is a diagram for explaining a process following the process illustrated in FIGS.
  • FIG. 6 is a diagram for explaining a process following the process illustrated in FIGS. 6A, 6B, and 6C, and a cross-sectional view taken along a line A-A ′ in FIG. 1.
  • FIG. 6 is a diagram for explaining a process following the process illustrated in FIGS. 6A, 6B, and 6C, and a cross-sectional view taken along a line B-B ′ in FIG. 1.
  • FIG. 6 is a view for explaining a step following the step shown in FIGS.
  • FIG. 7 is a diagram for explaining a process following the process illustrated in FIGS. 7A, 7B, and 7C, and is a cross-sectional view taken along a line A-A ′ in FIG. 1.
  • FIG. 7 is a diagram for explaining a process following the process illustrated in FIGS. 7A, 7B, and 7C, and a cross-sectional view at a position corresponding to the line B-B ′ of FIG. 1.
  • FIG. 7 is a diagram for explaining a process following the process illustrated in FIGS.
  • FIG. 8 is a view for explaining a step that follows the step shown in FIGS. 8A, 8B, and 8C, and is a cross-sectional view at a position corresponding to the line A-A ′ of FIG. 1;
  • FIG. 8 is a view for explaining a step that follows the step shown in FIGS. 8A, 8B, and 8C, and is a cross-sectional view at a position corresponding to the line B-B ′ of FIG. 1.
  • FIG. 8 is a diagram for explaining a process following the process illustrated in FIGS.
  • FIG. 9 is a diagram for explaining a process following the process illustrated in FIGS. 9A, 9B, and 9C, and a cross-sectional view taken along a line A-A ′ in FIG. 1.
  • FIG. 9 is a view for explaining a step that follows the step shown in FIGS. 9A, 9B, and 9C, and is a cross-sectional view at a position corresponding to the line B-B ′ of FIG. 1.
  • FIG. 9 is a diagram for explaining a process following the process illustrated in FIGS.
  • FIG. 10 is a diagram for explaining a process following the process illustrated in FIGS. 10A, 10B, and 10C, and a cross-sectional view taken along a line A-A ′ in FIG. 1.
  • FIG. 10 is a diagram for explaining a process following the process illustrated in FIGS. 10A, 10B, and 10C, and a cross-sectional view taken along a line B-B ′ in FIG. 1.
  • FIG. 10 is a diagram for explaining a process following the process illustrated in FIGS. 10A, 10B, and 10C, and a cross-sectional view taken along a line C-C ′ in FIG. 1.
  • FIG. 11 is a diagram for explaining a process following the process illustrated in FIGS. 11A, 11B, and 11C, and a cross-sectional view taken along a line A-A ′ in FIG. 1.
  • FIG. 12 is a diagram for explaining a process following the process illustrated in FIGS. 11A, 11B, and 11C, and a cross-sectional view taken along a line B-B ′ in FIG. 1.
  • 11A and 11B are views for explaining a process subsequent to the process shown in FIGS. 11A, 11B, and 11C, and a cross-sectional view at a position corresponding to the line C-C ′ of FIG.
  • FIG. 12 is a diagram for explaining a process following the process illustrated in FIGS.
  • FIG. 12 is a diagram for explaining a process following the process illustrated in FIGS. 12A, 12B, and 12C, and a cross-sectional view taken along a line B-B ′ in FIG. 1.
  • FIG. 12 is a diagram for explaining a process following the process illustrated in FIGS. 12A, 12B, and 12C, and a cross-sectional view taken along a line C-C ′ in FIG. 1.
  • FIG. 14 is a diagram for explaining a process following the process illustrated in FIGS. 13A, 13B, and 13C, and a cross-sectional view taken along a line A-A ′ in FIG. 1.
  • FIG. 14 is a diagram for explaining a process following the process illustrated in FIGS. 13A, 13B, and 13C, and a cross-sectional view taken along a line B-B ′ in FIG. 1.
  • FIG. 14 is a diagram for explaining a process following the process illustrated in FIGS. 13A, 13B, and 13C, and a cross-sectional view at a position corresponding to the line C-C ′ of FIG. 1.
  • FIG. 14 is a view for explaining a step that follows the step shown in FIGS. 14A, 14B, and 14C, and is a cross-sectional view at a position corresponding to the line A-A ′ of FIG. 1.
  • FIG. 14 is a diagram for explaining a process following the process illustrated in FIGS.
  • FIG. 14 is a diagram for explaining a process following the process illustrated in FIGS. 14A, 14B, and 14C, and a cross-sectional view taken along a line C-C ′ in FIG. 1.
  • FIG. 15 is a view for explaining a step that follows the step shown in FIGS. 15A, 15B, and 15C, and is a cross-sectional view at a position corresponding to the line A-A ′ of FIG. 1.
  • FIG. 15 is a view for explaining a step that follows the step shown in FIGS.
  • FIG. 15 is a view for explaining a step that follows the step shown in FIGS. 15A, 15B, and 15C, and is a cross-sectional view at a position corresponding to the line C-C 'of FIG.
  • FIG. 16 is a view for explaining a step following the step shown in FIGS. 16A, 16B, and 16C, and a cross-sectional view taken along a line A-A ′ in FIG. 1.
  • FIG. 16 is a view for explaining a step that follows the step shown in FIGS.
  • FIG. 16 is a diagram for explaining a process following the process illustrated in FIGS. 16A, 16B, and 16C, and a cross-sectional view taken along a line C-C ′ in FIG. 1. It is a figure which shows the plane layout of the semiconductor device which concerns on the 2nd Embodiment of this invention.
  • FIG. 19 is a sectional view taken along line A-A ′ of FIG. 18. It is sectional drawing which shows a part of peripheral circuit part of the semiconductor device which concerns on the 2nd Embodiment of this invention.
  • FIG. 1 is a diagram showing a partial planar layout of the semiconductor device according to the first embodiment of the present invention.
  • a DRAM Dynamic Random Access Memory
  • FIG. 1 shows a part of the peripheral circuit (CMOS circuit).
  • CMOS circuit peripheral circuit
  • the upper side of FIG. 1 is an n-channel transistor (n-Tr) region, and the lower side is a p-channel transistor (p-Tr) region.
  • n-Tr n-channel transistor
  • p-Tr p-channel transistor
  • a plurality of active regions 108 and 109 are defined in each transistor region. Further, the periphery of each active region 108 and 109 is surrounded by an STI (Shallow Trench Isolation) element isolation region.
  • STI Shallow Trench Isolation
  • the STI trench (104 in FIGS. 4A, 4B, and 4C) is filled with a flowable oxide film 106 and a silicon nitride film 107.
  • the fluid oxide film 106 surrounds the active regions 108 and 109 and the silicon nitride film 107 is further disposed around the active regions 108 and 109.
  • the fluid oxide film 106 also exists below the silicon nitride film 107 (the back side in the figure). That is, the fluid oxide film 106 is formed so as to cover the sidewall surface of the STI trench and fill the lower portion of the trench, and the silicon nitride film 107 is formed so as to fill the upper portion of the trench.
  • each active region 108, 109 a transistor is formed.
  • the layout of the transistors in each region differs depending on the conductivity type and application.
  • the gate structure 151 extending from the active regions 108 and 109 to the STI element isolation region is formed.
  • the gate structure 151 includes two types of structural portions as shown by two types of hatching. These boundaries coincide with the boundary between the first gate stack PR resist mask region 152 and the second gate stack PR resist mask region 153.
  • attention is focused on one of the two types of structural portions of the gate structure 151 (one formed on the active region).
  • the gate structure 151 has a structure (HKMG) in which an insulating film having a high dielectric constant (high dielectric constant film, HK film) and an electrode film containing a metal material (metal gate electrode film) are stacked in an active region and a portion subsequent thereto. Structure).
  • HKMG high dielectric constant film
  • metal gate electrode film metal material
  • the area of the region where the gate structure 151 and the fluid oxide film 106 overlap is larger than the area of the region where the gate structure 151 overlaps the STI element isolation region. Remarkably small. This means that the route for supplying oxygen from the STI element isolation region to the high dielectric constant film (113 in FIGS. 2A and 2B.2C) included in the gate structure 151 is narrow. According to this structure, it is difficult for oxygen to diffuse into the channel region of the transistor through the high dielectric constant film and the metal gate electrode film included in the gate structure 151. Therefore, the problem that the threshold value of the transistor fluctuates and the electrical characteristics of the circuit vary does not easily occur.
  • the silicon nitride film 107 filling the STI element isolation region does not fill the entire STI trench, and is 1/5 to 1/2 of the depth, the transistor caused by the stress generated in the silicon nitride film 107 No junction leakage or lowering of reliability occurs.
  • FIG. 1 Next, the structure of the semiconductor device of FIG. 1 will be described in more detail with reference to FIGS. 2A, 2B, and 2C.
  • FIG. 2A, 2B and 2C are a cross-sectional view taken along line A-A ', a cross-sectional view taken along line B-B', and a cross-sectional view taken along line C-C 'in FIG. 1, respectively.
  • these drawings show a state during the manufacture of the semiconductor device. In each figure, the size and aspect ratio of each part are different from those of an actual semiconductor device.
  • a p-type well (PW) 110 is formed in an n-channel transistor formation region on one surface side of the semiconductor substrate 101, and an n-type well (NW) 111 is formed in a p-channel transistor formation region.
  • PW p-type well
  • NW n-type well
  • the STI trench 104 is formed in the semiconductor substrate 101.
  • a pad silicon oxide film 105 is formed on the inner surface of the groove 104.
  • the lower portion of the groove 104 is buried with a fluid oxide film 106 (first insulating film) formed so as to cover the side wall surface of the groove 104.
  • the upper portion of the trench 104 is buried with a silicon nitride film 107 (second insulating film).
  • the STI element isolation region is constituted by the fluid oxide film 106 and the silicon nitride film 107. Active regions 108 and 109 are defined by being surrounded by the STI element isolation region.
  • LDD Lightly Doped Drain
  • S / D source / drain
  • a lower gate insulating film 112 on the active region 108, a lower gate insulating film 112, a first high dielectric constant film 113, a first metal gate electrode film 114, a first (non-doped) amorphous ( ⁇ -Si) are formed.
  • a silicon gate electrode film 115, a third (phosphorus-doped) amorphous silicon gate electrode film 122, a metal laminated film 123, and a hard mask silicon nitride film 124 are laminated. This stacked structure forms a gate structure 151 in the n-channel transistor region.
  • the gate structure 151 in the n-channel transistor region and the gate structure 151 in the p-channel transistor region are different, a lower gate insulating film (112), a gate insulating film (113, 118) having a high dielectric constant, a metal This is common in that the gate electrode film (114, 119) containing the material is provided (the HKMG structure is adopted).
  • the gate structure 151 is also present on the STI element isolation region except for the boundary portion between the P well region and the N well region.
  • the silicon nitride film 107 is mostly in contact with the gate structure 151.
  • an offset spacer 125 and a sidewall spacer 127 are formed on the side surface of the gate structure 151.
  • a liner silicon nitride film 129 is formed so as to cover the gate structure 151 having the spacers 125 and 127 formed on the side surfaces.
  • An interlayer insulating film 130 is formed so as to fill the gate structure 151 covered with the liner silicon nitride film 129. Further, a cap silicon oxide film 131 is formed on the interlayer insulating film 130.
  • a connection plug 132 connected to the S / D region 128 is formed through the cap silicon oxide film 131 and the interlayer insulating film 130, and a wiring 133 connected to the connection plug 132 is formed on the cap silicon oxide film 131. Has been.
  • the fluid oxide film 106 has a thickness that does not cause any adverse effects due to the use of the silicon nitride film 107 in the STI element isolation region.
  • the thickness of the fluid oxide film 106 is 1/2 to 4/5 of the depth of the groove 104 as measured from the bottom surface of the groove 104. Further, it is 10 to 100 nm as measured from the side wall surface of the groove at a position corresponding to the surface of the active regions 108 and 109.
  • the area of the first high dielectric constant film 113 in contact with the fluid oxide film 106 is small.
  • oxygen diffusion from the fluid oxide film 106 to the first high dielectric constant film 113 can be almost eliminated during the annealing process.
  • junction leakage of the transistor and deterioration of reliability due to stress generated in the silicon nitride film 107 do not occur.
  • FIGS. 3A to 17C a method for manufacturing the semiconductor device according to the present embodiment will be described.
  • the figure with the letter A added to the figure number is a cross-sectional view at the position corresponding to the line AA ′ in FIG. 1
  • the figure with B is a cross-section at the position corresponding to the line BB ′.
  • the drawing with C and C is a cross-sectional view at a position corresponding to the line CC ′.
  • a pad silicon oxide film (thermal oxide film) 102 and a hard mask silicon nitride film 103 are sequentially formed on one surface of a semiconductor substrate (silicon substrate) 101 to form an element isolation region.
  • the pad silicon oxide film 102 and the hard mask silicon nitride film 103 on the region are removed by etching.
  • the semiconductor substrate 101 is etched using the hard mask silicon nitride film 103 as a mask to form a trench 104 for STI.
  • a pad silicon oxide film (thermal oxide film) 105 is formed on the inner wall surface and the bottom surface of the groove 104 by a thermal oxidation method. Then, a fluid oxide film 106 as a first insulating film is formed by FCVD so as to cover the entire surface.
  • the fluidized oxide film 106 is formed, for example, by supplying a precursor containing silicon and a precursor containing radical nitrogen simultaneously to a film formation chamber to form a film containing silicon and nitrogen on a semiconductor substrate. And a film containing nitrogen is heat-treated in an ozone atmosphere to change it into a film containing silicon and oxygen.
  • a film containing silicon and nitrogen has fluidity, but a film containing silicon and oxygen obtained by heat treatment (reflow treatment) in an ozone atmosphere loses fluidity.
  • the fluid oxide film 106 is formed so as to cover the side wall surface of the groove 104 and to bury the lower part of the groove 104 in a range of 1/2 to 4/5 of the depth. Due to the fluidity at the time of film formation, the film thickness (in the horizontal direction in the figure) of the fluid oxide film 106 formed on the sidewall surface of the groove 104 gradually increases from the top to the bottom of the groove 104. Yes.
  • the fluid oxide film 106 is formed so that the film thickness of the fluid oxide film 106 formed on the side wall surface of the trench 104 is 10 nm to 100 nm at a position corresponding to the upper surface of the semiconductor substrate 101.
  • the film thickness of the fluid oxide film can be adjusted by changing the film formation conditions and the reflow conditions in accordance with the depth of the groove 104 and the aspect ratio.
  • a silicon nitride film 107 is formed as a second insulating film having a thickness that completely fills the upper portion of the groove 104 so as to cover the fluid oxide film 106.
  • the second insulating film may be an insulating film that does not contain oxygen.
  • the silicon nitride film 107 is etched back until the fluid oxide film 106 is exposed. Then, the exposed upper surfaces of the fluid oxide film 106 and the silicon nitride film 107 are polished by a CMP method to flatten the upper surfaces. This polishing is performed using the hard mask silicon nitride film 103 as a stopper film. Alternatively, further polishing may be continued until a part of the hard mask silicon nitride film 103 is removed as shown in FIGS. 7A, 7B, and 7C.
  • the hard mask silicon nitride film 103 and the pad silicon oxide film 102 are removed using a wet etching method, and the semiconductor substrate 101 is exposed.
  • the STI element isolation region having a two-layer structure in which the groove 104 formed in the semiconductor substrate 101 is buried with the fluid oxide film 106 and the silicon nitride film 107 is completed.
  • the STI element isolation region (106, 107) and the active regions 108, 109 surrounded by the STI element isolation region are partitioned and formed on one surface side of the semiconductor substrate 101.
  • a pad silicon oxide film (not shown) is formed again on the exposed surface of the semiconductor substrate 101. Then, as shown in FIGS. 9A, 9B, and 9C, the p-type well 110 and the n-type well 111 are formed by ion implantation, and subsequently, a channel stopper is formed in each well and channel doping is performed. . Thereafter, the pad oxide film is removed.
  • a lower gate insulating film (silicon oxide film) 112 is formed on the upper surfaces of the active regions 108 and 109 by a thermal oxidation method. Then, a first high dielectric constant film 113, a first metal gate electrode film 114, a first amorphous silicon gate electrode film 115, and a protective silicon oxide film 116 are sequentially stacked.
  • the first high dielectric constant film 113 is an insulating film having a dielectric constant higher than that of a silicon oxide (SiO 2 ) film.
  • SiO 2 silicon oxide
  • an HfO 2 film or an HfSiO film can be used. These films can be formed by an ALD (Atomic Layer Deposition) method.
  • the first metal gate electrode film 114 is made of a material containing metal, and for example, a TiN film or a TaN film can be used. These films can be formed by the ALD method or the PVD (Physical Vapor Deposition) method.
  • the first amorphous silicon gate electrode film 115 is an undoped amorphous silicon gate film, and can be formed by, for example, an LPCVD (Low Pressure Chemical Vapor Deposition) method.
  • LPCVD Low Pressure Chemical Vapor Deposition
  • the protective silicon oxide film 116 can be formed by, for example, a plasma CVD method.
  • a first gate stack lithography resist mask 117 is formed so as to cover the P-well region. Then, the protective silicon oxide film 116 not covered with the first gate stack lithography resist mask 117 is removed by dry etching using the first gate stack lithography resist mask 117 as a mask. Then, the exposed first amorphous silicon gate electrode film 115 and first metal gate electrode film 114 are sequentially removed by wet etching using the first gate stack lithography resist mask 117 and the remaining protective silicon oxide film 116 as a mask. .
  • a first gate stack in which the first high dielectric constant film 113, the first metal gate electrode film 114, and the first amorphous silicon gate electrode film 115 are stacked is formed in the P well region.
  • the first high dielectric constant film 113, the first metal gate electrode film 114, and the first amorphous silicon gate electrode film 115 are formed not only on the active region 108 but also on the STI element isolation region. It is formed to remain.
  • the second high dielectric constant film 118, the second metal gate electrode film 119 and the second amorphous silicon gate are formed.
  • the electrode films 120 are sequentially stacked.
  • the second high dielectric constant film 118 is an insulating film having a dielectric constant higher than that of a silicon oxide (SiO 2 ) film, and is, for example, an Al 2 O 3 film.
  • This Al 2 O 3 film can be formed by the ALD method.
  • the second metal gate electrode film 119 and the second amorphous silicon gate electrode film 120 are formed using the same material and method as the first metal gate electrode film 114 and the first amorphous silicon gate electrode film 115. Can do.
  • a second gate stack lithography resist mask 121 is formed so as to cover the N well region. Then, the second amorphous silicon gate electrode film 120, the second metal gate electrode film 119, and the second high dielectric constant film 118 that are not covered with the second gate stack lithography resist mask 121 are sequentially removed by dry etching. Accordingly, the second gate stack in which the first high dielectric constant film 113, the second high dielectric constant film 118, the second metal gate electrode film 119, and the second amorphous silicon gate electrode film 120 are stacked in the N well region. Is formed.
  • the second gate stack includes not only the active region 109 but also the STI element isolation region, the first high dielectric constant film 113, the second high dielectric constant film 118, the second metal gate electrode film 119, and the second non-dielectric film.
  • a crystalline silicon gate electrode film 120 is formed so as to remain.
  • the distance between the first gate stack and the second gate stack is such that the second amorphous silicon gate electrode film 120, the second metal gate electrode film 119, and the second high gate electrode formed on the side surface of the first gate stack. There may be an interval required for removing the dielectric constant film 118.
  • the exposed first high dielectric constant film 113 and the protective silicon oxide film 116 remaining on the first gate stack Are removed by wet etching.
  • a third amorphous silicon gate electrode film 122 doped with phosphorus, a metal laminated film 123, and a hard mask silicon nitride film 124 are sequentially formed.
  • the third amorphous silicon gate electrode film 122 can be formed by the LPCVD method.
  • the third amorphous silicon gate electrode film 122 is used as a part of the gate electrode common to the n-channel transistor formed in the P-well and the p-channel transistor formed in the N-well, and connected to these. It is also used as a gate wiring.
  • the metal laminated film 123 is configured by laminating a WSi film as an adhesive layer, a WN film as a barrier layer, and a W film.
  • the WSi film can be formed by CVD
  • the WN film can be formed by PVD or ALD
  • the W film can be formed by PVD or CVD.
  • the hard mask silicon nitride film 124 can be formed by a CVD method.
  • the hard mask silicon nitride film 124 is used as a hard mask in the next etching process.
  • a resist mask (not shown) having a desired gate structure and gate wiring pattern is formed on the hard mask silicon nitride film 124, and the resist mask pattern is transferred to the hard mask silicon nitride film 124.
  • the exposed metal laminated film 123, the third amorphous silicon gate electrode film 122, the first The first and second amorphous silicon gate electrode films 115 and 120, the first and second metal gate electrode films 114 and 119, and the second high dielectric constant film 118 are sequentially removed by dry etching. Subsequently, the exposed first high dielectric constant film 113 and lower gate insulating film 112 are removed by wet etching.
  • the gate structure 151 including the gate insulating film (112, 113, 118), the gate electrode (114, 115, 119, 120) and the gate wiring (122, 123) is formed.
  • the gate structure 151 thus obtained has a high dielectric constant film (113, 118) and a metal gate electrode (114, 118) on the STI element isolation region except for the vicinity of the boundary between the p-type well 110 and the n-type well 111. 119) remains.
  • a stacked structure of the fluid oxide film 106 and the silicon nitride film 107 is employed in the STI element isolation region.
  • the thickness of the fluid oxide film 106 at the position corresponding to the upper surface position of the semiconductor substrate 101 (active region) is 10 nm to 100 nm.
  • the width of the fluid oxide film 106 sandwiched between the active regions 108 and 109 and the silicon nitride film 107 is only 10 nm to 100 nm. Therefore, the area where the first high dielectric constant film 113 is actually in contact with the fluid oxide film 106 is small. Therefore, less oxygen is supplied from the STI element isolation region to the high dielectric constant film (113, 118), and oxygen is supplied to the active region via the high dielectric constant film (113, 118) and the metal gate electrode (114, 119). The phenomenon of diffusing up to 108 and 109 and shifting the threshold value of the transistor hardly occurs.
  • the amount of variation in threshold voltage can be made substantially zero, and the dependency of threshold variation on layout can be eliminated.
  • the thickness of the silicon nitride film 107 in the STI element isolation region is 1/5 to 1/2 of the depth of the trench 104, the occurrence of junction leakage of the transistor due to stress and the deterioration of reliability do not occur. .
  • an offset spacer 125 is formed.
  • a silicon nitride film or an oxynitride film can be used.
  • the offset spacer 125 can be formed, for example, by forming a silicon nitride film or the like using an ALD method and performing etch back.
  • n-channel and p-channel LDD regions 126 and halo implantation are performed, respectively.
  • sidewall spacers 127 are formed.
  • a silicon oxide film can be used for the sidewall spacer 127.
  • the sidewall spacer 127 can be formed, for example, by forming a silicon oxide film using the LPCVD method and performing etch back.
  • the S / D regions 128 for n channel and p channel are formed by ion implantation.
  • annealing is performed to activate the impurities.
  • spike annealing annealing is performed at a high temperature for a short time.
  • the contact area between the first high dielectric constant film 113 and the oxide film in which the STI isolation region is buried, that is, the fluid oxide film 106 is very narrow. Therefore, even if the impurity activation annealing is performed, the amount of oxygen diffused from the fluid oxide film 106 to the first high dielectric constant film 113 is very small. Therefore, the threshold value of each transistor hardly changes, and the threshold value can be controlled with high accuracy.
  • a liner silicon nitride film 129 that covers the entire surface is formed. Then, an SOD (Spin On Dielectric) film is formed on the liner silicon nitride film 129 as the interlayer insulating film 130. Further, a cap silicon oxide film 131 is formed on the interlayer insulating film 130.
  • connection plug 132 connected to the S / D region 128 and the wiring 133 connected to the connection plug 132 are formed.
  • W can be used as a material for the connection plug 132 and the wiring 133.
  • a protective film is formed by a known method to complete the semiconductor device.
  • the contact area between the oxide film (fluid oxide film 106) that embeds the STI element isolation region and the first high dielectric constant film 113 formed on the STI element isolation region. Is narrow. For this reason, the amount of oxygen supplied from the fluid oxide film 106 to the first high dielectric constant film 113 is also small, and the possibility of shifting the threshold value of the transistor is low. Thereby, the threshold value of the transistor can be accurately controlled. Further, the layout dependence of the threshold voltage of the transistor can be almost eliminated. Furthermore, problems such as junction leakage and parasitic capacitance that occur when the STI element isolation region is entirely buried with a silicon nitride film do not occur.
  • a semiconductor device according to a second embodiment of the present invention will be described. Also in this embodiment, a DRAM is assumed as a semiconductor device.
  • FIG. 18 is a diagram showing a planar layout of a part (memory cell region) of the semiconductor device according to the present embodiment.
  • 18A is a cross-sectional view taken along line A-A ′ in FIG.
  • FIG. 19 is a cross-sectional view corresponding to a part of the peripheral circuit of the semiconductor device according to the present embodiment.
  • a plurality of first active regions AR1 extending in the X1 direction having an inclination of about 30 degrees to the right with respect to the X direction and repeatedly arranged at an equal pitch in the Y direction On the other hand, a plurality of second active regions AR2 extending in the X2 direction having an inclination of about 30 degrees to the left and repeatedly arranged at an equal pitch in the Y direction are repeatedly arranged in the X direction.
  • Each active region AR (AR1, AR2) is defined by forming an element isolation region in a semiconductor substrate.
  • the element isolation region is formed by embedding a groove formed in the substrate with a fluid oxide film 202. That is, each active region AR is surrounded by the fluid oxide film 202.
  • a plurality of bit lines 220 are arranged so as to overlap the central portions of the first and second active regions AR1 and AR2 arranged in the X direction.
  • a plurality of buried gate electrodes (word lines) 205 are arranged so as to pass through the position where each of the active regions AR1 or AR2 arranged in the Y direction is divided into three.
  • the plurality of bit lines 220 are connected to the sense amplifiers 300 included in the peripheral circuit at their ends.
  • the plurality of gate electrodes 205 are connected to the sub-word driver 400 included in the peripheral circuit at the ends thereof.
  • a bit line diffusion layer 208 connected to the corresponding bit line 220 is formed in the central portion of each active region AR, that is, the portion located between the two buried gate electrodes 205.
  • capacitor diffusion layers 207 are formed at both ends of each active region AR.
  • the capacitor diffusion layer 207 is connected to the lower electrode 225 of the capacitor that is a memory element.
  • Two cell transistors Tr1 and Tr2 are formed in each active region AR.
  • the capacitor diffusion layers 207 at both ends of each active region AR are used as one of source / drain regions.
  • the two transistors Tr1 and Tr2 share the bit line diffusion layer 208 as the other of the source / drain regions.
  • a groove for STI is formed on the surface side of a p-type single crystal silicon substrate (hereinafter referred to as “substrate”) 201, and the groove is buried with a fluid oxide film 202.
  • the fluid oxide film 202 constitutes an element isolation region and partitions the active regions AR1 and AR2.
  • each active region AR two gate trenches 203 are formed.
  • a gate insulating film 204 is formed on the inner surface of each gate trench 203.
  • a buried gate electrode 205 made of a laminated film of titanium nitride (TiN) 205a and tungsten (W) 205b is formed so as to bury the lower portion of the gate trench 203 in contact with the gate insulating film 204.
  • a cap insulating film 206 made of a silicon nitride film is formed in contact with the upper surface of the buried gate electrode 205.
  • a capacitor diffusion layer 207 serving as a drain region is formed on the surface of the substrate 201 between each gate trench 203 and the element isolation region (fluid oxide film 202).
  • a bit line diffusion layer 208 serving as a source region is formed on the surface of the substrate 201 sandwiched between adjacent gate trenches 203.
  • a trench diffusion layer 209 is formed on the surface of the substrate 201 in contact with the bottom surface of each gate trench 203.
  • the adjacent trench diffusion layers 209 in one active region AR are connected to each other by the bit line diffusion layer 208 positioned between them.
  • a mask insulating film 210 made of a silicon oxide film used as a mask when the gate trench 203 is formed is left.
  • the cap insulating film 206 is formed so as to cover the mask insulating film 210.
  • a bit line contact plug 211 made of a silicon film that penetrates the cap insulating film 206 and the mask insulating film 210 and reaches the bit line diffusion layer 208 is provided.
  • the upper surface of the bit line contact plug 211 is flush with the upper surface of the cap insulating film 206.
  • a bit line 220 is formed so as to pass over the bit line contact plug 211 and be in contact with the upper surface thereof.
  • the bit line 220 is made of a laminated film in which a plurality of films containing metal, for example, are laminated.
  • a cover insulating film 221 made of a silicon nitride film is formed on the bit line 220.
  • a sidewall insulating film 222 a made of a silicon nitride film is formed on the side walls of the cover insulating film 221 and the bit line 220.
  • a first interlayer insulating film 223 is formed so as to cover the cover insulating film 221.
  • a plurality of capacitor contact plugs 224 reaching the capacitor diffusion layer 207 are formed through the first interlayer insulating film 223.
  • a capacitor lower electrode 225 is formed in contact with the upper surface of the capacitor contact plug 224.
  • a capacitive insulating film (not shown) is formed on the entire surface so as to cover the lower electrode 225, and an upper electrode 226 is further formed so as to cover the capacitive insulating film.
  • a second interlayer insulating film 227 is formed on the upper electrode 226.
  • a contact plug 228 that penetrates through the second interlayer insulating film 227 and is connected to the upper electrode 226 is formed.
  • An upper wiring 229 including a wiring connected to the contact plug 228 and other wiring is formed on the second interlayer insulating film 227.
  • an STI trench is formed on one surface side of the substrate 201, and the trench is filled with a fluid oxide film 202 and a silicon nitride film 251.
  • the fluid oxide film 202 and the silicon nitride film 251 constitute an element isolation region.
  • the element isolation region defines an NMOS region where an n-channel MOS (Metal-Oxide Semiconductor) transistor is formed and a PMOS region where a p-channel MOS transistor is formed. Since the substrate 201 is p-type, an n-type well (NW) 252 is formed in the PMOS region.
  • MOS Metal-Oxide Semiconductor
  • a lower gate insulating film 253 is formed on the surface of the substrate 201 in each region.
  • a first high dielectric constant film 261, a first metal gate electrode film 262, a non-doped amorphous silicon gate electrode film 263, a phosphorus-doped amorphous silicon gate electrode film 211a, a metal stack A film 220a and a cover insulating film 221 are stacked.
  • This stacked structure 270a is the same structure as the gate structure 151 in the n-channel transistor region of the first embodiment.
  • a first high dielectric constant film 261 a second high dielectric constant film 265, a second metal gate electrode film 266, an amorphous silicon gate electrode film 267, a phosphorus-doped amorphous film.
  • a porous silicon gate electrode film 211a, a metal laminated film 220a, and a cover insulating film 221 are laminated.
  • This stacked structure 270b is the same structure as the gate structure 151 in the p-channel transistor region of the first embodiment.
  • a sidewall insulating film 222b made of a silicon nitride film is formed on the sidewalls of the stacked structures 270a and 270b.
  • a source / drain diffusion layer 281a containing an n-type impurity is formed to constitute a planar type n-channel MOS transistor. Further, a source / drain diffusion layer 281b containing a p-type impurity is formed on the surface of the substrate 201 in the PMOS region, and a planar p-channel MOS transistor is configured.
  • a first interlayer insulating film 223 is formed so as to cover the cover insulating film 221.
  • Contact plugs 224a penetrating the first interlayer insulating film 223 and connected to the source / drain diffusion layers 281a and 281b are formed.
  • a wiring 225a is formed on the first interlayer insulating film 223 so as to be connected to the contact plug 224a.
  • a third interlayer insulating film 227a is formed so as to cover the wiring 225a.
  • a contact plug 228a that penetrates through the third interlayer insulating film 227a and reaches the wiring 225a is formed.
  • An upper wiring 229a is formed so as to be connected to the contact plug 228a.
  • FIG. 18A and FIG. 19 the same reference numerals are given to the films formed at the same time, and alphabetical characters are added to the reference numerals when the functions etc. of the films formed at the same time are different. Are distinguished.
  • the element isolation region is embedded with the fluid oxide film 202 and the silicon nitride film 251 in the same manner as in the first embodiment.
  • the fluid oxide film 202 covers the side wall surface of the STI groove in the peripheral circuit portion and buryes 1/2 to 4/5 of the groove depth.
  • the silicon nitride film 251 fills the remaining space (upper part) of the groove.
  • the distance between the silicon nitride film 251 and the active region at the surface position of the semiconductor substrate is 10 to 100 nm.
  • the formation of the fluid oxide film 202 is performed simultaneously in the memory area (FIG. 18A) and the peripheral area (FIG. 19).
  • the width of the STI groove (first groove) in the memory region is narrower than the width of the STI groove (second groove) in the peripheral region. For this reason, the fluid oxide film 202 completely fills the STI trench in the memory region while burying the lower portion of the STI trench in the peripheral region. Since the fluid oxide film 202 has fluidity at the time of film formation, even if the width of the STI groove is narrow and the aspect ratio is large, the groove can be completely embedded without generating voids.

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Abstract

　装置は、活性領域とその活性領域を囲む素子分離領域に区画された基板上に、高誘電率を有する絶縁膜と金属材料を含む電極膜とを順次積層して構成され、活性領域から素子分離領域に渡って延在するゲート構造を有する。素子分離領域は、基板に形成された溝と、溝の側壁面を覆い溝の下部を埋設する第１の絶縁膜と、溝の下部を埋設する第１の絶縁膜を覆って溝の上部を埋設する第２の絶縁膜と、を備えている。

Description

装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関し、特に、ＨＫＭＧ（high-k metal gate）構造のトランジスタを含む半導体装置及びその製造方法に関する。
　トランジスタの低電源電圧化、高速化、高集積化の進展に伴って生じる種々の問題点を解決するために、ＨＫＭＧ構造が提案されている。
　ＨＫＭＧ構造のトランジスタは、用いられる高誘電率（high-k）ゲート絶縁膜を酸素に曝露することによりしきい値がシフトすることが知られている（例えば、特許文献１参照）。
　また、トランジスタの高集積化によりアスペクト比がさらに高まることが予想される素子分離溝に絶縁膜を形成する方法として、ＦＣＶＤ（flowable chemical vapor deposition）法と呼ばれる方法が知られている（例えば、特許文献２参照）。
特開２０１０－５３６１６９号公報 米国特許出願公開第２０１１／００８１７８２号明細書
　ＨＫＭＧ構造のトランジスタのしきい値をシフトさせる酸素は、高誘電率ゲート絶縁膜に接する酸化物からも供給され得る。
　例えば、半導体装置の製造途中において、高誘電率ゲート絶縁膜が活性領域を規定するＳＴＩ（shallow trench isolation）を埋設するシリコン酸化膜に接している状態でアニールが行われれば、そのシリコン酸化膜から高誘電率ゲート絶縁膜に酸素が供給される。高誘電率ゲート絶縁膜に供給された酸素が、トランジスタのチャネルの上の部分にまで拡散すると、そのトランジスタのしきい値はシフトする。具体的には、Ｎチャネルトランジスタであればしきい値は上昇し、Ｐチャネルトランジスタであればしきい値は低下する。
　周囲から高誘電率ゲート絶縁膜に供給される酸素によって生じるトランジスタのしきい値のシフト量は、トランジスタのチャネル幅Ｗに依存し、また、チャネルの面積やＳＴＩのシリコン酸化膜上の高誘電率ゲート絶縁膜の面積にも大きく依存する。
　通常、半導体装置を構成する複数のトランジスタは、種々のレイアウトを混在させて実現される。そのため、レイアウトに応じてトランジスタのシフト量が異なることも起こり得る。また、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）回路では、ＮチャネルトランジスタとＰチャネルトランジスタが混在する。これらのことから、関連する半導体装置には、しきい値電圧の制御が困難であるという問題点がある。
　ＳＴＩを埋設する絶縁膜として窒化膜を用いれば、高誘電率ゲート絶縁膜への酸素供給をなくすことができる。しかし、窒化膜と活性領域とが近づきすぎるとトランジスタの信頼性が低下するという別の問題が生じるため実用的ではない。
　本発明の一形態に係る装置は、活性領域と前記活性領域を囲む素子分離領域に区画された基板上に、高誘電率を有する絶縁膜と金属材料を含む電極膜とを順次積層して構成されるゲート構造が、前記活性領域から前記素子分離領域に渡って延在する半導体装置であって、前記素子分離領域は、基板に形成された溝と、前記溝の側壁面を覆い前記溝の下部を埋設する第１の絶縁膜と、前記溝の下部を埋設する前記第１の絶縁膜を覆って前記溝の上部を埋設する第２の絶縁膜と、を備えていることを特徴とする。
　また、本発明の他の形態に係る装置は、メモリセル領域と周辺回路領域に区画された基板と、前記メモリセル領域に規定され、第１の溝を含む第１の素子分離領域と、前記周辺回路領域に規定された活性領域と、前記周辺回路領域に規定され、前記活性領域を囲む第２の溝を含む第２の素子分離領域と、前記第１の溝を埋設する第１の部分と、前記第２の溝の側壁面を覆い前記第２の溝の下部を埋設する第２の部分とを含む第１の絶縁膜と、前記第２の溝の下部を埋設する前記第１の絶縁膜を覆って前記第２の溝の上部を埋設する第２の絶縁膜と、高誘電率を有する絶縁膜および金属材料を含む電極膜を前記基板上に順次積層して形成され、前記活性領域から第２の素子分離領域に渡って延在するゲート構造と、を備えることを特徴とする。
　本発明のさらに他の形態に係る装置の製造方法は、基板上にストッパー膜を形成する工程と、前記ストッパー膜をパターンニングすると共に前記基板に溝を形成する工程と、ＦＣＶＤ法により、前記溝の側壁面を覆うと共に前記溝の下部を埋設する第１の絶縁膜を形成する工程と、前記第１の絶縁膜を覆うと共に前記溝の上部を埋設する第２の絶縁膜を形成する工程と、前記ストッパー膜と前記第２の絶縁膜のそれぞれの上表面が概略平坦面を成すように研磨する工程と、前記ストッパー膜を除去する工程と、高誘電率を有するゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を覆う金属材料を含有するゲート電極を形成する工程を備えること、を特徴とする。
　本発明によれば、ＨＫＭＧ構造を採用するトランジスタの高誘電率膜への酸素供給経路を削減し、トランジスタのしきい値電圧のシフトを抑制することができる。これにより、トランジスタのしきい値電圧を精度よく制御でき、しきい値変動のレイアウト依存性を無くすことができ、高信頼性の半導体装置を得ることができる。
本発明の第１の実施の形態に係る半導体装置の平面レイアウトを示す図である。 図１のＡ－Ａ’線断面図である。 図１のＢ－Ｂ’線断面図である。 図１のＣ－Ｃ’線断面図である。 本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図であって、図１のＡ－Ａ’線に対応する位置での断面図である。 本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図であって、図１のＢ－Ｂ’線に対応する位置での断面図である。 本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図であって、図１のＣ－Ｃ’線に対応する位置での断面図である。 図３Ａ，３Ｂ及び３Ｃに示す工程に続く工程を説明するための図であって、図１のＡ－Ａ’線に対応する位置での断面図である。 図３Ａ，３Ｂ及び３Ｃに示す工程に続く工程を説明するための図であって、図１のＢ－Ｂ’線に対応する位置での断面図である。 図３Ａ，３Ｂ及び３Ｃに示す工程に続く工程を説明するための図であって、図１のＣ－Ｃ’線に対応する位置での断面図である。 図４Ａ，４Ｂ及び４Ｃに示す工程に続く工程を説明するための図であって、図１のＡ－Ａ’線に対応する位置での断面図である。 図４Ａ，４Ｂ及び４Ｃに示す工程に続く工程を説明するための図であって、図１のＢ－Ｂ’線に対応する位置での断面図である。 図４Ａ，４Ｂ及び４Ｃに示す工程に続く工程を説明するための図であって、図１のＣ－Ｃ’線に対応する位置での断面図である。 図５Ａ，５Ｂ及び５Ｃに示す工程に続く工程を説明するための図であって、図１のＡ－Ａ’線に対応する位置での断面図である。 図５Ａ，５Ｂ及び５Ｃに示す工程に続く工程を説明するための図であって、図１のＢ－Ｂ’線に対応する位置での断面図である。 図５Ａ，５Ｂ及び５Ｃに示す工程に続く工程を説明するための図であって、図１のＣ－Ｃ’線に対応する位置での断面図である。 図６Ａ，６Ｂ及び６Ｃに示す工程に続く工程を説明するための図であって、図１のＡ－Ａ’線に対応する位置での断面図である。 図６Ａ，６Ｂ及び６Ｃに示す工程に続く工程を説明するための図であって、図１のＢ－Ｂ’線に対応する位置での断面図である。 図６Ａ，６Ｂ及び６Ｃに示す工程に続く工程を説明するための図であって、図１のＣ－Ｃ’線に対応する位置での断面図である。 図７Ａ，７Ｂ及び７Ｃに示す工程に続く工程を説明するための図であって、図１のＡ－Ａ’線に対応する位置での断面図である。 図７Ａ，７Ｂ及び７Ｃに示す工程に続く工程を説明するための図であって、図１のＢ－Ｂ’線に対応する位置での断面図である。 図７Ａ，７Ｂ及び７Ｃに示す工程に続く工程を説明するための図であって、図１のＣ－Ｃ’線に対応する位置での断面図である。 図８Ａ，８Ｂ及び８Ｃに示す工程に続く工程を説明するための図であって、図１のＡ－Ａ’線に対応する位置での断面図である。 図８Ａ，８Ｂ及び８Ｃに示す工程に続く工程を説明するための図であって、図１のＢ－Ｂ’線に対応する位置での断面図である。 図８Ａ，８Ｂ及び８Ｃに示す工程に続く工程を説明するための図であって、図１のＣ－Ｃ’線に対応する位置での断面図である。 図９Ａ，９Ｂ及び９Ｃに示す工程に続く工程を説明するための図であって、図１のＡ－Ａ’線に対応する位置での断面図である。 図９Ａ，９Ｂ及び９Ｃに示す工程に続く工程を説明するための図であって、図１のＢ－Ｂ’線に対応する位置での断面図である。 図９Ａ，９Ｂ及び９Ｃに示す工程に続く工程を説明するための図であって、図１のＣ－Ｃ’線に対応する位置での断面図である。 図１０Ａ，１０Ｂ及び１０Ｃに示す工程に続く工程を説明するための図であって、図１のＡ－Ａ’線に対応する位置での断面図である。 図１０Ａ，１０Ｂ及び１０Ｃに示す工程に続く工程を説明するための図であって、図１のＢ－Ｂ’線に対応する位置での断面図である。 図１０Ａ，１０Ｂ及び１０Ｃに示す工程に続く工程を説明するための図であって、図１のＣ－Ｃ’線に対応する位置での断面図である。 図１１Ａ，１１Ｂ及び１１Ｃに示す工程に続く工程を説明するための図であって、図１のＡ－Ａ’線に対応する位置での断面図である。 図１１Ａ，１１Ｂ及び１１Ｃに示す工程に続く工程を説明するための図であって、図１のＢ－Ｂ’線に対応する位置での断面図である。 図１１Ａ，１１Ｂ及び１１Ｃに示す工程に続く工程を説明するための図であって、図１のＣ－Ｃ’線に対応する位置での断面図である。 図１２Ａ，１２Ｂ及び１２Ｃに示す工程に続く工程を説明するための図であって、図１のＡ－Ａ’線に対応する位置での断面図である。 図１２Ａ，１２Ｂ及び１２Ｃに示す工程に続く工程を説明するための図であって、図１のＢ－Ｂ’線に対応する位置での断面図である。 図１２Ａ，１２Ｂ及び１２Ｃに示す工程に続く工程を説明するための図であって、図１のＣ－Ｃ’線に対応する位置での断面図である。 図１３Ａ，１３Ｂ及び１３Ｃに示す工程に続く工程を説明するための図であって、図１のＡ－Ａ’線に対応する位置での断面図である。 図１３Ａ，１３Ｂ及び１３Ｃに示す工程に続く工程を説明するための図であって、図１のＢ－Ｂ’線に対応する位置での断面図である。 図１３Ａ，１３Ｂ及び１３Ｃに示す工程に続く工程を説明するための図であって、図１のＣ－Ｃ’線に対応する位置での断面図である。 図１４Ａ，１４Ｂ及び１４Ｃに示す工程に続く工程を説明するための図であって、図１のＡ－Ａ’線に対応する位置での断面図である。 図１４Ａ，１４Ｂ及び１４Ｃに示す工程に続く工程を説明するための図であって、図１のＢ－Ｂ’線に対応する位置での断面図である。 図１４Ａ，１４Ｂ及び１４Ｃに示す工程に続く工程を説明するための図であって、図１のＣ－Ｃ’線に対応する位置での断面図である。 図１５Ａ，１５Ｂ及び１５Ｃに示す工程に続く工程を説明するための図であって、図１のＡ－Ａ’線に対応する位置での断面図である。 図１５Ａ，１５Ｂ及び１５Ｃに示す工程に続く工程を説明するための図であって、図１のＢ－Ｂ’線に対応する位置での断面図である。 図１５Ａ，１５Ｂ及び１５Ｃに示す工程に続く工程を説明するための図であって、図１のＣ－Ｃ’線に対応する位置での断面図である。 図１６Ａ，１６Ｂ及び１６Ｃに示す工程に続く工程を説明するための図であって、図１のＡ－Ａ’線に対応する位置での断面図である。 図１６Ａ，１６Ｂ及び１６Ｃに示す工程に続く工程を説明するための図であって、図１のＢ－Ｂ’線に対応する位置での断面図である。 図１６Ａ，１６Ｂ及び１６Ｃに示す工程に続く工程を説明するための図であって、図１のＣ－Ｃ’線に対応する位置での断面図である。 本発明の第２の実施の形態に係る半導体装置の平面レイアウトを示す図である。 図１８のＡ－Ａ’線断面図である。 本発明の第２の実施の形態に係る半導体装置の周辺回路部の一部を示す断面図である。
　以下、図面を参照して、本発明の実施の形態について詳細に説明する。
　図１は、本発明の第１の実施の形態に係る半導体装置の一部の平面レイアウトを示す図である。ここでは、半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）を想定し、図１はその周辺回路の一部（ＣＭＯＳ回路）を示している。しかしながら、本発明は、ＤＲＡＭに限らず、他の様々な半導体装置に適用可能である。
　図１の上側はｎチャネルトランジスタ（ｎ－Ｔｒ）領域、下側はｐチャネルトランジスタ（ｐ－Ｔｒ）領域である。各トランジスタ領域には、複数の活性領域１０８，１０９が規定されている。また、各活性領域１０８，１０９の周囲は、ＳＴＩ（Shallow Trench Isolation）素子分離領域に囲まれている。
　ＳＴＩ素子分離領域は、ＳＴＩ用の溝（図４Ａ，４Ｂ，４Ｃの１０４）を流動性（flowable）酸化膜１０６と窒化シリコン膜１０７で埋め込み構成されている。図１では、流動性酸化膜１０６が活性領域１０８，１０９の周囲を囲み、窒化シリコン膜１０７がさらにその周囲に配置されているように見える。しかし、窒化シリコン膜１０７の下側（図の奥側）にも流動性酸化膜１０６は存在している。つまり、流動性酸化膜１０６は、ＳＴＩ用の溝の側壁面を覆うとともに溝の下部を埋めるように形成され、窒化シリコン膜１０７はその上に溝の上部を埋めるように形成されている。
　各活性領域１０８，１０９には、トランジスタが形成される。各領域におけるトランジスタのレイアウトは、その導電型や用途等に応じて異なる。
　また、各活性領域１０８，１０９からＳＴＩ素子分離領域に渡って延在するゲート構造体１５１が形成されている。ゲート構造体１５１は、２種類のハッチングで示すように２種類の構造部分を含んでいる。それらの境界は、第１ゲートスタックＰＲレジストマスク領域１５２と第２ゲートスタックＰＲレジストマスク領域１５３の境界と一致する。ここでは、ゲート構造体１５１の２種類の構造部分のうちの一方（活性領域上に形成される方）に着目する。ゲート構造体１５１は、活性領域及びそれに続く部分において、高誘電率を有する絶縁膜（高誘電率膜、ＨＫ膜）と金属材料を含む電極膜（メタルゲート電極膜）とを積層した構造（ＨＫＭＧ構造）を採用している。但し、厳密には、ゲート構造体１５１のｎチャネルトランジスタ領域に形成された部分とｐチャネルトランジスタ領域に形成された部分とは、その構成がわずかに相違するが、この相違は、本発明に直接関係しない。
　図１から理解されるように、本実施の形態では、ゲート構造体１５１と流動性酸化膜１０６とが重なる領域の面積は、ゲート構造体１５１がＳＴＩ素子分離領域と重なる領域の面積に比べて著しく小さい。これは、ＳＴＩ素子分離領域から、ゲート構造体１５１に含まれる高誘電率膜（図２Ａ，２Ｂ．２Ｃの１１３）へ酸素を供給するルートが狭いことを意味する。この構造によれば、ゲート構造体１５１に含まれる高誘電率膜及びメタルゲート電極膜を介して酸素がトランジスタのチャネル領域にまで拡散する事態は起こりにくい。それゆえ、トランジスタのしきい値が変動し、回路の電気特性がばらつくという問題も生じにくい。また、ＳＴＩ素子分離領域を埋める窒化シリコン膜１０７は、ＳＴＩ用の溝を全て埋め込むものではなく、深さの１／５～１／２であるので、窒化シリコン膜１０７に生じる応力に起因するトランジスタの接合リークや信頼性の低下も生じない。
　次に、図２Ａ，２Ｂ及び２Ｃを参照して、図１の半導体装置の構造についてさらに詳細に説明する。
　図２Ａ，２Ｂ及び２Ｃは、それぞれ、図１におけるＡ－Ａ’線断面図、Ｂ－Ｂ’線断面図、Ｃ－Ｃ’線断面図である。但し、これらの図は、半導体装置の製造途中の状態を示している。また、各図において、各部のサイズや縦横比率は実際の半導体装置のものとは異なっている。
　図２Ａ，２Ｂ及び２Ｃを参照すると、半導体基板１０１の一面側のｎチャネルトランジスタ形成領域にはｐ型ウェル（ＰＷ）１１０が、ｐチャネルトランジスタ形成領域にはｎ型ウェル（ＮＷ）１１１がそれぞれ形成されている。
　また、半導体基板１０１には、ＳＴＩ用の溝１０４が形成されている。溝１０４の内表面には、パッド酸化シリコン膜１０５が形成されている。そして、溝１０４の下部は、溝１０４の側壁面を覆うように形成された流動性酸化膜１０６（第１の絶縁膜）で埋め込まれている。また、溝１０４の上部は、窒化シリコン膜１０７（第２の絶縁膜）で埋め込まれている。
　流動性酸化膜１０６及び窒化シリコン膜１０７によりＳＴＩ素子分離領域が構成される。そして、ＳＴＩ素子分離領域に囲まれて活性領域１０８，１０９が規定される。
　活性領域１０８，１０９には、ＬＤＤ（Lightly Doped Drain）領域１２６及びＳ／Ｄ（ソース／ドレイン）領域１２８がイオン注入により形成されている。
　図２Ａ及び２Ｃを参照すると、活性領域１０８の上には、下層ゲート絶縁膜１１２、第１高誘電率膜１１３、第１メタルゲート電極膜１１４、第１（ノンドープ）非晶質（α－Ｓｉ）シリコンゲート電極膜１１５、第３（リンドープ）非晶質シリコンゲート電極膜１２２、メタル積層膜１２３、及びハードマスク窒化シリコン膜１２４が積層形成されている。この積層構造が、ｎチャネルトランジスタ領域におけるゲート構造体１５１を構成する。
　また、図２Ｂ及び２Ｃを参照すると、活性領域１０９の上には、下層ゲート絶縁膜１１２、第１高誘電率膜１１３、第２高誘電率膜１１８、第２メタルゲート電極膜１１９、第２非晶質シリコンゲート電極膜１２０、第３非晶質シリコンゲート電極膜１２２、メタル積層膜１２３、及びハードマスク窒化シリコン膜１２４が積層形成されている。この積層構造が、ｐチャネルトランジスタ領域におけるゲート構造体１５１を構成する。
　ｎチャネルトランジスタ領域におけるゲート構造体１５１とｐチャネルトランジスタ領域におけるゲート構造体１５１は、その詳細は異なるけれども、下層ゲート絶縁膜（１１２）、高誘電率を有するゲート絶縁膜（１１３，１１８）、金属材料を含有するゲート電極膜（１１４，１１９）を備える点（ＨＫＭＧ構造を採用する点）で共通している。
　図２Ｃに見られるように、ゲート構造体１５１は、Ｐウェル領域とＮウェル領域の境界部分を除いて、ＳＴＩ素子分離領域の上にも存在する。ＳＴＩ素子分離領域において、ゲート構造体１５１に接しているのは、その大部分が窒化シリコン膜１０７である。
　再び、図２Ａ，２Ｂ及び２Ｃを参照すると、ゲート構造体１５１の側面には、オフセットスペーサ１２５及びサイドウォールスペーサ１２７が形成されている。
　側面にスペーサ１２５，１２７が形成されたゲート構造体１５１を覆うように、ライナー窒化シリコン膜１２９が形成されている。また、ライナー窒化シリコン膜１２９で覆われたゲート構造体１５１を埋め込むように層間絶縁膜１３０が形成されている。さらに、層間絶縁膜１３０の上には、キャップ酸化シリコン膜１３１が形成されている。
　Ｓ／Ｄ領域１２８に接続される接続プラグ１３２が、キャップ酸化シリコン膜１３１及び層間絶縁膜１３０を貫いて形成され、さらに、接続プラグ１３２に接続される配線１３３がキャップ酸化シリコン膜１３１上に形成されている。
　以上のように構成された半導体装置において、流動性酸化膜１０６は、ＳＴＩ素子分離領域に窒化シリコン膜１０７を用いることによる弊害が生じないような膜厚とする。具体的には、流動性酸化膜１０６の膜厚は、溝１０４の底面から測って、溝１０４の深さの１／２乃至４／５とする。また、活性領域１０８，１０９の表面に対応する位置で、溝の側壁面から測って、１０乃至１００ｎｍとする。
　上記の構成により、本実施の形態では、流動性酸化膜１０６に接する第１高誘電率膜１１３の面積は小さい。その結果、アニール処理の際、流動性酸化膜１０６から第１高誘電率膜１１３への酸素の拡散をほとんど無くすることができる。また、窒化シリコン膜１０７に生じる応力に起因するトランジスタの接合リークや信頼性の低下も生じない。
　次に、図３Ａ乃至図１７Ｃを参照して、本実施の形態に係る半導体装置の製造方法について説明する。ここで、図番にアルファベットＡを付した図は、図１のＡ－Ａ’線に対応する位置での断面図、Ｂを付した図は、Ｂ－Ｂ’線に対応する位置での断面図、Ｃを付した図は、Ｃ－Ｃ’線に対応する位置での断面図である。
　まず、図３Ａ、３Ｂ及び３Ｃに示すように、半導体基板（シリコン基板）１０１の一面にパッド酸化シリコン膜（熱酸化膜）１０２とハードマスク窒化シリコン膜１０３を順次形成し、素子分離領域となる領域上のパッド酸化シリコン膜１０２とハードマスク窒化シリコン膜１０３をエッチング除去する。
　次に、図４Ａ、４Ｂ及び４Ｃに示すように、ハードマスク窒化シリコン膜１０３をマスクとして、半導体基板１０１をエッチングし、ＳＴＩ用の溝１０４を形成する。
　次に、図５Ａ、５Ｂ及び５Ｃに示すように、熱酸化法により溝１０４の内壁面及び底面にパッド酸化シリコン膜（熱酸化膜）１０５を形成する。それから、全面を覆うように第１の絶縁膜としての流動性酸化膜１０６をＦＣＶＤ法により形成する。
　流動性酸化膜１０６は、例えば、シリコンを含む前駆体とラジカル窒素を含む前駆体とを同時に成膜室に供給して半導体基板上にシリコンと窒素とを含む膜を形成し、形成されたシリコンと窒素を含む膜をオゾン雰囲気下で熱処理してシリコンと酸素を含む膜に変化させることより得ることができる。シリコンと窒素を含む膜は流動性を有しているが、オゾン雰囲気下で熱処理（リフロー処理）して得られるシリコンと酸素を含む膜は、流動性を失っている。
　流動性酸化膜１０６は、溝１０４の側壁面を覆い、かつ、溝１０４の下部を、その深さの１／２乃至４／５の範囲で埋設するように形成される。成膜時の流動性に起因して、溝１０４の側壁面に形成される流動性酸化膜１０６の膜厚（図の左右方向）は、溝１０４の上部から底部に向かって徐々に厚くなっている。溝１０４の側壁面に形成される流動性酸化膜１０６の膜厚が、半導体基板１０１の上面に相当する位置において、１０ｎｍ乃至１００ｎｍとなるように、流動性酸化膜１０６を形成する。流動性酸化膜の膜厚は、溝１０４の深さやアスペクト比に応じて、成膜条件やリフロー条件を変更することにより調整することができる。
　次に、図６Ａ、６Ｂ及び６Ｃに示すように、流動性酸化膜１０６を覆うように、溝１０４の上部を完全に埋め込む厚さの第２の絶縁膜として窒化シリコン膜１０７を形成する。第２の絶縁膜は酸素を含まない絶縁膜であればよい。
　次に、流動性酸化膜１０６が露出するまで、窒化シリコン膜１０７をエッチバックする。そして、露出した流動性酸化膜１０６及び窒化シリコン膜１０７の上面を、ＣＭＰ法を用いて研磨し、上面を平坦化する。この研磨は、ハードマスク窒化シリコン膜１０３をストッパー膜として行う。あるいは、さらに研磨を継続して、図７Ａ、７Ｂ及び７Ｃに示すように、ハードマスク窒化シリコン膜１０３の一部が除去されるまで行ってもよい。
　次に、図８Ａ、８Ｂ及び８Ｃに示すように、ウエットエッチング法を用いてハードマスク窒化シリコン膜１０３とパッド酸化シリコン膜１０２を除去し、半導体基板１０１を露出させる。
　以上のようにして、半導体基板１０１に形成された溝１０４を流動性酸化膜１０６と窒化シリコン膜１０７で埋設した２層構造のＳＴＩ素子分離領域が完成する。こうして、半導体基板１０１の一面側に、ＳＴＩ素子分離領域（１０６，１０７）と、このＳＴＩ素子分離領域で囲まれた活性領域１０８，１０９が区画形成される。
　次に、露出した半導体基板１０１の表面に再びパッド酸化シリコン膜（図示せず）を形成する。そして、イオン注入法により、図９Ａ、９Ｂ及び９Ｃに示すように、ｐ型ウェル１１０及びｎ型ウェル１１１の形成をおこない、続いて、各ウェル内へのチャネルストッパーの形成、及びチャネルドーピングを行う。その後、パッド酸化膜を除去する。
　次に、図１０Ａ、１０Ｂ及び１０Ｃに示すように、活性領域１０８，１０９の上面に熱酸化法により下層ゲート絶縁膜（酸化シリコン膜）１１２を形成する。それから、第１高誘電率膜１１３、第１メタルゲート電極膜１１４、第１非晶質シリコンゲート電極膜１１５及び保護酸化シリコン膜１１６を順次積層形成する。
　第１高誘電率膜１１３は、酸化シリコン（ＳｉＯ２）膜よりも高い誘電率を有する絶縁膜であって、例えば、ＨｆＯ２膜あるいはＨｆＳｉＯ膜を用いることができる。これらの膜は、ＡＬＤ（Atomic Layer Deposition）法で形成することができる。
　第１メタルゲート電極膜１１４は、金属を含む材料からなり、例えば、ＴｉＮ膜あるいはＴａＮ膜を用いることができる。これらの膜は、ＡＬＤ法又はＰＶＤ（Physical Vapor Deposition）法により形成することができる。
　第１非晶質シリコンゲート電極膜１１５は、ノードープの非晶質シリコンゲート膜であって、例えば、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により形成することができる。
　保護酸化シリコン膜１１６は、例えば、プラズマＣＶＤ法により形成することができる。
　次に、図１１Ａ、１１Ｂ及び１１Ｃに示すように、Ｐウェル領域を覆うように第１ゲートスタックリソグラフィレジストマスク１１７を形成する。そして、第１ゲートスタックリソグラフィレジストマスク１１７をマスクとするドライエッチングにより、第１ゲートスタックリソグラフィレジストマスク１１７で覆われていない保護酸化シリコン膜１１６を除去する。それから、第１ゲートスタックリソグラフィレジストマスク１１７と残存する保護酸化シリコン膜１１６をマスクとするウエットエッチングにより、露出する第１非晶質シリコンゲート電極膜１１５及び第１メタルゲート電極膜１１４を順次除去する。これにより、Ｐウェル領域に、第１高誘電率膜１１３、第１メタルゲート電極膜１１４及び第１非晶質シリコンゲート電極膜１１５が積層された第１ゲートスタックが形成される。なお、第１ゲートスタックは、活性領域１０８のみならずＳＴＩ素子分離領域の上にも、第１高誘電率膜１１３、第１メタルゲート電極膜１１４及び第１非晶質シリコンゲート電極膜１１５が残存するように形成される。
　次に、第１ゲートスタックリソグラフィレジストマスク１１７を除去した後、図１２Ａ、１２Ｂ及び１２Ｃに示すように、第２高誘電率膜１１８、第２メタルゲート電極膜１１９及び第２非晶質シリコンゲート電極膜１２０を順次積層する。
　第２高誘電率膜１１８は、シリコン酸化（ＳｉＯ２）膜よりも高い誘電率を有する絶縁膜であって、例えば、Ａｌ２Ｏ３膜である。このＡｌ２Ｏ３膜は、ＡＬＤ法で形成することができる。
　第２メタルゲート電極膜１１９及び第２非晶質シリコンゲート電極膜１２０は、第１メタルゲート電極膜１１４及び第１非晶質シリコンゲート電極膜１１５と同様の材料、方法を用いて形成することができる。
　次に、図１３Ａ、１３Ｂ及び１３Ｃに示すように、Ｎウェル領域を覆うように第２ゲートスタックリソグラフィレジストマスク１２１を形成する。そして、ドライエッチングにより、第２ゲートスタックリソグラフィレジストマスク１２１で覆われていない第２非晶質シリコンゲート電極膜１２０、第２メタルゲート電極膜１１９及び第２高誘電率膜１１８を順次除去する。これにより、Ｎウェル領域に、第１高誘電率膜１１３、第２高誘電率膜１１８、第２メタルゲート電極膜１１９及び第２非晶質シリコンゲート電極膜１２０が積層された第２ゲートスタックが形成される。なお、第２ゲートスタックは、活性領域１０９のみならずＳＴＩ素子分離領域の上にも、第１高誘電率膜１１３、第２高誘電率膜１１８、第２メタルゲート電極膜１１９及び第２非晶質シリコンゲート電極膜１２０が残存するように形成される。また、第１のゲートスタックと第２のゲートスタックとの間隔は、第１ゲートスタックの側面に形成された第２非晶質シリコンゲート電極膜１２０、第２メタルゲート電極膜１１９及び第２高誘電率膜１１８を除去するために必要とされる間隔があればよい。
　次に、第２ゲートスタックリソグラフィレジストマスク１２１を剥離した後、図１４Ａ、１４Ｂ及び１４Ｃに示すように、露出する第１高誘電率膜１１３と第１ゲートスタック上に残る保護酸化シリコン膜１１６とを、ウエットエッチングにより除去する。
　次に、図１５Ａ、１５Ｂ及び１５Ｃに示すように、リンをドープした第３非晶質シリコンゲート電極膜１２２、メタル積層膜１２３及びハードマスク窒化シリコン膜１２４順次形成する。
　第３非晶質シリコンゲート電極膜１２２は、ＬＰＣＶＤ法により形成することができる。第３非晶質シリコンゲート電極膜１２２は、Ｐウェル内に形成されるｎチャネルトランジスタとＮウェル内に形成されるｐチャネルトランジスタに共通のゲート電極の一部として使用されるとともに、これらに接続されるゲート配線としても使用される。
　メタル積層膜１２３は、接着層としてのＷＳｉ膜と、バリア層としてのＷＮ膜と、Ｗ膜とを積層して構成される。ＷＳｉ膜はＣＶＤ法により、ＷＮ膜はＰＶＤあるいはＡＬＤ法により、Ｗ膜はＰＶＤ法あるいはＣＶＤ法により、それぞれ形成することができる。
　ハードマスク窒化シリコン膜１２４は、ＣＶＤ法で形成することができる。ハードマスク窒化シリコン膜１２４は、次工程のエッチングの際にハードマスクとして利用される。
　次に、ハードマスク窒化シリコン膜１２４の上に所望のゲート構造及びゲート配線のパターンを持つレジストマスク（図示せず）を形成し、レジストマスクのパターンをハードマスク窒化シリコン膜１２４に転写する。それから、レジストマスクとハードマスク窒化シリコン膜１２４からなるハードマスクとをマスクとして、図１６Ａ，１６Ｂ及び１６Ｃに示すように、露出するメタル積層膜１２３、第３非晶質シリコンゲート電極膜１２２、第１及び第２非晶質シリコンゲート電極膜１１５，１２０、第１及び第２メタルゲート電極膜１１４、１１９、及び第２高誘電率膜１１８をドライエッチングにより順次除去する。続いて、露出する第１高誘電率膜１１３及び下層ゲート絶縁膜１１２をウエットエッチングで除去する。
　以上により、ゲート絶縁膜（１１２、１１３，１１８）、ゲート電極（１１４、１１５，１１９，１２０）及びゲート配線（１２２，１２３）を含むゲート構造体１５１が形成される。
　こうして得られたゲート構造体１５１は、ｐ型ウェル１１０とｎ型ウェル１１１との境界近傍を除き、ＳＴＩ素子分離領域の上にも高誘電率膜（１１３、１１８）及びメタルゲート電極（１１４，１１９）が残存する構造である。しかしながら、ＳＴＩ素子分離領域には、流動性酸化膜１０６と窒化シリコン膜１０７の積層構造が採用されている。そして、上述したように、半導体基板１０１（活性領域）の上面位置に相当する位置での、流動性酸化膜１０６の膜厚は、１０ｎｍ乃至１００ｎｍとしてある。換言すると、平面視において、活性領域１０８，１０９と窒化シリコン膜１０７との間に挟まれた流動性酸化膜１０６の幅は、１０ｎｍ乃至１００ｎｍでしかない。したがって、実際に第１高誘電率膜１１３が流動性酸化膜１０６に接している面積は狭い。それゆえ、ＳＴＩ素子分離領域から高誘電率膜（１１３、１１８）に供給される酸素は少なく、高誘電率膜（１１３、１１８）及びメタルゲート電極（１１４，１１９）を介して酸素が活性領域１０８，１０９にまで拡散し、トランジスタのしきい値をシフトさせるという現象は起こりにくい。こうして、本実施の形態では、しきい値電圧の変動量をほぼゼロにでき、しきい値変動のレイアウト依存性をなくすことができる。しかも、ＳＴＩ素子分離領域の窒化シリコン膜１０７の厚みは、溝１０４の深さの１／５乃至１／２であるため、ストレスに起因するトランジスタの接合リークの発生や信頼性の低下も生じない。
　次に、図１７Ａ，１７Ｂ及び１７Ｃに示すように、オフセットスペーサ１２５を形成する。オフセットスペーサ１２５には、窒化シリコン膜や酸窒化膜を用いることができる。オフセットスペーサ１２５は、例えば、ＡＬＤ法を用いて窒化シリコン膜等を形成し、エッチバックすることにより形成することができる。
　続いて、ｎチャネル用及びｐチャネル用のＬＤＤ領域１２６の形成とハロー注入をそれぞれ行う。
　次に、サイドウォールスペーサ１２７を形成する。サイドウォールスペーサ１２７には、酸化シリコン膜を用いることができる。サイドウォールスペーサ１２７は、例えば、ＬＰＣＶＤ法を用いて酸化シリコン膜を形成し、エッチバックすることにより形成することができる。
　続いて、ｎチャネル用及びｐチャネル用のＳ／Ｄ領域１２８の形成をイオン注入法によりそれぞれ行う。
　次に、不純物を活性化するためのアニールを行う。ここでは、スパイクアニールと呼ばれると高温かつ短時間のアニールを行う。
　上述したように、本実施の形態では、第１高誘電率膜１１３とＳＴＩ分離領域を埋設する酸化膜、即ち流動性酸化膜１０６との接触面積は非常に狭い。そのため、不純物活性化アニールを行っても、流動性酸化膜１０６から第１高誘電率膜１１３へ拡散する酸素の量は非常に少ない。それゆえ、各トランジスタのしきい値の変動はほとんどおこらず、しきい値を精度良く制御することができる。
　次に、図２Ａ，２Ｂ及び２Ｃに示すように、全面を覆うライナー窒化シリコン膜１２９を形成する。そして、ライナー窒化シリコン膜１２９の上に層間絶縁膜１３０としてＳＯＤ（Spin On Dielectric）膜を形成する。さらに、層間絶縁膜１３０の上にキャップ酸化シリコン膜１３１を形成する。
　次に、Ｓ／Ｄ領域１２８に接続される接続プラグ１３２及び接続プラグ１３２に接続される配線１３３を形成する。これらの接続プラグ１３２及び配線１３３の材料としてＷを用いることができる。
　この後、公知の方法で、保護膜の形成等を行い半導体装置が完成する。
　以上説明したように、本実施の形態では、ＳＴＩ素子分離領域を埋設する酸化膜（流動性酸化膜１０６）と、ＳＴＩ素子分離領域上に形成される第１高誘電率膜１１３との接触面積は狭い。このため、流動性酸化膜１０６から第１高誘電率膜１１３に供給される酸素も少なく、トランジスタのしきい値をシフトさせる可能性が低い。これにより、精度良くトランジスタのしきい値を制御することができる。また、トランジスタのしきい値電圧のレイアウト依存性もほとんど無くすことができる。さらに、ＳＴＩ素子分離領域を全て窒化シリコン膜で埋設した場合に生じるような接合リークや寄生容量等の問題も生じない。
　次に、本発明の第２の実施の形態に係る半導体装置について説明する。本実施の形態においても半導体装置としてＤＲＡＭを想定している。
　図１８は、本実施の形態に係る半導体装置の一部（メモリセル領域）の平面レイアウトを示す図である。また、図１８Ａは、図１８におけるＡ－Ａ’線断面図である。さらに、図１９は、本実施の形態に係る半導体装置の周辺回路の一部に対応する断面図である。
　図１８を参照すると、Ｘ方向に対して右に約３０度の傾きを有するＸ１方向に延在し、Ｙ方向に等ピッチで繰り返し配置された複数の第１の活性領域ＡＲ１と、Ｘ方向に対して左に約３０度の傾きを有するＸ２方向に延在し、Ｙ方向に等ピッチで繰り返し配置された複数の第２の活性領域ＡＲ２とが、Ｘ方向に繰り返し配置されている。
　各活性領域ＡＲ（ＡＲ１，ＡＲ２）は、半導体基板に素子分離領域を形成することにより規定される。素子分離領域は、基板に形成した溝を流動性酸化膜２０２で埋め込むことにより形成される。即ち、各活性領域ＡＲは、その周囲を流動性酸化膜２０２で囲まれている。
　Ｘ方向に配列された第１及び第２の活性領域ＡＲ１、ＡＲ２の中央部と重なりを持つように、複数のビット線２２０が配置されている。また、Ｙ方向に配列された活性領域ＡＲ１またはＡＲ２のそれぞれを３分割する位置を通過するように、複数の埋め込みゲート電極（ワード線）２０５が配置されている。
　複数のビット線２２０は、その端部で周辺回路に含まれるセンスアンプ３００に接続されている。また、複数のゲート電極２０５は、その端部で周辺回路に含まれるサブワードドライバー４００に接続されている。
　各活性領域ＡＲの中央部、即ち、２本の埋め込みゲート電極２０５の間に位置する部分には、対応するビット線２２０に接続されるビット線拡散層２０８が形成されている。また、各活性領域ＡＲの両端部には、キャパシタ拡散層２０７が形成されている。キャパシタ拡散層２０７は、記憶素子であるキャパシタの下部電極２２５に接続される。
　各活性領域ＡＲには、２つのセルトランジスタＴｒ１及びＴｒ２が形成される。２つのトランジスタＴｒ１及びＴｒ２は、各活性領域ＡＲの両端部のキャパシタ拡散層２０７を、それぞれソース・ドレイン領域の一方とする。また、２つのトランジスタＴｒ１及びＴｒ２は、ビット線拡散層２０８をソース・ドレイン領域の他方として共用する。
　図１８Ａを参照すると、ｐ型単結晶シリコン基板（以下、「基板」と記す）２０１の表面側にＳＴＩ用の溝が形成され、その溝は流動性酸化膜２０２で埋め込まれている。流動性酸化膜２０２は、素子分離領域を構成し、活性領域ＡＲ１およびＡＲ２を区画する。
　各活性領域ＡＲには、２つのゲートトレンチ２０３が形成されている。各ゲートトレンチ２０３の内面にはゲート絶縁膜２０４が形成されている。また、ゲート絶縁膜２０４に接してゲートトレンチ２０３の下部を埋設するように、窒化チタン（ＴｉＮ）２０５ａとタングステン（Ｗ）２０５ｂの積層膜からなる埋め込みゲート電極２０５が形成されている。さらに、埋め込みゲート電極２０５の上面に接して窒化シリコン膜からなるキャップ絶縁膜２０６が形成されている。
　各ゲートトレンチ２０３と素子分離領域（流動性酸化膜２０２）との間の基板２０１の表面には、ドレイン領域となるキャパシタ拡散層２０７が形成されている。また、隣り合うゲートトレンチ２０３で挟まれた基板２０１の表面には、ソース領域となるビット線拡散層２０８が形成されている。
　各ゲートトレンチ２０３の底面と接する基板２０１の表面にはトレンチ拡散層２０９が形成されている。一つ活性領域ＡＲ内で隣接するトレンチ拡散層２０９は、それらの間に位置するビット線拡散層２０８によって相互に接続された状態となっている。
　流動性酸化膜２０２の上面およびキャパシタ拡散層２０７が形成された基板２０１の上面には、ゲートトレンチ２０３を形成する際にマスクとして用いた酸化シリコン膜からなるマスク絶縁膜２１０が残されている。キャップ絶縁膜２０６は、このマスク絶縁膜２１０を覆うように形成される。
　キャップ絶縁膜２０６及びマスク絶縁膜２１０を貫き、ビット線拡散層２０８に達するシリコン膜からなるビット線コンタクトプラグ２１１が設けられている。ビット線コンタクトプラグ２１１の上面はキャップ絶縁膜２０６の上面と面一となっている。
　ビット線コンタクトプラグ２１１の上を通過し、その上面に接するように、ビット線２２０が形成されている。ビット線２２０は、例えば金属を含む複数の膜を積層した積層膜からなる。
　ビット線２２０上には窒化シリコン膜からなるカバー絶縁膜２２１が形成されている。カバー絶縁膜２２１及びビット線２２０の側壁には、窒化シリコン膜からなるサイドウォール絶縁膜２２２ａが形成されている。
　カバー絶縁膜２２１を覆うように第１層間絶縁膜２２３が形成されている。第１層間絶縁膜２２３を貫いて、それぞれキャパシタ拡散層２０７に達する複数のキャパシタコンタクトプラグ２２４が形成されている。キャパシタコンタクトプラグ２２４の上面に接するキャパシタの下部電極２２５が形成されている。下部電極２２５を覆うように、全面に容量絶縁膜（図示せず）が形成され、さらに、容量絶縁膜を覆うように上部電極２２６が形成されている。上部電極２２６上には第２層間絶縁膜２２７が形成されている。第２の層間絶縁膜２２７を貫いて上部電極２２６に接続されるコンタクトプラグ２２８が形成されている。コンタクトプラグ２２８に接続される配線及びその他の配線を含む上部配線２２９が、第２層間絶縁膜２２７の上に形成されている。
　図１９を参照すると、周辺回路部では、基板２０１の一面側にＳＴＩ用の溝が形成され、その溝は、流動性酸化膜２０２及び窒化シリコン膜２５１により埋め込まれている。流動性酸化膜２０２及び窒化シリコン膜２５１は、素子分離領域を構成する。また、素子分離領域は、ｎチャネルＭＯＳ（Metal-Oxide Semiconductor）トランジスタが形成されるＮＭＯＳ領域とｐチャネルＭＯＳトランジスタが形成されるＰＭＯＳ領域を規定する。基板２０１がｐ型なので、ＰＭＯＳ領域にはｎ型ウェル（ＮＷ）２５２が形成されている。
　各領域における基板２０１の表面に下層ゲート絶縁膜２５３が形成されている。ＮＭＯＳ領域の下層ゲート絶縁膜２５３上には、第１高誘電率膜２６１、第１メタルゲート電極膜２６２、ノンドープ非晶質シリコンゲート電極膜２６３、リンドープ非晶質シリコンゲート電極膜２１１ａ、メタル積層膜２２０ａ、及びカバー絶縁膜２２１が積層形成されている。この積層構造２７０ａは、第１の実施の形態のｎチャネルトランジスタ領域におけるゲート構造体１５１と同一の構造である。
　また、ＰＭＯＳ領域の下層ゲート絶縁膜２５３上には、第１高誘電率膜２６１、第２高誘電率膜２６５、第２メタルゲート電極膜２６６、非晶質シリコンゲート電極膜２６７、リンドープ非晶質シリコンゲート電極膜２１１ａ、メタル積層膜２２０ａ、及びカバー絶縁膜２２１が積層形成されている。この積層構造２７０ｂは、第１の実施の形態のｐチャネルトランジスタ領域におけるゲート構造体１５１と同一の構造である。
　積層構造２７０ａ、２７０ｂの側壁には、窒化シリコン膜からなるサイドウォール絶縁膜２２２ｂが形成されている。
　ＮＭＯＳ領域の基板２０１表面には、ｎ型不純物を含有するソース／ドレイン拡散層２８１ａが形成され、プレーナ型のｎチャネルＭＯＳトランジスタが構成されている。また、ＰＭＯＳ領域の基板２０１表面にはｐ型不純物を含有するソース／ドレイン拡散層２８１ｂが形成され、プレーナ型のｐチャネルＭＯＳトランジスタが構成されている。
　カバー絶縁膜２２１を覆うように、第１層間絶縁膜２２３が形成されている。第１層間絶縁膜２２３を貫き、ソース／ドレイン拡散層２８１ａ、２８１ｂのそれぞれに接続されるコンタクトプラグ２２４ａが形成されている。また、第１層間絶縁膜２２３の上には、コンタクトプラグ２２４ａに接続されるように、配線２２５ａが形成されている。配線２２５ａを覆うように、第３層間絶縁膜２２７ａが形成されている。第３層間絶縁膜２２７ａを貫き、配線２２５ａに達するコンタクトプラグ２２８ａが形成されている。コンタクトプラグ２２８ａに接続するように上部配線２２９ａが形成されている。
　以上のように構成された半導体装置の製造方法についての詳細な説明は省略する。なお、図１８Ａと図１９において、同時に形成される膜等には、同一の参照番号が付され、同時に形成された膜等であっても機能等が異なる場合には、参照番号にアルファベットを加えて区別している。
　本実施の形態に係る半導体装置においても、図１９に示す周辺回路部では、第１の実施の形態と同様に、素子分離領域が流動性酸化膜２０２と窒化シリコン膜２５１で埋め込まれている。流動性酸化膜２０２は、周辺回路部のＳＴＩ用溝の側壁面を覆うとともに、溝の深さの１／２～４／５を埋め込む。窒化シリコン膜２５１は、溝の残りの空間（上部）を埋め込む。半導体基板の表面位置における窒化シリコン膜２５１と活性領域との間の距離は１０～１００ｎｍとする。
　流動性酸化膜２０２の形成は、メモリ領域（図１８Ａ）と周辺領域（図１９）とで同時に行われる。メモリ領域におけるＳＴＩ用溝（第１の溝）の幅は、周辺領域におけるＳＴＩ用溝（第２の溝）の幅に比べて狭い。このため、流動性酸化膜２０２は、周辺領域のＳＴＩ用溝の下部を埋設している間に、メモリ領域のＳＴＩ用溝を完全に埋め込む。流動性酸化膜２０２は、成膜時に流動性を有しているので、ＳＴＩ用溝の幅が狭く、アスペクト比が大きくても、ボイドを発生させること無く溝を完全に埋め込むことができる。
　本実施の形態においても第１の実施の形態と同様の効果が得られる。
　以上、本発明についていくつかの実施の形態体に即して説明したが、本発明は上記実施の形態に限らず、本発明の主旨から逸脱することなく種々の変形・変更が可能である。
　この出願は、２０１２年１１月３０日に出願された日本出願特願２０１２－２６２０２１号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　　１０１　　半導体基板
　　１０２　　パッド酸化シリコン膜
　　１０３　　ハードマスク窒化シリコン膜
　　１０４　　溝
　　１０５　　パッド酸化シリコン膜
　　１０６　　流動性酸化膜
　　１０７　　窒化シリコン膜
　　１０８，１０９　　活性領域
　　１１０　　ｐ型ウェル
　　１１１　　ｎ型ウェル
　　１１２　　下層ゲート絶縁膜
　　１１３　　第１高誘電率膜
　　１１４　　第１メタルゲート電極膜
　　１１５　　第１非晶質シリコンゲート電極膜
　　１１６　　保護酸化シリコン膜
　　１１７　　第１ゲートスタックリソグラフィレジストマスク
　　１１８　　第２高誘電率膜
　　１１９　　第２メタルゲート電極膜
　　１２０　　第２非晶質シリコンゲート電極膜
　　１２１　　第２ゲートスタックリソグラフィレジストマスク
　　１２２　　第３非晶質シリコンゲート電極膜
　　１２３　　メタル積層膜
　　１２４　　ハードマスク窒化シリコン膜
　　１２５　　オフセットスペーサ
　　１２６　　ＬＤＤ領域
　　１２７　　サイドウォールスペーサ
　　１２８　　Ｓ／Ｄ領域
　　１２９　　ライナー窒化シリコン膜
　　１３０　　層間絶縁膜
　　１３１　　キャップ酸化シリコン膜
　　１３２　　接続プラグ
　　１３３　　配線
　　１５１　　ゲート構造体
　　２０１　　ｐ型単結晶シリコン基板
　　２０２　　流動性酸化膜
　　２０３　　ゲートトレンチ
　　２０４　　ゲート絶縁膜
　　２０５　　ゲート電極
　　２０５ａ　　窒化チタン
　　２０５ｂ　　タングステン
　　２０６　　キャップ絶縁膜
　　２０７　　キャパシタ拡散層
　　２０８　　ビット線拡散層
　　２０９　　トレンチ拡散層
　　２１０　　マスク絶縁膜
　　２１１　　ビット線コンタクトプラグ
　　２１１ａ　　リンドープ非晶質シリコンゲート電極膜
　　２２０　　ビット線
　　２２０ａ　　メタル積層膜
　　２２１　　カバー絶縁膜
　　２２２ａ，２２２ｂ　　サイドウォール絶縁膜
　　２２３　　第１層間絶縁膜
　　２２４　　キャパシタコンタクトプラグ
　　２２４ａ　　コンタクトプラグ
　　２２５　　下部電極
　　２２５ａ　　配線
　　２２６　　上部電極
　　２２７　　第２層間絶縁膜
　　２２７ａ　　第３層間絶縁膜
　　２２８，２２８ａ　　コンタクトプラグ
　　２２９，２２９ａ　　上部配線
　　２５１　　窒化シリコン膜
　　２５２　　ｎ型ウェル
　　２５３　　下層ゲート絶縁膜
　　２６１　　第１高誘電率膜
　　２６２　　第１メタルゲート電極膜
　　２６３　　ノンドープ非晶質シリコンゲート電極膜
　　２６５　　第２高誘電率膜
　　２６６　　第２メタルゲート電極膜
　　２６７　　非晶質シリコンゲート電極膜
　　２７０ａ，２７０ｂ　　積層構造
　　２８１ａ，２８１ｂ　　ソース／ドレイン拡散層

Claims (17)

  1. 　活性領域と前記活性領域を囲む素子分離領域に区画された基板上に、高誘電率を有する絶縁膜と金属材料を含む電極膜とを順次積層して構成されるゲート構造が、前記活性領域から前記素子分離領域に渡って延在する装置であって、
    　前記素子分離領域は、基板に形成された溝と、前記溝の側壁面を覆い前記溝の下部を埋設する第１の絶縁膜と、前記溝の下部を埋設する前記第１の絶縁膜を覆って前記溝の上部を埋設する第２の絶縁膜と、を備えていることを特徴とする装置。
  2. 　前記活性領域と前記第２の絶縁膜との間に挟まれた前記第１の絶縁膜の幅が、平面視で１０ｎｍ乃至１００ｎｍであることを特徴とする請求項１に記載の装置。
  3. 　前記第２の絶縁膜が酸素を含有しないこと、を特徴とする請求項１に記載の装置。
  4. 　前記第２の絶縁膜が窒化シリコン膜であること、を特徴とする請求項３に記載の装置。
  5. 　前記第１の絶縁膜が、シリコンおよび酸素の両方を含有すること、を特徴とする請求項３に記載の装置。
  6. 　前記第１の絶縁膜がＦＣＶＤ（flowable chemical vapor deposition）膜であることを特徴とする請求項５に記載の装置。
  7. 　前記溝の側壁面を覆う前記第１の絶縁膜の膜厚が前記溝の上部から底部に向かって徐々に増加する部分を備えることを特徴とする請求項５に記載の装置。
  8. 　前記第１の絶縁膜は、前記溝の深さの１／２乃至４／５を埋設することを特徴とする請求項１に記載の装置。
  9. 　メモリセル領域と周辺回路領域に区画された基板と、
    　前記メモリセル領域に規定され、第１の溝を含む第１の素子分離領域と、
    　前記周辺回路領域に規定された活性領域と、
    　前記周辺回路領域に規定され、前記活性領域を囲む第２の溝を含む第２の素子分離領域と、
    　前記第１の溝を埋設する第１の部分と、前記第２の溝の側壁面を覆い前記第２の溝の下部を埋設する第２の部分とを含む第１の絶縁膜と、
    　前記第２の溝の下部を埋設する前記第１の絶縁膜を覆って前記第２の溝の上部を埋設する第２の絶縁膜と、
    　高誘電率を有する絶縁膜および金属材料を含む電極膜を前記基板上に順次積層して形成され、前記活性領域から第２の素子分離領域に渡って延在するゲート構造と、
    　を備えることを特徴とする装置。
  10. 　前記第１の絶縁膜がＦＣＶＤ（flowable chemical vapor deposition）膜であることを特徴とする請求項９に記載の装置。
  11. 　前記第１の絶縁膜が、シリコンおよび酸素の両方を含有し、前記第２の絶縁膜が酸素を含有しないこと、を特徴とする請求項９に記載の装置。
  12. 　前記活性領域と前記第２の絶縁膜との間に挟まれた前記第１の絶縁膜の幅が、平面視で１０ｎｍ乃至１００ｎｍであることを特徴とする請求項９に記載の装置。
  13. 　基板上にストッパー膜を形成する工程と、
    　前記ストッパー膜をパターンニングすると共に前記基板に溝を形成する工程と、
    　ＦＣＶＤ法により、前記溝の側壁面を覆うと共に前記溝の下部を埋設する第１の絶縁膜を形成する工程と、
    　前記第１の絶縁膜を覆うと共に前記溝の上部を埋設する第２の絶縁膜を形成する工程と、
    　前記ストッパー膜と前記第２の絶縁膜のそれぞれの上表面が概略平坦面を成すように研磨する工程と、
    　前記ストッパー膜を除去する工程と、
    　高誘電率を有するゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜を覆う金属材料を含有するゲート電極を形成する工程を備えること、を特徴とする装置の製造方法。
  14. 　前記基板と前記第２の絶縁膜との間に挟まれた前記第１の絶縁膜の幅が、平面視で１０ｎｍ乃至１００ｎｍとなるように、前記第１の絶縁膜を形成する条件を設定して行うことを特徴とする請求項１３に記載の装置の製造方法。
  15. 　前記溝として、第１の溝と該第１の溝より幅の広い第２の溝を形成し、
    　前記第１の絶縁膜を形成する工程において、前記第１の溝を完全に埋設するとともに、前記第２の溝の下部を埋設する、ことを特徴とする請求項１３に記載の装置の製造方法。
  16. 　前記第１の絶縁膜を形成する工程が、ＦＣＶＤ（flowable chemical vapor deposition）法を用いて行われることを特徴とする請求項１３に記載の装置の製造方法。
  17. 　前記第１の絶縁膜がシリコンおよび酸素の両方を含有する膜であり、前記第２の絶縁膜が酸素を含有しない膜であることを特徴とする請求項１３に記載の装置の製造方法。
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