JP2011049366A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】一つの基板上にゲート長の異なるトランジスタを形成し、ゲート長の長いトランジスタに対して少なくともＥＳＤ構造を適用する場合に、ファセットの発生を抑制し、それぞれのトランジスタに適したサイドウォール（ＳＷ）幅を形成する方法を提供する。
【解決手段】基板上にゲート絶縁膜及びゲート電極材料の積層工程、第１領域にゲート長の長い第１ゲート電極の形成工程、全面に第１絶縁膜の形成工程、第２領域に第１絶縁膜を含むゲート長の短い第２ゲート電極の形成工程、全面に第２絶縁膜の形成する工程、第２ゲート電極側壁に第２絶縁膜からなる第２ＳＷ形成工程、第１ゲート電極側壁に第１及び第２絶縁膜からなる第１ＳＷ形成工程、少なくとも第１領域の露出した基板上に選択エピ層の形成工程、選択エピ層を介して基板にイオン注入し、ＥＳＤ構造を形成する工程を備える製造方法。
【選択図】図１１

Description

本発明は、半導体装置の製造方法に関し、詳しくは、エレベーテッド・ソース／ドレイン（Elevated Source Drain：ＥＳＤ、せり上げソースドレイン、積上げソースドレインとも呼ばれる）構造を備えたトランジスタ（ＥＳＤ−Ｔｒという）を有する半導体装置の製造方法に関する。
半導体装置においては、ゲート長の異なるトランジスタを１つの基板上に混載することが良く行われている。
例えば、ダイナミック・ランダム・アクセス・メモリ（Dynamic Random Access Memory：ＤＲＡＭ）等の半導体装置では、半導体基板上に、キャパシタ等の記憶素子に接続されるメモリセルトランジスタと、メモリセルを制御するためのアレイ回路（Ｘ及びＹデコーダー）のトランジスタ、さらには、データの入出力や、アレイ回路を制御するための周辺回路のトランジスタが形成されている。一般的に、メモリセル領域では規定の領域にできるだけ多くのセルを設けるという観点から、アレイ回路及び周辺回路のトランジスタよりも微細な（ゲート長の短い）トランジスタを形成する。
従来、高速動作が要求されるアレイ回路及び周辺回路のトランジスタ（以下、アレイ回路及び周辺回路のトランジスタをあわせて、「周辺回路トランジスタ」という）は、高濃度拡散層を形成してソースドレインを低抵抗化するのが一般的である。高濃度拡散層を形成する場合、不純物のチャネル側への拡散による短チャネル効果が問題となっている。これを防止するため、ＬＤＤ構造やエクステンション領域を設けることが提案されている。さらに、半導体装置開発の世代が進むにしたがい、ソース／ドレイン拡散層をこれまで以上に基板表面から浅く形成する必要が生じてきている。
このため、ソース／ドレイン拡散層の上にエピタキシャル成長シリコン層を形成することによって、ソース／ドレイン領域を元の基板表面より迫り上げることによって、基板表面からの接合深さを浅くすると同時に、実質的なソース／ドレイン領域の接合深さを確保する構造が提案されている。このような構造は、エレベーテッド・ソース／ドレイン構造（ＥＳＤ構造）と呼ばれている。
ＥＳＤ構造を形成するには、まず、基板上にゲート電極を形成し、ゲート電極をマスクとして浅い拡散層（低濃度拡散層）を形成する。続いて、ゲート電極側壁にサイドウォール絶縁膜を形成し、露出している基板面にエピタキシャル成長シリコンを形成した後、高濃度拡散層形成用の不純物イオン注入を行い、エピタキシャル成長シリコン層と基板面に高濃度拡散層を形成する手法が一般的である。
この時、サイドウォール絶縁膜としてシリコン酸化膜を形成した場合、エピタキシャル成長シリコン層はシリコン酸化膜との接触面で成長が阻害され、ファセットが形成されることが知られている（特許文献1）。このようなファセットが形成された状態で高濃度拡散層形成のためのイオン注入を実施すると、ファセットの下方に位置する拡散層が深くなってしまい（特許文献１の図１０参照）、短チャネル効果の拡大や、また拡散層寄生容量が増大する問題が顕在化している。なお、シリコン窒化膜やシリコン酸窒化膜等の窒素を含む絶縁材料からなるサイドウォール絶縁膜では、エピタキシャル成長シリコン層の膜厚が約１００ｎｍ未満ではファセットが生じないと記載されている（段落「００５５」及び「００５６」）。
一方、セルトランジスタでは、記憶容量増大の観点から周辺回路トランジスタよりもさらに微細且つ高密度に形成するため、ゲート長はさらに短くなり、ゲート間隔も狭くなることから、短チャネル効果の抑制のためにより浅い接合とする必要がある。また、このように微細且つ高密度に形成されるセルトランジスタでは、拡散層に接続するコンタクト形成が益々困難になっており、自己整合的なコンタクト（Self-Aligned Contact:ＳＡＣ）を形成するＳＡＣプロセスが専ら使われている。
セルサイズが縮小するほど、コンタクトの大きさと接合深さが減少する傾向にあり、それに伴い、素子の電気的特性の確保、特にコンタクト抵抗を確保することが困難になりつつある。この問題を解決する方法として、特許文献２では、半導体基板面にエピタキシャル成長による単結晶シリコン層を形成し、その上にポリシリコンを形成するランディングプラグ構造が提案されている。このエピタキシャル成長シリコン層は、ランディングパッドとも呼ばれている。ランディングパッドを形成することにより、基板表面の自然酸化膜によるコンタクト抵抗増大が抑制される。
ところで、工程簡略化の観点から、セルトランジスタと周辺回路トランジスタとの製造工程を共通化することは、一般的に行われている。上記のＥＳＤ構造のトランジスタとＳＡＣ法によるセルコンタクト形成の共有点として、いずれもゲート側壁にサイドウォール膜を形成することが挙げられ、また、メモリセル領域にランディングプラグ構造を適用する場合には、共に基板面に選択エピタキシャル成長を行う点が挙げられる。しかしながら、メモリセルの縮小に伴うサイドウォール幅ないしは選択エピタキシャル成長による単結晶シリコン層の膜厚縮小が必要となり、周辺回路トランジスタにおいて、セルトランジスタ側の要求に合わせるとＥＳＤ構造による短チャネル効果抑制が困難となる。
もちろん、セルトランジスタと周辺回路トランジスタとを別々に製造すれば、各トランジスタの要求特性に見合ったトランジスタを製造することはできるが、工程数が増大し、コストアップに繋がる。
従来、ＥＳＤ構造を適用しないトランジスタでは、セルトランジスタのサイドウォール幅より周辺回路トランジスタのサイドウォール幅を厚くする手法として、シリコン窒化膜とシリコン酸化膜の２層膜をサイドウォール膜として用い、メモリセル領域からシリコン酸化膜を選択的にエッチング除去する手法が用いられてきた。しかしながら、下層のシリコン窒化膜はセルトランジスタのサイドウォールとして適した膜厚であり、選択エピタキシャル成長シリコン層は、通常、その膜厚よりも厚く形成されることから、上層のシリコン酸化膜と接触する膜厚まで成長される。この結果、ＥＳＤ構造では、上述の通り、シリコン酸化膜に対して選択性を有する選択エピタキシャル成長により、ファセットを伴った形状が再発する。
特開２０００−４９３４８号公報（図１０） 特開２００３−３３８５４２号公報
したがって、メモリセルトランジスタと周辺回路トランジスタのように、一つの基板上にゲート長の異なるトランジスタを形成し、ゲート長の長いトランジスタに対して少なくともＥＳＤ構造を適用する場合に、ファセットの発生を抑制し、それぞれのトランジスタに適したサイドウォールを形成することにより、短チャネル効果を抑制することが必要である。。
上記課題を解決可能な本発明の一実施形態では、
半導体基板上の素子分離された第１の領域及び第２の領域にゲート長の異なる第１トランジスタと第２トランジスタをそれぞれ形成する半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を介してゲート電極材料層を形成する工程、
第１の領域に第１ゲート電極を形成する工程、
第１の領域の半導体基板に、第１ゲート電極をマスクにイオン注入して、第１トランジスタ用の第１ＬＤＤ拡散層を形成する工程、
全面に第１ゲート電極のサイドウォール用の第１絶縁膜を形成する工程、
第２の領域に、第１絶縁膜を表層に有し、第１ゲート電極よりもゲート長の短い第２ゲート電極を形成する工程、
第２の領域の半導体基板に、第２ゲート電極をマスクにイオン注入して、第２トランジスタ用の第２ＬＤＤ拡散層を形成する工程、
全面に第２ゲート電極のサイドウォール用の第２絶縁膜を形成する工程、
第２の領域の第２絶縁膜を第２ゲート電極の第２サイドウォール膜に加工する工程、
第１の領域の第２絶縁膜及び第１絶縁膜を第１ゲート電極の第１サイドウォール膜に加工する工程、
少なくとも第１の領域の第１ＬＤＤ拡散層上に、第１絶縁膜の膜厚より厚い膜厚で選択エピタキシャル成長半導体層を形成する工程、
選択エピタキシャル成長半導体層を介して半導体基板にイオン注入して、エレベーテッド・ソース／ドレイン構造を形成する工程、
とを備え、
第１絶縁膜及び第２絶縁膜が選択エピタキシャル成長半導体層の成長を阻害しない膜である半導体装置の製造方法が提供される。
また本発明の別の実施形態では、
半導体基板上にメモリセル領域と周辺回路領域を備えるＤＲＡＭを含む半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を介してゲート電極材料層を形成する工程、
周辺回路領域に第１ゲート電極を形成する工程、
周辺回路領域の半導体基板に、第１ゲート電極をマスクにイオン注入して、周辺回路トランジスタ用の第１ＬＤＤ拡散層を形成する工程、
全面に第１ゲート電極のサイドウォール用の第１絶縁膜を形成する工程、
メモリセル領域に、第１絶縁膜を表層に有する第２ゲート電極を形成する工程、
メモリセル領域の半導体基板に、第２ゲート電極をマスクにイオン注入して、メモリセルトランジスタ用の第２ＬＤＤ拡散層を形成する工程、
全面に第２ゲート電極のサイドウォール用の第２絶縁膜を形成する工程、
メモリセル領域の第２絶縁膜を第２ゲート電極の第２サイドウォール膜に加工する工程、
周辺回路領域の第２絶縁膜及び第１絶縁膜を第１ゲート電極の第１サイドウォール膜に加工する工程、
第１ＬＤＤ拡散層及び第２ＬＤＤ拡散層上に、第１絶縁膜の膜厚より厚い膜厚で選択エピタキシャル成長半導体層を形成する工程、
第１ＬＤＤ拡散層上の選択エピタキシャル成長半導体層を介して周辺回路領域の半導体基板にイオン注入して、エレベーテッド・ソース／ドレイン構造を形成する工程、
とを備え、
第１絶縁膜及び第２絶縁膜が選択エピタキシャル成長半導体層の成長を阻害しない膜である半導体装置の製造方法が提供される。
ゲート長の異なるトランジスタにおいて、それぞれのトランジスタに適したサイドウオールを全て窒化シリコン膜等の選択エピタキシャル成長半導体層の成長を阻害しない膜で形成でき、選択エピタキシャル成長を阻害せず、表面が平坦な積上げシリコンを形成できる。その結果、拡散層の深さを浅く一定にできることで、短チャネル効果が抑制でき、トランジスタ能力を向上させることが可能となる。。
本発明の一実施形態に係るＤＲＡＭの製造工程を示す工程断面図である。 本発明の一実施形態に係るＤＲＡＭの製造工程を示す工程断面図である。 本発明の一実施形態に係るＤＲＡＭの製造工程を示す工程断面図である。 本発明の一実施形態に係るＤＲＡＭの製造工程を示す工程断面図である。 本発明の一実施形態に係るＤＲＡＭの製造工程を示す工程断面図である。 本発明の一実施形態に係るＤＲＡＭの製造工程を示す工程断面図である。 本発明の一実施形態に係るＤＲＡＭの製造工程を示す工程断面図である。 本発明の一実施形態に係るＤＲＡＭの製造工程を示す工程断面図である。 本発明の一実施形態に係るＤＲＡＭの製造工程を示す工程断面図である。 本発明の一実施形態に係るＤＲＡＭの製造工程を示す工程断面図である。 本発明の一実施形態に係るＤＲＡＭの製造工程を示す工程断面図である。
図１〜図１１は、実施例を説明するためのＤＲＡＭの製造工程、特にトランジスタ形成工程を示す断面図である。これらの図において、左側がメモリセル領域、右側が周辺回路領域である。ここで周辺回路領域とはアレイ回路領域も含む。
・図１ （ゲート電極材料の積層）
半導体基板１上にウエル領域（不図示）を形成する。ここで半導体基板としては、シリコン基板を用いる。ここではＰ型のウエルを形成した。次いで、半導体基板表面にアクティブ領域を区画する素子分離領域２を形成する。そして、ゲート絶縁膜３、ゲートポリポリシリコン膜４、タングステンシリサイド膜５、マスク絶縁膜６を順次形成する。ゲート絶縁膜３は、シリコン酸化膜で膜厚は５ｎｍ形成した。この他シリコン窒化酸化膜などを用いても良い。ゲートポリシリコン膜４は、ＣＶＤ法用いてリンドープトシリコン膜を４０ｎｍ成長した。タングステンシリサイド膜５はＣＶＤ法で４０ｎｍ形成した。マスク絶縁膜６は、ＣＶＤ法でシリコン窒化膜を、１００ｎｍ形成した。
・図２ （第１ゲート電極加工）
第１フォトレジスト膜７を形成後、フォトリソグラフィー技術を用いて周辺回路領域のトランジスタのゲート電極パターンを形成する。ドライエッチング技術を用いて、マスク絶縁膜６、タングステンシリサイド膜５、ゲートポリシリコン膜４、を順次パターニングする。以上により、周辺回路領域に、ゲート長１００ｎｍを持つ第１ゲート電極８が形成される。
・図３ （第１ＬＤＤ形成）
第１フォトレジスト膜７を除去し、第２フォトレジスト膜９を形成後、第２フォトレジスト膜にフォトリソグラフィー技術を用いて周辺回路領域を開口したマスクを形成する。このマスクを用いて、半導体基板に不純物をイオン注入して、周辺回路領域のトランジスタに第１ＬＤＤ拡散層１０を形成する。イオン注入は、リンをエネルギー１０ＫｅＶ、ドーズ量１．５×１０１３ａｔｏｍｓ／ｃｍ２の条件で行った。
・図４ （サイドウォール用第１絶縁膜成膜）
第２フォトレジスト膜１０を除去した後、サイドウォール膜用の第１絶縁膜１１を成長する。第１絶縁膜は、材料はシリコン窒化膜を用いた。成膜は、ＣＶＤ法を用い、厚さ３０ｎｍ形成した。メモリセル領域では、マスク絶縁膜６の上に、第１絶縁膜１１が形成される。周辺回路領域では、半導体基板上から、第１ゲート電極８の側面、上面を被覆するように形成される。
・図５ （第２ゲート電極加工）
第３フォトレジスト膜１２を形成後、フォトリソグラフィー技術を用いてメモリセル領域のトランジスタのゲート電極パターンを形成する。ゲート長は６０ｎｍ、ゲート間隔９０ｎｍのゲート電極を１５０ｎｍピッチで形成した。ドライエッチング技術を用いて、第１絶縁膜、マスク絶縁膜、タングステンシリサイド膜、ゲートポリシリコン膜、を順次パターニングする。メモリセル領域に、ゲート長６０ｎｍを持つ第２ゲート電極１３が形成される。
・図６ （第２ＬＤＤ形成）
第３フォトレジスト膜１２を除去し、第４フォトレジスト膜１４を形成後、第４フォトレジスト膜にフォトリソグラフィー技術を用いてメモリセル領域を開口したマスクを形成する。このマスクを用いて、不純物をイオン注入して、メモリセル領域のトランジスタの第２ＬＤＤ拡散層１５を形成する。イオン注入は、リンをエネルギー１０ＫｅＶ、ドーズ量１．５×１０１３ａｔｏｍｓ／ｃｍ２の条件で行った。
・図７ （サイドウォール用第２絶縁膜成膜）
第４フォトレジスト膜１４を除去し、サイドウォール膜となる第２絶縁膜１６を成長する。第２絶縁膜１６は、材料はシリコン窒化膜を用いた。成膜は、ＣＶＤ法を用い、厚さ３０ｎｍ形成した。半導体基板１上、第１及び第２ゲート電極の側面、上面を被覆するように形成される。
・図８ （第２サイドウォール形成）
第５フォトレジスト膜１７を形成後、第５フォトレジスト膜１７にフォトリソグラフィー技術を用いてメモリセル領域を開口したマスクを形成する。このマスクを用いて、第２絶縁膜１６に対してエッチバックを行い、メモリセル領域の第２ゲート電極の側壁に第２サイドウォール膜１８を形成する。第２サイドウォール膜１８は、第２絶縁膜から成り、横方向のサイドウォールの幅は、第２絶縁膜の成長膜厚に略等しく形成され、３０ｎｍに形成された。
・図９ （第１サイドウォール形成）
第５フォトレジスト膜１７を除去し、第６フォトレジスト膜１９を形成後、第６フォトレジスト膜１９にフォトリソグラフィー技術を用いて周辺回路領域を開口したマスクを形成する。このマスクを用いて、第２絶縁膜１６と第１絶縁膜１１に対して順次エッチバックを行い、周辺回路領域の第１ゲート電極の側壁に第１サイドウォール膜２０を形成する。第１サイドウォール膜２０は、下から第１絶縁膜と第２絶縁膜の積層膜から成り、横方向のサイドウォールの幅は、第１絶縁膜と第２絶縁膜のそれぞれの成長膜厚を合わせた厚さに略等しく形成され、６０ｎｍに形成された。
・図１０ （選択エピタキシャル成長）
第６フォトレジスト膜１９を除去した後、低エッチングレートのフッ酸等の薬液を用いて、半導体基板１上、第１、第２ゲート電極を覆う第１、第２絶縁膜表面を清浄化し、酸化膜等を除去し半導体基板表面を露出させる。露出した半導体基板表面上に気相選択エピタキシャル成長法を用いて、エピタキシャルシリコン層２１を成長する。成長は、ジクロルシランと塩酸を含むガスを用いた。膜厚は５０ｎｍ成長した。
メモリセル領域には、半導体基板表面から第２サイドウォール膜１８に沿って基板垂直方向にエピタキシャルシリコン層２１が形成される。第１サイドウォール膜１８に沿ったエピタキシャルシリコン層上面では、ファセットが形成されることなく概ね平らに形成された。
周辺回路領域には半導体基板表面から第１サイドウォール膜２０に沿って基板垂直方向にエピタキシャルシリコン層２１が形成される。第１サイドウォール膜２０の側壁は、下からシリコン窒化膜から成る第１絶縁膜が３０ｎｍ、シリコン窒化膜から成る第２絶縁膜が形成されている。エピタキシャルシリコン層は第１サイドウォール膜２０に沿って成長し、エピタキシャルシリコン層２１上面では、ファセットが形成されることなく概ね平らに形成された。図１０では、エピタキシャルシリコン層２１は、第２絶縁膜が存在する高さまで成長されたがファセットは形成されていない。
・図１１（ＥＳＤ構造形成）
周辺回路領域のトランジスタの半導体基板に、不純物をイオン注入してソース／ドレイン拡散層２２を形成する。イオン注入は、砒素をエネルギー３０ＫｅＶ、ドーズ量５×１０１５ａｔｏｍｓ／ｃｍ２で行った。注入後、不純物の活性化アニールを、急速熱処理法を用いて１０００℃、１０ｓｅｃで行う。
図１０の工程で述べたように、第１サイドウォール膜２０に沿ったエピタキシャルシリコン層２１上面では、ファセットが形成されることなく概ね平らな上面が得られており、イオン注入により、ゲート端部の下に位置する半導体基板領域において拡散層が深く形成される問題が発生することなく、浅いソース／ドレイン拡散層２２を形成することができる。浅いソース／ドレイン拡散層２２とイオン注入されたエピタキシャルシリコン層２１とでＥＳＤ構造２３が構成される。
図１１工程の後、層間絶縁膜形成、コンタクト形成、配線形成等を経て、デバイスが完成する。メモリセル領域においては、第２サイドウォール膜１８を用いたＳＡＣ法により、コンタクトを形成することができる。メモリセル領域のエピタキシャルシリコン層２１には、コンタクト抵抗低減のために、別途イオン注入を行っても良いし、セルコンタクトプラグをドープトポリシリコン（ＤＯＰＯＳ）で形成し、ＤＯＰＯＳから固相拡散によって不純物イオンを拡散させても良い。この結果、ランディングパッドとして形成したエピタキシャルシリコン層２１もいわゆるＥＳＤ構造となる。
本発明の製造方法では、狭ピッチでゲート電極が形成されるメモリセル領域のトランジスタには幅が薄いサイドウォール膜を形成され、高濃度の拡散層が形成される周辺回路領域のトランジスタにはメモリセルに形成したサイドウォール膜よりも厚いサイドウォール膜が形成される。周辺回路領域のサイドウォール膜が２層構造のシリコン窒化膜で構成されることで、ファセットを抑制した選択エピタキシャル層が得られ、短チャネル効果抑制が実現でき、トランジスタ能力向上が可能になる。それぞれのトランジスタに適した幅のサイドウォールを形成するには、メモリセルトランジスタ用のサイドウォールとなる第２絶縁膜をメモリセルトランジスタに適した厚みとし、周辺回路領域のトランジスタには、第１絶縁膜の膜厚を調整して、第１絶縁膜と第２絶縁膜の合計膜厚が周辺回路領域のトランジスタに適したサイドウォール幅となるようにすればよい。
また、メモリセルトランジスタでは、第２サイドウォール膜１８をマスクとするＳＡＣ法によりコンタクトが形成できると同時にエピタキシャルシリコン層２１によるランディングプラグ構造が実現でき、コンタクト抵抗の増大を抑えることが可能となる。特にセルトランジスタでは、第１絶縁膜１１をマスク絶縁膜として残すことで、ＳＡＣ法でセルコンタクトプラグを形成する際のエッチングストッパとして機能させることができ、マスク絶縁膜６のみの場合と比較して、より安全なコンタクト形成が可能となる。また、ＣＭＰ法によりセルコンタクトプラグの埋め込みを実施する際、第１絶縁膜がＣＭＰストッパとして機能することで、周辺回路領域への影響を軽減することができる。なお、メモリセル領域においては選択エピタキシャル成長半導体層は必須ではなく、コンタクト抵抗等に問題が無ければ、形成しなくても良い。
本実施例では、ＮＭＯＳトランジスタについて説明したが、ＰＭＯＳトランジスタにも適用可能である。さらに、周辺回路領域では、ＣＭＯＳ構造を形成することも可能である。
本実施例では、第１絶縁膜、第２絶縁膜の材料はシリコン窒化膜を用いた。材料としては、この材料に限らず気相エピタキシャルシリコン成長において、エピタキシャルシリコン膜に対してシリコン酸化膜よりも濡れ性が高く、選択エピタキシャル成長を阻害しない絶縁膜、例えば、窒素含有量が多いシリコン酸窒化膜などを用いることもできる。
また、本実施例では、ゲート電極構造として、ポリシリコン層上にタングステンシリサイドを形成するいわゆる「ポリサイド」構造としているが、ポリシリコン層にタングステンなどのメタル層を形成する「ポリメタル」構造や、その他、公知の構造とすることができる。
以上では、ＤＲＡＭのメモリセル領域と周辺領域のゲート長の異なるトランジスタについて説明したが、本発明はこれに限定されず、ゲート長の異なる複数のトランジスタを一つの基板上に混載した半導体装置であって、少なくともゲート長の長いトランジスタにＥＳＤ構造が採用される半導体装置であれば、いずれも適用可能である。
１ 半導体基板
２ 素子分離領域
３ ゲート絶縁膜
４ ゲートポリシリコン膜
５ タングステンシリサイド膜
６ マスク絶縁膜
７ 第１フォトレジスト膜
８ 第１ゲート電極
９ 第２フォトレジスト膜
１０ 第１ＬＤＤ拡散層
１１ 第１絶縁膜
１２ 第３フォトレジスト膜
１３ 第２ゲート電極
１４ 第４フォトレジスト膜
１５ 第２ＬＤＤ拡散層
１６ 第２絶縁膜
１７ 第５フォトレジスト膜
１８ 第２サイドウォール膜
１９ 第６フォトレジスト膜
２０ 第１サイドウォール膜
２１ エピタキシャルシリコン層
２２ ソース／ドレイン拡散層
２３ ＥＳＤ構造

Claims (9)

  1. 半導体基板上の素子分離された第１の領域及び第２の領域にゲート長の異なる第１トランジスタと第２トランジスタをそれぞれ形成する半導体装置の製造方法であって、
    半導体基板上にゲート絶縁膜を介してゲート電極材料層を形成する工程、
    第１の領域に第１ゲート電極を形成する工程、
    第１の領域の半導体基板に、第１ゲート電極をマスクにイオン注入して、第１トランジスタ用の第１ＬＤＤ拡散層を形成する工程、
    全面に第１ゲート電極のサイドウォール用の第１絶縁膜を形成する工程、
    第２の領域に、第１絶縁膜を表層に有し、第１ゲート電極よりもゲート長の短い第２ゲート電極を形成する工程、
    第２の領域の半導体基板に、第２ゲート電極をマスクにイオン注入して、第２トランジスタ用の第２ＬＤＤ拡散層を形成する工程、
    全面に第２ゲート電極のサイドウォール用の第２絶縁膜を形成する工程、
    第２の領域の第２絶縁膜を第２ゲート電極の第２サイドウォール膜に加工する工程、
    第１の領域の第２絶縁膜及び第１絶縁膜を第１ゲート電極の第１サイドウォール膜に加工する工程、
    少なくとも第１の領域の第１ＬＤＤ拡散層上に、第１絶縁膜の膜厚より厚い膜厚で選択エピタキシャル成長半導体層を形成する工程、
    選択エピタキシャル成長半導体層を介して半導体基板にイオン注入して、エレベーテッド・ソース／ドレイン構造を形成する工程、
    とを備え、
    第１絶縁膜及び第２絶縁膜が選択エピタキシャル成長半導体層の成長を阻害しない膜である半導体装置の製造方法。
  2. 選択エピタキシャル成長半導体層がシリコン層であり、第１絶縁膜及び第２絶縁膜がシリコン窒化膜である請求項１に記載の半導体装置の製造方法。
  3. 選択エピタキシャル成長半導体層を第２の領域の第２ＬＤＤ拡散層上に形成する請求項１又は２に記載の半導体装置の製造方法。
  4. 第２ＬＤＤ拡散層上の選択エピタキシャル成長半導体層の形成は、第１ＬＤＤ拡散層上の選択エピタキシャル成長半導体層の形成と同時に行われる請求項３に記載の半導体装置の製造方法。
  5. 半導体基板上にメモリセル領域と周辺回路領域を備えるＤＲＡＭを含む半導体装置の製造方法であって、
    半導体基板上にゲート絶縁膜を介してゲート電極材料層を形成する工程、
    周辺回路領域に第１ゲート電極を形成する工程、
    周辺回路領域の半導体基板に、第１ゲート電極をマスクにイオン注入して、周辺回路トランジスタ用の第１ＬＤＤ拡散層を形成する工程、
    全面に第１ゲート電極のサイドウォール用の第１絶縁膜を形成する工程、
    メモリセル領域に、第１絶縁膜を表層に有する第２ゲート電極を形成する工程、
    メモリセル領域の半導体基板に、第２ゲート電極をマスクにイオン注入して、メモリセルトランジスタ用の第２ＬＤＤ拡散層を形成する工程、
    全面に第２ゲート電極のサイドウォール用の第２絶縁膜を形成する工程、
    メモリセル領域の第２絶縁膜を第２ゲート電極の第２サイドウォール膜に加工する工程、
    周辺回路領域の第２絶縁膜及び第１絶縁膜を第１ゲート電極の第１サイドウォール膜に加工する工程、
    第１ＬＤＤ拡散層及び第２ＬＤＤ拡散層上に、第１絶縁膜の膜厚より厚い膜厚で選択エピタキシャル成長半導体層を形成する工程、
    第１ＬＤＤ拡散層上の選択エピタキシャル成長半導体層を介して周辺回路領域の半導体基板にイオン注入して、エレベーテッド・ソース／ドレイン構造を形成する工程、
    とを備え、
    第１絶縁膜及び第２絶縁膜が選択エピタキシャル成長半導体層の成長を阻害しない膜である半導体装置の製造方法。
  6. 選択エピタキシャル成長半導体層がシリコン層であり、第１絶縁膜及び第２絶縁膜がシリコン窒化膜である請求項５に記載の半導体装置の製造方法。
  7. 選択エピタキシャル成長半導体層をメモリセル領域の第２ＬＤＤ拡散層上に形成する請求項５又は６に記載の半導体装置の製造方法。
  8. 第２ＬＤＤ拡散層上の選択エピタキシャル成長半導体層の形成は、第１ＬＤＤ拡散層上の選択エピタキシャル成長半導体層の形成と同時に行われる請求項７に記載の半導体装置の製造方法。
  9. メモリセルトランジスタの拡散層コンタクトが、第２サイドウォール膜をマスクとする自己整合コンタクト法により形成され、メモリセル領域の第２ＬＤＤ拡散層上に形成される選択エピタキシャル成長半導体層をランディングパッドとするランディングプラグ構造である請求項７又は８に記載の半導体装置の製造方法。
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