JP2000049348A

JP2000049348A - エレベ―テッドソ―ス・ドレイン構造を有する半導体装置及びその製造方法

Info

Publication number: JP2000049348A
Application number: JP11149750A
Authority: JP
Inventors: Kiyotaka Miyano; 清孝宮野; Ichiro Mizushima; 一郎水島; Yoshitaka Tsunashima; 祥隆綱島; Tomohiro Saito; 友博斉藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-05-29
Filing date: 1999-05-28
Publication date: 2000-02-18

Abstract

(57)【要約】【課題】短チャネル効果及び接合リーク電流の発生を抑
制できるエレベーテッドソース・ドレイン構造を有する
半導体装置を提供する。【解決手段】エレベーテッドソース・ドレイン構造を有
するMOSトランジスタが形成される半導体装置は、前記
ＭＯＳトランジスタのゲート電極の側壁に形成され、か
つその底面が前記シリコン基板表面から離れて第１のゲ
ート側壁絶縁膜が形成される。この第１のゲート側壁絶
縁膜と前記ゲート電極との間および前記第１のゲート側
壁絶縁膜の底面に第２のゲート側壁絶縁膜が形成され
る。この底面に形成された部分が前記第１のゲート側壁
絶縁膜の底面の内、前記ゲート電極寄りの内側底面部分
に存在する。エレベーテッドソース膜及びエレベーテッ
ドドレイン膜は、前記第１のゲート側壁絶縁膜と接した
箇所において、ファセットが無い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特にソース領域およびドレイン領域
が元々のシリコン基板の表面よりも迫り上げられた構造
を有する半導体装置およびその製造方法に関する。

【０００２】ＭＯＳ型集積回路において、微細かつ高速
な素子を実現するために、ソース拡散層およびドレイン
拡散層上にＣｏシリサイド膜やＴｉシリサイド膜などの
金属シリサイド膜を自己整合的に形成するサリサイド
（ＳＡＬＩＣＩＤＥ：ＳｅｌｆＡｌｉｇｎｅｄＳｉｌ
ｉｃｉｄｅ）技術が開発されている。

【０００３】一方、微細化が進むにつれソース拡散層お
よびドレイン拡散層をこれまで以上に基板表面から浅く
形成する必要が生じている。

【０００４】ところが、上記のようなＳＡＬＩＣＩＤＥ
技術を微細化された素子に適用することを考えると、高
融点金属膜とシリコン基板とのシリサイド化反応が、高
融点金属膜がシリコン基板のシリコンを消費しながら進
むことから、基板表面からの浅い領域でのウエルとソー
ス領域、又はドレイン領域との接合（ジョイント）を形
成することは困難なものとなる。

【０００５】この問題を解決するために、シリコン基板
表面のソース領域およびドレイン領域上にエピタキシャ
ルシリコン膜を形成することによって、ソース領域およ
びドレイン領域の表面を元々のシリコン基板の表面より
も迫り上げることが行われている。

【０００６】次いで、エピタキシャルシリコン膜を介し
て基板表面に不純物イオンを注入し、次に高融点金属膜
を堆積してシリサイド化反応を行うことで、低抵抗のソ
ース領域およびドレイン領域を形成すると同時に、元々
の基板表面からの浅い領域に接合を形成することが提案
されている。

【０００７】このようにソース領域およびドレイン領域
上にシリコンをエピタキシャル成長させ、ソース領域お
よびドレイン領域の表面を元々のシリコン基板の表面よ
りも迫り上げる技術は、エレベーテッドソース・ドレイ
ン技術と呼ばれている。

【０００８】また、ソース領域およびドレイン領域が元
々の基板表面よりも迫り上げられた構造のことを以下エ
レベーテッドソース・ドレイン構造という。

【０００９】図１０に、従来のエレベーテッドソース・
ドレイン構造を有するＭＯＳトランジスタの断面図を示
す。

【００１０】シリコン基板８１上にはゲート酸化膜８２
を介してポリシリコンからなるゲート電極８３が形成さ
れている。このゲート電極８３の側壁にはＳｉＯ₂ライ
ナー８４を介して窒化シリコン（ＳｉＮ）からなるゲー
ト側壁ＳｉＮ膜８５が形成されている。

【００１１】また、シリコン基板８１の表面にはソース
拡散層８６およびドレイン拡散層８７が自己整合的に形
成されている。これらのソース拡散層８６およびドレイ
ン拡散層８７上にはそれぞれ単結晶シリコンからなるソ
ースシリコン膜８８およびドレインシリコン膜８９がエ
ピタキシャル成長法によって形成されている。

【００１２】しかし、この種のエレベーテッドソース・
ドレイン構造を有するＭＯＳトランジスタには、以下の
ような問題があった。

【００１３】すなわち、エレベーテッドソース膜８８お
よびエレベーテッドドレイン膜８９は、ゲート側壁Ｓｉ
Ｎ膜８５のそれぞれの下端において、ファセット９０が
生じるため、その箇所でソース領域およびドレイン領域
の迫り上げが不十分となる。

【００１４】そのため、エレベーテッドソース膜８８お
よびエレベーテッドドレイン膜８９を介して不純物イオ
ンを基板表面に注入し、ソース拡散層８６およびドレイ
ン拡散層９７を形成する際に、迫り上げが不十分ところ
ではソース拡散層８６およびドレイン拡散層８７は深く
て高不純物濃度のものとなる。

【００１５】その結果、トランジスタ駆動時にチャネル
領域に生じる電場によりチャネル領域に空乏層が形成さ
れ、｜Ｖ_th｜（しきい値電圧の絶対値）の低下やソース
−ドレイン間の耐圧が低下する。すなわち、短チャネル
効果の問題が生じる。

【００１６】さらに、ファセットの生じた個所では基板
表面からの浅い領域での接合が形成できないために、そ
こで接合リーク電流が生じ、これがトランジスタの特性
を著しく劣化させる原因となっていた。

【００１７】上述の如く、ＳＡＬＩＣＩＤＥ技術を微細
化されたＭＯＳトランジスタに適用する場合を考える
と、高融点金属膜がシリコン基板のシリコンを消費しな
がら進むことから、浅い接合を形成することは困難なも
のとなる。

【００１８】そこで、エレベーテッドソース・ドレイン
構造を持ったＭＯＳトランジがこれまでに提案された。
すなわち、ソース領域およびドレイン領域上にエピタキ
シャルシリコン膜を形成し、ソース領域およびドレイン
領域の表面を元々の基板表面よりも迫り上げてから、不
純物イオンの注入、シリサイド反応を行うことによっ
て、低抵抗かつ接合の浅いソース拡散層およびドレイン
拡散層を形成することが提案された。

【００１９】しかしながら、エピタキシャルシリコン膜
はゲートエッジ下端においてファセットが生じるため、
その箇所でソース領域およびドレイン領域の迫り上げが
不十分となる。

【００２０】その結果、迫り上げが不十分ところでは、
深いソース拡散層およびドレイン拡散層は深くて高不純
物濃度のものとなるため、短チャネル効果が生じるとい
う問題があった。さらに、ファセットの生じた個所では
浅い接合が形成されないために、そこで接合リーク電流
が生じるという問題が指摘されていた。

【００２１】

【発明が解決しようとする課題】本発明は、上記事情を
考慮してなされたもので、その目的とするところは、短
チャネル効果および接合リーク電流の発生が抑制された
エレベーテッドソース・ドレイン構造を有する半導体装
置およびその製造方法を提供することにある。

【００２２】又、本発明の他の目的は、ソース・ゲート
間及びソース・ドレイン間の容量を削減でき、更に接合
リークやソース・ドレイン間の耐圧劣化の少ない良好な
特性が得られるエレベーテッドソース・ドレイン構造を
有する半導体装置及びその製造方法を提供することにあ
る。

【００２３】

【課題を解決するための手段】本発明は、上記目的を達
成するため、以下のように構成されている。

【００２４】本発明のエレベーテッドソース・ドレイン
構造を有する半導体装置（請求項１）は、シリコン基板
と、前記シリコン基板表面に絶縁膜を介して設けられる
ゲート電極と、前記シリコン基板表面のソース領域およ
びドレイン領域上に、少なくともそれらの表面部分が前
記シリコン基板表面から迫り上げられたエレベーテッド
ソース膜及びエレベーテッドドレイン膜とが形成される
ことによって、前記ソース領域およびドレイン領域の表
面が前記シリコン基板表面よりも迫り上げられた構造を
持つ半導体装置であって、前記ゲート電極の側壁に形成
され、かつその底面が前記シリコン基板表面から離れて
形成された第１のゲート側壁絶縁膜と、この第１のゲー
ト側壁絶縁膜と前記ゲート電極との間および前記第１の
ゲート側壁絶縁膜の底面に形成され、前記第１のゲート
側壁絶縁膜の材料と異なる材料からなり、この底面に形
成された部分が前記第１のゲート側壁絶縁膜の底面の
内、前記ゲート電極寄りの内側底面部分に存在する第２
のゲート側壁絶縁膜と；より成ることを特徴とする。

【００２５】このとき、前記シリコン基板と前記第２の
ゲート側壁絶縁膜が存在しない部分の前記第１のゲート
側壁絶縁膜の底面との間（請求項２）には空隙が存在す
る。この空隙には前記エレベーテッドソース膜及びエレ
ベーテッドドレイン膜のファセットが存在し、かつこの
ファセットと前記シリコン基板とのなす角度をθ、前記
シリコン基板と前記第１のゲート側壁絶縁膜の底面との
間の距離をｙ、前記第２のゲート側壁絶縁膜が存在しな
い部分の前記第１のゲート側壁絶縁膜の底面のチャネル
長方向の寸法をｘとした場合に、ｙ／ｘ＜ｔａｎθの条
件を満たす（請求項３）ことを特徴としている。

【００２６】このとき、前記シリコン基板（請求項４）
の主面は｛１００｝、前記ゲート電極の長手方向は、前
記シリコン基板の＜１１０＞方向であり、かつ前記シリ
コン基板と前記第２のゲート側壁絶縁膜が存在しない部
分の前記第１のゲート側壁絶縁膜の底面との間には空隙
が存在し、且つこの空隙には前記エレベーテッドソース
膜及びエレベーテッドドレイン膜のファセットが存在
し、これらファセットと前記シリコン基板とのなす角度
がそれぞれ２５．２３°、かつ前記シリコン基板と前記
第１のゲート側壁絶縁膜の底面との間の距離をｙ、前記
第２のゲート側壁絶縁膜が存在しない部分の前記第１の
ゲート側壁絶縁膜の底面のチャネル長方向の寸法をｘと
した場合に、ｙ／ｘ＜ｔａｎ（２５．２３°）の条件を
満たすことを特徴としている。

【００２７】又、このとき、前記第１のゲート側壁絶縁
膜の材料は、窒素を含むシリコン化合物であり、前記第
２のゲート側壁絶縁膜の材料は、窒素を含まないシリコ
ン化合物であることが好ましい。

【００２８】又、本発明のエレベーテッドソース・ドレ
イン構造を有する半導体装置（請求項５）は、シリコン
基板と、前記シリコン基板表面に絶縁膜を介して設けら
れるゲート電極と、前記シリコン基板表面のソース領域
およびドレイン領域上に、少なくともそれらの表面部分
が金属シリサイド膜である導電性を有する前記シリコン
基板表面から迫り上げられたエレベーテッドソース膜及
びエレベーテッドドレイン膜とが形成されることによっ
て、前記ソース領域およびドレイン領域の表面が前記シ
リコン基板表面よりも迫り上げられた構造を持つ半導体
装置であって、前記ゲート電極の側壁に形成され、且つ
底面が前記シリコン基板表面から離れて形成され、且つ
窒素を含むシリコン化合物からなる第１のゲート側壁絶
縁膜と、この第１のゲート側壁絶縁膜と前記ゲート電極
との間および前記第１のゲート側壁絶縁膜の底面に形成
され、且つ前記シリコン化合物と異なる第２のゲート側
壁絶縁膜と、を有することを特徴としている。

【００２９】又、この発明のエレベーテッドソース・ド
レイン構造を有する半導体装置の製造方法（請求項６）
は、シリコン基板上にゲート絶縁膜を介してゲート電極
を形成する工程と、前記ゲート絶縁膜および前記ゲート
電極を覆うように、全面に第１の絶縁膜を形成する工程
と、前記第１の絶縁膜上に該第１の絶縁膜の材料よりも
速いエッチング速度でエッチングできる材料からなる第
２の絶縁膜を形成する工程と、前記第１の絶縁膜を前記
シリコン基板に対してのエッチングストッパに用いて前
記第２の絶縁膜を全面エッチングすることによって、前
記ゲート電極の側壁に前記第１の絶縁膜を介して前記第
２の絶縁膜を選択的に残置させる工程と、前記第２の絶
縁膜で覆われていない領域の前記第１の絶縁膜をエッチ
ングすることによって除去するとともに、前記第１の絶
縁膜を前記第２の絶縁膜と前記シリコン基板との間に選
択的に残置させる工程と、前記第１および第２の絶縁膜
周囲の前記シリコン基板の表面を露出させた状態でシリ
コンのエピタキシャル成長を行って、前記第１および第
２の絶縁膜周囲の前記シリコン基板上に、前記第２の絶
縁膜と接する箇所にファセットのないシリコン膜を形成
する工程と、前記シリコン膜を介して前記シリコン基板
の表面に不純物イオンを注入した後にアニールを行うこ
とによって、前記シリコン基板の表面にソース拡散層お
よびドレイン拡散層を形成する工程と、前記シリコン膜
の少なくとも表面部分を金属シリサイド膜に変える工程
と；より成ることを特徴としている。

【００３０】このとき、前記第1の絶縁膜は、窒素を含
まないシリコン化合物であり、前記第２の絶縁膜は、窒
素を含むシリコン化合物より成ることが好ましい。

【００３１】本発明のエレベーテッドソース・ドレイン
構造を有するＭＯＳトランジスタが形成される半導体装
置（請求項７）は、シリコン基板と、前記シリコン基板
表面に形成されるゲート電極と、前記シリコン基板表面
のソース領域およびドレイン領域上に、少なくともそれ
らの表面部分が前記シリコン基板表面から迫り上げられ
たエレベーテッドソース膜及びエレベーテッドドレイン
膜とが形成され、前記ソース領域およびドレイン領域の
表面が前記シリコン基板表面よりも迫り上げられた構造
を持つＭＯＳトランジスタが形成される半導体装置であ
って、前記ＭＯＳトランジスタのゲート電極の側壁に形
成された第１のゲート側壁絶縁膜と、この第１のゲート
側壁絶縁膜と前記ゲート電極との間および前記第１のゲ
ート側壁絶縁膜の底面に形成され、前記第１のゲート側
壁絶縁膜の材料と異なる材料からなり、前記シリコン基
板の表面と前記第１のゲート側壁絶縁膜の底面との間に
形成され、前記ゲート電極寄りの内側底面部分に存在す
る第２のゲート側壁絶縁膜とを有することを特徴として
いる。

【００３２】このとき、前記ゲート電極は、多結晶シリ
コンとシリコン窒化膜を積層して形成されることが好ま
しい。又、本発明のエレベーテッドソース・ドレイン
構造を有する半導体装置（請求項８）は、シリコン基板
と、前記シリコン基板表面に絶縁膜を介して設けられる
ゲート電極と、前記シリコン基板表面のソース領域およ
びドレイン領域上に、前記シリコン基板表面から迫り上
げられたエレベーテッドソース膜及びエレベーテッドド
レイン膜が形成されることによって、前記ソース領域お
よびドレイン領域の表面が前記シリコン基板表面よりも
迫り上げられた構造を持つ半導体装置であって、前記ゲ
ート電極の側壁に形成され、かつその底面が部分的に前
記シリコン基板表面から離れて形成されたゲート側壁絶
縁膜と、前記ゲート側壁絶縁膜の底面と前記シリコン基
板表面との間に部分的に形成されたライナー層と、前記
ゲート電極の底面と前記シリコン基板の表面との間及び
前記ゲート側壁絶縁膜の内面に形成されるゲート絶縁膜
と、前記ゲート絶縁膜を介し前記シリコン基板の露出表
面上であって、前記ゲート絶縁膜で囲まれた溝内に設け
られ、その上面が平坦化されたゲート電極と、より成る
ことを特徴としている。

【００３３】このとき、前記エレベーテッドソース膜及
びエレベーテッドドレイン膜は、前記第１のゲート側壁
絶縁膜と接した箇所において、ファセットが無い（請求
項９）ことを特徴としている。

【００３４】このとき、前記シリコン基板の露出表面上
の前記ゲート絶縁膜と前記ゲート電極との間に介在され
る反応防止膜を更に含むことができる。

【００３５】又、前記ゲート電極は、少なくとも単一の
金属層から成ることが好ましい。又、このときの前記ゲ
ート電極は、タングステン、Al、Cu のいずれか一つで
あることが好ましい。

【００３６】更に、前記反応防止膜は、窒化チタン、窒
化タングステン、窒化タンタルのいずれか一つであるこ
とが好ましい。

【００３７】又、このとき、前記シリコン基板と前記ゲ
ート側壁絶縁膜との間には空隙が存在する（請求項１
０）ことを特徴とする。

【００３８】この空隙（請求項１１）には前記エレベー
テッドソース膜及びエレベーテッドドレイン膜のファセ
ットが存在し、かつこのファセットと前記シリコン基板
とのなす角度をθ、前記シリコン基板と前記ゲート側壁
絶縁膜の底面との間の距離をｙ、前記ライナー層が存在
しない部分の前記ゲート側壁絶縁膜の底面のチャネル長
方向の寸法をｘとした場合に、ｙ／ｘ＜ｔａｎθの条件
を満たすことを特徴としている。

【００３９】又、このとき、前記シリコン基板（請求項
１２）の主面は、｛１００｝、前記ゲート電極の長手方
向は前記シリコン基板の＜１１０＞方向であり、かつ前
記シリコン基板と前記ライナー層が存在しない部分の前
記ゲート側壁絶縁膜の底面との間には空隙が存在し、且
つこの空隙には前記エレベーテッドソース膜及びエレベ
ーテッドドレイン膜のファセットが存在し、これらファ
セットと前記シリコン基板とのなす角度がそれぞれ２
５．２３°、かつ前記シリコン基板と前記ゲート側壁絶
縁膜の底面との間の距離をｙ、前記ライナー部材のゲー
ト側壁絶縁膜が存在しない部分の前記ゲート側壁絶縁膜
の底面のチャネル長方向の寸法をｘとした場合に、ｙ／
ｘ＜ｔａｎ（２５．２３°）の条件を満たすことを特徴
としている。

【００４０】更に、この発明のエレベーテッドソース・
ドレイン構造を有する半導体装置の製造方法（請求項１
３）は、シリコン基板上にバッファ酸化膜を介してダミ
ーゲート電極を形成する工程と、前記ダミーゲート電
極をマスクとして前記シリコン基板にイオン注入を行う
工程と、前記バッファ酸化膜および前記ダミーゲート電
極を覆うように、全面にライナー層（SiO2)を形成する
工程と、前記ライナー層上に第１の絶縁膜を形成する工
程と、前記第１の絶縁膜を全面エッチングすることによ
って、前記ゲート電極の側壁に前記ライナー層を介して
前記第１の絶縁膜を選択的に残置させゲート側壁を形成
する工程と、前記第１の絶縁膜で覆われていない領域の
前記ライナー層をエッチングすることによって除去する
とともに、前記ライナー層を前記第１の絶縁膜の側壁の
下底と前記シリコン基板との間に残置させる工程と、前
記ライナー層及び前記第１の絶縁膜の側壁の周囲の前記
シリコン基板の表面を露出させた状態でシリコンのエピ
タキシャル成長を行って、前記ライナー層及び前記第１
の絶縁膜の側壁の周囲の前記シリコン基板上にシリコン
膜を形成する工程と、前記シリコン膜を介して前記シリ
コン基板の表面に不純物イオンを注入した後にアニール
を行うことによって、前記シリコン基板の表面にソース
拡散層およびドレイン拡散層を形成する工程と、前記ダ
ミーゲート電極、前記ライナー層、及び前記第１の絶縁
膜の側壁上に層間絶縁膜を堆積した後、前記層間絶縁膜
表面を平坦化し、前記ダミーゲート電極表面を露出する
工程と、前記ダミーゲート電極、次いで前記バッファ酸
化膜を除去し前記シリコン基板表面を露出する工程と、
前記露出されたシリコン基板表面及び前記第１の絶縁膜
の側壁内面にゲート絶縁膜を形成する工程と、前記シリ
コン基板の露出表面上であって、前記ゲート絶縁膜で囲
まれた溝内に、その上面が平坦化されたゲート電極を埋
め込む工程と、より成ることを特徴とする。このとき、
前記ゲート電極（請求項１４）は、金属であり、更に ,
前記ゲート絶縁膜で囲まれた溝内に、前記ゲート電極を
埋め込む工程の前に、前記シリコン基板の露出表面上の
前記ゲート絶縁膜と前記ゲート電極との間に反応防止膜
を介在させる工程を含むことを特徴としている。

【００４１】

【発明の実施の形態】以下本発明の一実施例について説
明する前に、本発明の概要を図１１及び図１２を参照し
て説明する。

【００４２】図１１は、エレベーテッドソース・ドレイ
ン構造を有するＭＯＳトランジスタの要部断面図、エレ
ベーテッドソース膜、および図１２（a）乃至図１２
（d）は、エレベーテッドドレイン膜の成長過程を示す
各断面図である。

【００４３】本発明者らは、エレベーテッドソース・ド
レイン構造を持ったＭＯＳトランジスタのファセットの
発生は、ゲートエッジやＳＴＩ（ＳｈａｌｌｏｗＴｒ
ｅｎｃｈＩｓｏｌａｔｉｏｎ）エッジ等におけるＳｉ
Ｏ₂膜との境界部分で起こることを明らかにした。

【００４４】例えば、ゲート側壁絶縁膜の材料として通
常のＳｉＯ₂を用いた場合には、図１１に示すように、
エレベーテッドソース膜８８およびエレベーテッドドレ
イン膜８９（エピタキシャルシリコン層）は、ゲート側
壁ＳｉＯ₂膜９１（ゲートエッジ）に接した箇所で｛３
１１｝結晶面からなるファセット９０を生じることが明
らかになっている。

【００４５】例えば、図１２（a）に示すように、ゲー
ト電極８３の側壁にＳｉＯ₂ライナー８４を介してゲー
ト側壁ＳｉＮ膜８５が形成されていて、ソース領域およ
びドレイン領域の基板表面が露出した状態で、シリコン
の選択エピタキシャル成長を行う。

【００４６】そうすると、図１２（b）に示すように、
エレベーテッドソース膜８８およびエレベーテッドドレ
イン膜８９（エピタキシャルシリコン膜）が当初ゲート
酸化膜８２（ＳｉＯ₂膜）に沿って成長する。

【００４７】しかる後、ＳｉＯ₂ライナー８４に沿って
成長するため、ゲート酸化膜８２とＳｉＯ₂ライナー８
４とのエッジで構成される実質的にＳｉＯ₂膜のエッジ
に沿ってエピタキシャル成膜した場合と等しくなる結
果、ゲートエッジ下端で｛３１１｝面からなるファセッ
ト９０が生じてしまう。

【００４８】次に図１２（b）に示す状態を保持しなが
らシリコンのエピタキシャル成長を続けると、図１２
（c）に示すように、ファセット面がゲート側壁ＳｉＮ
膜８５の底面端部に接触し、そのファセット面の一部
は、ゲート側壁ＳｉＮ膜８５の外部に露出することとな
る。

【００４９】図１３は、これを証明する実験結果を示す
顕微鏡写真（ＳＥＭ像）である。

【００５０】ＳｉＮ膜（厚さ：２４０ｎｍ）／ＳｉＯ₂
膜（厚さ：５０ｎｍ）のパターン上にシリコンをエピタ
キシャル成長させ、（図１２（b）の状態に相当する）
その後さらにシリコンのエピタキシャル成長を続けた場
合に得られるの顕微鏡写真である。

【００５１】図１２（c）及び図１３から明らかなよう
に、ファセット面はエピタキシャル成長が続いている間
は常に表面が露出しているため、ファセット９０が消え
ることなくシリコンがエピタキシャル成長してしまう。

【００５２】その結果、図１２（d）に示すように、ゲ
ートエッジ下端にファセット９０を有するエレベーテッ
ドソース膜８８およびエレベーテッドドレイン膜８９が
形成されることになる。

【００５３】本発明は、図１２（a）乃至図１２（d）
をに参照して述べたゲートエッジでのファセット９０の
発生を抑制するために、ゲート側壁絶縁膜８５の材料と
ゲート側壁絶縁膜８５のエッジ下端の形状（構造）を工
夫することによって、前述したファセットの発生を抑制
するものである。

【００５４】以下図面を参照して、本発明の第１の実施
例について説明する。

【００５５】まず、材料上の特徴を述べる。本発明で
は、ゲート側壁絶縁膜の材料として、窒化シリコン（Ｓ
ｉＮ）または窒化酸化シリコン（ＳｉＯＮ）等の窒素を
含む絶縁材料を用いる。

【００５６】何故なら、この種の絶縁材料を用いた場合
には、エレベーテッドソース膜およびエレベーテッドド
レイン膜（エピタキシャルシリコン膜）のそれぞれの膜
厚が約１００ｎｍ未満ではファセットが生じないことが
本発明者らの研究で明らかになったからである。

【００５７】次に形状（構造）上の特徴を述べる。

【００５８】ここでは、ＳｉＮからなるゲート側壁絶縁
膜（ゲート側壁ＳｉＮ膜）を用いた場合について説明す
る。

【００５９】先ず、図１において、シリコン基板上であ
って、ゲート側壁ＳｉＮ膜８５の下部に在るＳｉＯ_２ラ
イナー８４を希フッ酸水溶液等を用いて横方向にエッチ
ング除去する。

【００６０】この後、シリコン基板上のシリコン層に選
択エピタキシャル成長を行なわせると、ＳｉＯ₂ライナ
ー８４に接触して形成されたファセット９０の上端部が
ゲート側壁ＳｉＮ膜８５の底面に接触する。

【００６１】このため、ファセット９０の面が、ゲート
側壁ＳｉＮ膜８５の底面に隠れ、ゲート側壁ＳｉＮ膜８
５の外側に露出せず、以降の成長においてファセット９
０の成長を防ぐことができる。

【００６２】拡大図で示すように、このとき発生するフ
ァセット９０の角度をθとすると、（ゲート側壁ＳｉＮ膜の底面とシリコン基板との間の距離ｙ）／（横方向エッチング量ｘ）＜ｔａｎθ …（式１）となるように、横方向エッチング量ｘ、言い換えればＳ
ｉＯ₂ライナー８４が形成されいない部分のゲート側壁
ＳｉＮ膜８５の底面のチャネル長方向の寸法を制御する
ことで、図１に示した構造を得ることができる。θの値
は発生するファセットの結晶面が分かれば求めることが
できる。

【００６３】例えば、通常の半導体プロセスで用いられ
る｛１００｝ウェハー上に形成された＜１１０＞方向の
パターン上にシリコンを気相エピタキシャル成長させる
場合には、パターンエッジにおいて｛３１１｝面がファ
セットとして優先的に発生するため、θ＝２５．２３゜
とすれば良い。

【００６４】さらに詳しく述べると、実際に発生するフ
ァセット面が、｛３１１｝面と、｛３１１｝面より急峻
な面との複合面となった場合には、他に発生するファセ
ット面が｛３１１｝面よりも急峻なファセット角（上記
で定義したθ）を有する場合においては、｛３１１｝面
のみが発生すると仮定して（式１）に従って横方向エッ
チング量ｘ、ＳｉＯ₂ライナーの厚さｙを決定すれば十
分である。

【００６５】以上のようにしてゲート側壁ＳｉＮ膜８５
の下端部においてファセットのないエピタキシャルシリ
コン層を形成することができる。

【００６６】図６は、実際に(式１)を満足している場合
には、ＳｉＮ膜に接触した箇所ではファセットが生じて
いないことを示す顕微鏡写真（断面ＳＥＭ像）を示す。
このとき、ＳｉＮ膜（厚さ：２４０ｎｍ）／ＳｉＯ₂膜
（厚さ：５０ｎｍ）のパターン上にシリコンをエピタキ
シャル成長させた実験試料を用いている。

【００６７】一方、ライナー材料としてＳｉＯＮを用い
た場合にはＳｉＯＮはＳｉＮと同じ性質を持っているの
で、以上のようなＳｉＯ₂ライナーの横方向エッチング
によるゲート側壁ＳｉＮ膜の底部の形状制御（パラメー
タｘ，ｙ，θの制御）によらずに、ファセットの発生を
抑制することもできる。

【００６８】したがって、この場合には、ゲート側壁Ｓ
ｉＮ膜８５の底部の形状に注意する必要はない。

【００６９】次に、本発明の具体的な第一の実施の形態
について、図２乃至図４を参照して説明する。

【００７０】図２乃至図４は、本発明の第１の実施形態
に係るエレベーテッドソース・ドレイン構造を有するＭ
ＯＳトランジスタの製造方法を示す各工程断面図であ
る。

【００７１】まず、図２（a）に示すように、主面が
｛１００｝のシリコン基板1の表面にＡｓ（砒素）イオ
ンを注入し、続いてアニールを行うことによって、深さ
１μｍ程度のｎ型ウェル２を形成する。

【００７２】次に図２（b）に示すように、シリコン基
板１の表面に浅いトレンチを形成し、このトレンチの内
部を酸化膜3で埋め込むことによってＳＴＩ（Silicon T
rench Isolation)によって、ＭＯＳトランジスタの形成
領域を規定する素子分離領域を形成する。酸化膜３の
膜厚（トレンチの深さ）は、例えば６００ｎｍ程度であ
る。

【００７３】次に図２（ｃ）に示すように、厚さ１０ｎ
ｍ程度の保護酸化膜4を例えば熱酸化によって基板表面
に形成した後、ＭＯＳトランジスタのしきい値電圧を調
整するために、保護酸化膜４を介して基板表面に不純物
イオン５を注入する。この後、保護酸化膜４を剥離す
る。

【００７４】次に図２（d）に示すように、厚さ数ｎｍ
程度のゲート酸化膜6を熱酸化によって形成した後、こ
のゲート酸化膜６上に多結晶シリコンからなるゲート電
極7を形成する。このゲート電極７の長手方向はシリコ
ン基板１の＜１１０＞方向に選んである。

【００７５】ゲート電極７の具体的な形成方法は以下の
通りである。すなわち、ゲート酸化膜６上にゲート電極
７となる厚さ２００ｎｍの多結晶シリコン膜をＣＶＤ法
等によって堆積した後、この多結晶シリコン膜上にフォ
トレジストパターンを形成し、これをマスクにして多結
晶シリコン膜をエッチングすることにより形成する。

【００７６】次に図３（e）に示すように、ゲート電極
７をマスクにして不純物イオンを基板表面に注入し、し
かる後アニールを行って、低不純物濃度の浅いソース拡
散層8およびドレイン拡散層（ＬＤＤ）9を自己整合的に
形成する。

【００７７】イオン注入の条件は、例えばＢＦ₂のイオ
ン注入であれば、加速電圧は１０ＫｅＶ、ドーズ量５×
１０¹⁴ｃｍ^-2である。

【００７８】次に図３（f）に示すように、全面にＳｉ
Ｏ₂からなる厚さ１０ｎｍのＳｉＯ₂ライナー10をＬＰ
ＣＶＤ法により堆積し、続いてＬＰＣＶＤ法によりＳｉ
Ｏ₂ライナー１０上に厚さ７０ｎｍ程度のシリコン窒化
膜11を被覆性良く堆積する。

【００７９】ＳｉＯ₂ライナー１０は、後工程でエッチ
ングストッパに用いるので、ＳｉＯ₂ ライナー１０の膜
厚は１０ｎｍ程度以上の膜厚を要する。

【００８０】次に図３（g）に示すように、ＳｉＯ₂ラ
イナー１０をシリコン基板１に対してのエッチングスト
パーに用いて、シリコン窒化膜１１の全面をＲＩＥ法に
てエッチングし、ゲート電極７の側壁にＳｉＯ₂ライナ
ー１０を介してシリコン窒化膜１１を選択的に残置させ
る。以下、この残ったシリコン窒化膜１１をゲート側
壁ＳｉＮ膜１１という。

【００８１】なお、本実施形態では、ＳｉＯ₂ライナー
１０が消滅しないようにエッチングを行ったが、ＳｉＯ
₂ライナー１０の下地であるゲート酸化膜６が消滅しな
ければ、ＳｉＯ₂ライナー１０は消滅しても良い。

【００８２】このようなエッチングは、ゲート酸化膜６
（熱酸化膜）がＳｉＯ₂ライナー１０（ＬＰＣＶＤ膜）
よりも緻密な膜であることから容易に行うことができ
る。

【００８３】次に図３（h）に示すように、希弗酸水溶
液等を用いたウエットエッチング（等方性エッチング）
によって、ゲート側壁ＳｉＮ膜１１により覆われていな
い領域のＳｉＯ₂ライナー１０およびゲート酸化膜６を
除去するとともに、ゲート側壁ＳｉＮ膜１１の底面のＳ
ｉＯ₂ライナー１０およびゲート酸化膜６を横方向にエ
ッチングすることにより、ＳｉＯ₂ライナー１０および
ゲート酸化膜６をゲート側壁ＳｉＮ膜１１よりも内側の
部分に選択的に残置させる。

【００８４】ここで、後工程のシリコンのエピタキシャ
ル成長の際における、主面｛１００｝のシリコン基板１
を用いた場合の｛３１１｝ファセットの発生を抑制する
ために、図１の説明で定義したファセットの角度θを２
３．５゜とすれば良い。

【００８５】図１で定義した距離ｙは、ここではＳｉＯ
₂ライナー１０とゲート酸化膜６の合計膜厚ｄに相当す
る。したがって、ＳｉＯ₂ライナー１０およびゲート酸
化膜６の膜厚に対しての横方向エッチング量ｘ［ｎｍ］
が、ｄ／ｘ＜ｔａｎ２５．３゜を満たすようにエッチン
グを行う。

【００８６】本実施形態では、ＳｉＯ₂ライナー１０の
膜厚を１０ｎｍ、ゲート酸化膜６の膜厚を数ｎｍとして
いる。ここで、ゲート酸化膜６の膜厚を高々３ｎｍとす
れば、ｄ＝１３となるので、ｘ＞２７．５とすれば良
い。

【００８７】このようにしてＳｉＯ₂ライナー１０およ
びゲート酸化膜６を横方向に所定量エッチングすること
により、ゲート側壁ＳｉＮ膜１１の底面とシリコン基板
との間には所定寸法の空隙が形成されることになる。

【００８８】次に図４（i）に示すように、気相選択エ
ピタキシャル成長法により、ＳｉＯ₂ ライナー１０およ
びゲート酸化膜６を除去して現れたソース拡散層８およ
びドレイン拡散層９上に厚さ５０ｎｍ程度のエピタキシ
ャルシリコン膜（単結晶シリコン膜）12を形成する。

【００８９】また、エピタキシャルシリコン膜１２の原
料ガスとしては、例えばＳｉＨ₂Ｃｌ₂ガスとＨＣｌガ
スの混合ガスをＨ₂ガスで希釈したものを用いる。ま
た、圧力は、例えば１０Ｔｏｒｒ台の低圧力に設定す
る。なお、原料ガスとしては、ＳｉＨ₄ガスを用いても
良い。

【００９０】エピタキシャルシリコン膜１２は、その膜
厚が１０ｎｍ未満の成長の初期段階では、ＳｉＯ₂ライ
ナー１０と接するため｛３１１｝面のファセット13を生
じる。

【００９１】そして、成長が進み、膜厚が１０ｎｍを越
えると、ファセット１３はゲート側壁ＳｉＮライナー１
０の底面に隠れ、エピタキシャルシリコンはゲート側壁
ＳｉＮ膜１１の側面に接しながら成長する。

【００９２】したがって、ゲートエッジ下端において、
エピタキシャルシリコン膜１２は、その膜厚が１０ｎｍ
を越えた成長の段階で、ファセットを生じることはな
い。

【００９３】ただし、ファセットを生じないようにする
ためには、エピタキシャルシリコン膜１２のゲート側壁
ＳｉＮ膜１１の底面からの膜厚は、１００ｎｍ未満であ
る必要がある。何故なら、１００ｎｍ以上になると、Ｓ
ｉＮ膜に沿ってエピタキシャル成長してもファセットが
生じるからである。

【００９４】なお、ゲート電極７上にもエピタキシャル
シリコン膜１２が形成されるが、このゲート電極７上の
多結晶シリコン膜は、下地であるゲート電極７が多結晶
シリコン膜であることから、ソース拡散層８およびドレ
イン拡散層９上のエピタキシャルシリコン膜１２のよう
な単結晶シリコン膜とはならない。

【００９５】また、図には、素子分離絶縁膜である酸化
膜３上にもエピタキシャルシリコン膜１２が成長してい
る様子が描かれているが、酸化膜３上に成長させないこ
ともできる。

【００９６】次に図４（ｊ）に示すように、ゲート電極
７、ゲート側壁ＳｉＮ膜１１をマスクにして、不純物イ
オンを基板表面に注入し、しかる後アニールを行って、
ソース拡散層８およびドレイン拡散層９よりも高不純物
濃度で深いソース拡散層14およびドレイン拡散層15を自
己整合的に形成する。イオン注入の条件は、例えばＢＦ
₂のイオン注入であれば、加速電圧は４０ＫｅＶ、ドー
ズ量３×１０¹⁵ｃｍ^-2である。

【００９７】ゲート側壁ＳｉＮ膜１１に接した箇所のエ
ピタキシャルシリコン膜１２にはファッセトがないの
で、短チャネル効果や接合リーク電流の原因であるゲー
トエッジにおいて深くて高不純物濃度の領域を持ったソ
ース拡散層１４およびドレイン拡散層１５に形成される
ことはない。

【００９８】次に図４（k）に示すように、通常のサリ
サイド技術を用いて、金属シリサイド膜16を自己整合的
に形成した後、層間絶縁膜17を全面に堆積する。

【００９９】最後に、層間絶縁膜17にコンタクトホール
を開口し、Ａｌ配線（ソース電極、ドレイン電極）18を
形成して、エレベーテッドソース・ドレイン構造を有す
るＭＯＳトランジスタが完成する。

【０１００】なお、ここでは、エピタキシャルシリコン
膜１２の全てをシリサイド化して金属シリサイド膜１６
を形成したが、エピタキシャルシリコン膜１２の上部だ
けを金属シリサイド膜１６に変えても良い。

【０１０１】以上述べたように本実施形態によれば、ラ
イナーとしてＳｉＯ₂ライナー１０、ゲート側壁絶縁膜
としてゲート側壁ＳｉＮ膜１１を用い、さらにゲート側
壁ＳｉＮ膜１１の底面のＳｉＯ₂ライナー１０を横方向
に所定量除去してゲート側壁ＳｉＮ膜１１の底面とシリ
コン基板１との間に所定寸法の空隙を形成した後に、シ
リコンのエピタキシャル成長させることによって、ゲー
ト側壁ＳｉＮ膜１１に接した箇所においてファセットの
無いエピタキシャルシリコン膜１２を形成できるように
なる。

【０１０２】したがって、このファセットの無いエピタ
キシャルシリコン膜１２を介して基板表面に不純物イオ
ンを注入してソース拡散層１４およびドレイン拡散層１
５を形成することにより、短チャネル効果や接合リーク
電流の原因であるゲートエッジにおける高不純物濃度の
深い拡散層を形成せずに済むので、短チャネル効果や接
合リーク電流の問題のない微細なＭＯＳトランジスタを
実現できるようになる。

【０１０３】次に、本発明のエレベーテッドソース・ド
レイン構造を有する半導体装置及びその製造方法の第２
の実施形態について説明する。

【０１０４】図５（a）乃至図５（c）は、エレベーテッ
ドソース・ドレイン構造を有するＭＯＳトランジスタの
製造方法を示す各工程の断面図である。

【０１０５】なお、図２乃至図４と対応する部分には同
一符号を付してあり、その構成の説明は省略する。

【０１０６】この第２の実施形態が第１の実施形態と異
なる点は、ＳｉＮライナー１０の代わりにＳｉＯＮライ
ナー１９を用いたことにある。

【０１０７】図５（a）に示す工程断面図は、第１の実
施形態の図２及び図３に示す工程で得られた工程断面図
と同じであり、ＳｉＯＮライナー１９を用いた点を除い
て第１の実施形態と同じである。

【０１０８】次に、図５（ｂ）に示すように、ゲート
側壁ＳｉＮ膜１１で覆われていない領域のＳｉＯ₂ライ
ナー１９およびゲート酸化膜６を除去する。このとき、
ＳｉＯＮライナー１９は横方向にエッチングする必要は
ない。

【０１０９】次に図５（c）に示すように、気相選択エ
ピタキシャル成長法により、ソース拡散層８およびドレ
イン拡散層９上に厚さ５０ｎｍ程度のエピタキシャルシ
リコン膜１２を形成する。

【０１１０】ここで、シリコンのエピタキシャル成長に
関して、ＳｉＯＮはＳｉＮと同様の性質を持っているた
め、すなわちエピタキシャルシリコン膜１２がＳｉＯＮ
膜に接しながら成長する場合には、ＳｉＮ膜に接しなが
ら成長する場合と同様にファセットを生じることなく平
坦に成長する。

【０１１１】したがって、ＳｉＯＮライナー１９が横方
向にエッチングされていなくても、図５（c）に示すよ
うにファセットのないエピタキシャルシリコン層１１が
形成される。

【０１１２】この後に続く工程は、第１の実施形態を示
す図４までの工程と同じである。この第２の実施形態に
おいても第１の実施形態と同様な効果が得られる。

【０１１３】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態では、単体のＭ
ＯＳトランジスタの場合について説明したが、本発明は
互いにチャネルの導電型の異なるＭＯＳトランジスタか
らなるデバイスであるＣＭＯＳトランジスタにも適用で
きる。

【０１１４】次に、本発明の第３の実施例としてダマシ
ンゲートトランジスタの製造方法を図７乃至図９を参照
して以下に説明する。

【０１１５】シリコンから成る半導体基板に既知の方法
で、浅溝型素子分離（STI)により素子領域を形成する。
図示しないが、例えばシリコン基板上にバッファ酸化膜
を介してマスクとなるシリコン窒化膜を堆積させ、転写
用のレジストをパターニングした後、RIE(Reactive Ion
Etching)によりシリコン窒化膜に素子領域のパターン
を形成する。

【０１１６】次に、レジストを除去した後、シリコン窒
化膜をマスクとして素子分離領域のシリコン基板をエッ
チングする。次に、素子分離領域にシリコン酸化膜など
の絶縁膜を堆積させ、CMP(Chemical Mechanical Polish
ing)などでマスクであるシリコン窒化膜上面まで平坦化
する。

【０１１７】その後、シリコン窒化膜とバッファ酸化膜
を除去することで素子領域と素子分離領域とが形成され
る。必要に応じて、トランジスタ形成領域全面に不純物
を注入することでトランジスタのチャネル部分の不純物
濃度の調整を行う。

【０１１８】図７（a）に示すように、シリコン基板上
２０上にバッファ酸化膜２１を形成し、非結晶又は、多
結晶シリコン２２とシリコン窒化膜２３を順に堆積させ
る。

【０１１９】レジストを塗布し、ゲート電極を形成すべ
き部分にゲートパターンを転写させ、それをマスクにシ
リコン窒化膜２３と多結晶シリコン２２の異方性エッ
チングを行うことでダミーゲート２４を形成する。

【０１２０】次に、例えば、BF2ガスを用いて１０keV,5
x1014 cm^-2程度の条件でダミーゲートをマスクとして
Bのイオン注入を行い、ソース領域、ドレイン領域の一
部となるべき、LDD(Lightly Doped Drain)と呼ばれる領
域を形成する。

【０１２１】次に、LP-CVD法等を用いて１０nm程度のSi
O2を堆積するか、又は、酸化することで、これをライナ
ー層２５とする。次いで、LP-CVD法等により７０nm程度
のSiN層をライナー層２５に対して被覆性よく堆積し、R
IEによりゲート側壁にのみSiNを残しSiNゲート側壁２６
とする。

【０１２２】前述の酸化膜ライナー層２５は、SiNをRIE
する際のエッチングストッパーの役割を果たす。

【０１２３】尚、図７（a）に示したように、ゲート側
壁２６を残すのみでSiNを完全にエッチングすると、ラ
イナー層２５であるSiO2層もややエッチングされる場合
があるが、ライナー層２５が残留していればSi基板２０
は、RIEから保護できていてダメージは、発生しない。

【０１２４】この後、Si選択エピタキシャル成長を行う
が、エピタキシャル成長のためには、基板の結晶性をエ
ピタキシャル層が引き継ぐことが必要であるためにソー
ス・ドレイン上に残存するSiO2を除去する必要がある。

【０１２５】そこで、エピタキシャル成長前に希フッ酸
等によるエッチングによるなどして予めソース・ドレイ
ン上のSiO2を除去しておく。

【０１２６】希フッ酸等によるウエット処理のような等
方性エッチングでは、ソース・ドレイン上の自然酸化膜
だけではなくSiNゲート側壁２６の底部の酸化膜もエッ
チングされる。（図７（b））上記実施例では、{１００}基板を用いた場合の{３１１}
ファセットの生成を抑えるために、図１で定義したθを
２３．５°とすればよい。

【０１２７】図１で定義したyは、本実施例のSiO2ライ
ナー２５の厚さに相当する。従って、SiO2ライナー２５
の厚さ１０nmに対して横方向エッチング量xは、10/x<ta
n25.3より、ｘ>２１nm を満たすようにエッチングを行
う。

【０１２８】引き続き気相選択エピタキシャル成長法に
より、ソース・ドレイン領域に選択的に５０nm程度のエ
ピタキシャルSi層を形成する。図７（c）で示す本実施
例では、SiH2Cl2/HClをH2で希釈した混合ガスを用い、
１０Torr台の低圧雰囲気でエピタキシャル成長を行う場
合について記述するが、SiH4等を用いた場合でも本発明
を有効に適用することが可能である。

【０１２９】エピタキシャルSiの膜厚が１０nm未満の成
長の初期段階ではエピタキシャルSi膜は、SiO2ライナー
２５と接するため、｛３１１｝面のファセット２８が生
じるが、膜厚１０nm未満を超える時点での成長の初期段
階ではファセット２８は、SiNゲート側壁２６の底部に
隠れるため、SiNゲート側壁２６に接した部分のエピタ
キシャルSiは、１０nm以上の膜厚を有するときファセッ
ト２８が生じることはない。

【０１３０】続いて、例えば BF2ガスを用いて４０keV,
3ｘ１０１５cm^-2程度の Bのイオン注入をダミーゲート
２４及びSiN側壁２６をマスクとして低抵抗化するため
にエピタキシャルSi膜２７部分に行い、イオン注入後に
アニールを行い、高濃度拡散層としてソース拡散層及び
ドレイン拡散層をシリコン基板上に形成する。

【０１３１】尚、ソース・ドレイン拡散層部分を低抵抗
化するために、エピタキシャルSi部分上面にシリサイド
を形成することもできる。この場合、拡散層のイオン注
入の前にシリサイド形成工程があってもよい。

【０１３２】本発明によりファセットのないエピタキシ
ャルSi膜をソース・ドレイン上に選択的に形成してある
ため、SiN側壁２６とエピタキシャルSi膜２７との間の
基板に、より深いイオン注入が入ることがないので異常
拡散が起こることはなく、接合リークや、ソース・ドレ
イン間の耐圧劣化等の少ない良好な特性を得ることが可
能となる。この後は、図８（d）に示すように、全面に
例えばTEOS等の層間絶縁膜２９を堆積させた後、CMPな
どで層間絶縁膜２９を平坦化させるとともにダミーゲー
ト２４上の上面のシリコン窒化膜を露出させる。

【０１３３】次いで、図８（e）に示すように熱りん酸
処理によりシリコン窒化膜SiN 23 を除去した後、CDE(C
hemical Dry Etching)によりダミーゲート２４の多結晶
シリコン２２を除去する。

【０１３４】ダミーゲート２４を除去した溝部分におい
て、バッファとして形成したシリコン酸化膜２１を希ふ
っ酸処理を用いて除去することでシリコン基板表面を露
出させる。

【０１３５】このときの前記SiN側壁２６下底の部分的
拡大図を図９（g）に示す。次に図８（f）に示すように
シリコン基板表面を酸化させるか、又は、絶縁膜（例え
ば酸化タンタル）を堆積させることによってゲート絶縁
膜３１を形成する。

【０１３６】場合によってシリコン基板との間に例えば
窒化層等の界面層３０を形成してもよい。このときの前
記ゲート絶縁膜３１及び前記SiN側壁２６の下底の部分
拡大図を図９（ｈ）に示す。

【０１３７】図９（i）に示すように本実施例では、ゲ
ート材料を金属のタングステンとすると、反応防止膜３
２として例えば窒化チタンを形成させた後、溝部分にタ
ングステンを形成し、CMP等で平坦化することで、ゲー
トタングステン電極３３を溝に埋め込む。このとき、上
面は、平坦に仕上がっている。

【０１３８】尚、前記ゲート絶縁膜は、例えば Ta2O5
より成り、誘電率は、シリコン酸化膜より高い。

【０１３９】上記図８（d）に示した工程の後にシリコ
ン窒化膜SiN 23を除去する際に、前記SiN側壁２６の上
部が表面から露出し、同時にエッチング除去される場合
がある。その場合は、前記SiN側壁２６の上部にゲート
電極が埋め込まれる。

【０１４０】しかしながら、この場合もそのエッチング
深さはSiN膜の厚さ程度にとどまるので、エピタキシャ
ルSi膜２７に接するほどにまでエッチングされることは
なく、ゲート電極により短絡されることはない。従っ
て、ゲート・ソース間及びゲート・ドレイン間のリーク
電流が増加することはない。

【０１４１】その後は、通常のトランジスタ形成工程に
従う。つまり、層間絶縁膜を全面に堆積させ、ゲートコ
ンタクトホールのパターニングをした後、異方性エッチ
ングによってコンタクトホールを形成する。

【０１４２】反応防止層として窒化チタンを形成した
後、ゲート配線となるアルミを形成する。ゲート配線を
パターニングによりレジストに転写し、エッチングによ
りアルミを除去することによりゲート配線を完成する。

【０１４３】上述したダマシンゲートトランジスタの製
造方法を示す第３の実施例によれば、ソース・ドレイン
イオンの注入及びアニール、Siエピタキシャル成長等の
７００℃程度以上の高温熱工程が終了した後にゲート絶
縁膜３１を形成することができる。

【０１４４】又、このゲート絶縁膜３１の形成工程の後
は、もはや５００℃以上の高温工程は、必要とされな
い。従って、高温工程で物性の変化が起こる、Ta2O5,BS
T等の高誘電体膜をゲート絶縁膜として用い、良好な特
性を得ることができる。

【０１４５】また、上記第３の実施例によれば、製造さ
れたダマシンゲートトランジスタでは、前述した第１、
第２の実施例による製造方法により製造されたトランジ
スタと同様に、ソース領域及びドレイン領域であるエピ
タキシャルシリコン層とゲート電極との間が一部、エピ
タキシャルシリコン形成時のファセットにより空洞とな
っている。

【０１４６】このためソース・ゲート間及びソース・ド
レイン間の容量を削減することができる。このとき、ラ
イナー膜２５の一部が前記SiN側壁２６の下底に残って
いる。

【０１４７】本発明は、上記実施形態に限定されるもの
ではなく、本発明の要旨を逸脱しない範囲で種々に変形
して実施することができる。

【０１４８】例えば、層間膜及びゲート材料の平坦化に
CMPを用いているが、エッチバックでも形成できる。

【０１４９】又、ゲート部分に関しては、CMPで平坦化
を行わずにパターニングとエッチングによりゲート電極
を形成してもよい。ゲート電極は、タングステンに限ら
ず、アルミニウムや銅などの他の金属でも可能である。

【０１５０】又、反応防止膜としては、窒化チタンの他
に、窒化タングステン、窒化タンタルでもよい。尚、電
極自体が金属ではなく、リンを含んだ多結晶シリコンの
場合は、反応防止膜を必要としない。ゲート絶縁膜は、
酸化タンタルに限らず誘電率の高い絶縁膜であればよ
い。又、ダミーゲートを除去した際に、バッファ酸化膜
越しにイオン注入することで局所的なしきい値調整を行
うこともできる。拡散層を形成するためにイオン注入し
た不純物は、Bに限らずPでもよい。

【０１５１】P-拡散層を形成する場合は、Bや BF2等を
用いることによって実現できる。

【０１５２】尚、それぞれのイオン種においてイオン注
入条件は、異なるものである。

【０１５３】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。

【０１５４】

【発明の効果】以上説明したように、本発明のエレベー
テッドソース・ドレイン構造を有するMOSトランジスタ
を形成する半導体装置およびその製造方法によれば、短
チャネル効果および接合リーク電流の発生が抑制され
る。

【０１５５】又、本発明のエレベーテッドソース・ドレ
イン構造を有するダマシンゲートトランジスタが形成さ
れる半導体装置及びその製造方法によれば、ソース・ゲ
ート間及びソース・ドレイン間の容量を削減でき、更に
接合リークやソース・ドレイン間の耐圧劣化の少ない良
好な特性が得られる。

【図面の簡単な説明】

【図１】本発明に係るエレベーテッドソース・ドレイン
構造を有するＭＯＳトランジスタおよびその一部を拡大
して示す断面図。

【図２】本発明の第１の実施形態に係るエレベーテッド
ソース・ドレイン構造を有するＭＯＳトランジスタの製
造方法を示す各工程断面図。

【図３】図２に示す製造工程に続くＭＯＳトランジスタ
の製造方法を示す各工程断面図。

【図４】図３に示す製造工程に続くＭＯＳトランジスタ
の製造方法を示す各工程断面図。

【図５】本発明の第２の実施形態に係るエレベーテッド
ソース・ドレイン構造を有するＭＯＳトランジスタの製
造方法を示す各工程断面図。

【図６】本発明に係るエレベーテッドソース・ドレイン
構造を有するＭＯＳトランジスタのエレベーテッドソー
ス膜およびドレイン膜に相当する基板上に形成された微
細パターンを示す顕微鏡写真。

【図７】本発明の第３の実施形態に係るエレベーテッド
ソース・ドレイン構造を有するＭＯＳトランジスタの製
造方法を示す各工程図を示す。

【図８】図７に示す製造工程に続くＭＯＳトランジスタ
の製造方法を示す各工程図を示す。

【図９】図８に示す工程断面図の内の部分的拡大断面図
及び最終工程断面図を示す。

【図１０】従来のエレベーテッドソース・ドレイン構造
を有するＭＯＳトランジスタの断面図を示す。

【図１１】本発明の概要を説明するためのエレベーテッ
ドソース・ドレイン構造を有するＭＯＳトランジスタの
断面図。

【図１２】図１１に示すエレベーテッドソース・ドレイ
ン構造を有するＭＯＳトランジスタのエレベーテッド・
ソース膜及びエレベーテッド・ドレイン膜の成長過程を
示す各断面図。

【図１３】図１２に示すエレベーテッドソース・ドレイ
ン構造を有するＭＯＳトランジスタのエレベーテッドソ
ース膜およびドレイン膜に相当する基板上に形成された
微細パターンを示す顕微鏡写真。

【符号の説明】

１…シリコン基板７…ゲート電極１０…ライナー膜１１…ゲート側壁絶縁膜１２…エピタキシャル絶縁膜１３…ファセット１６…金属シリサイド膜２０…シリコン基板２４…ダミーゲート２５…SiO2ライナー２６…SiNゲート側壁２７…エピタキシャルSi膜２８…ファセット３１…ゲート絶縁膜３２…反応防止膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者綱島祥隆神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内 (72)発明者斉藤友博神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内

Claims

【特許請求の範囲】

【請求項１】シリコン基板と、前記シリコン基板表面に絶縁膜を介して設けられたゲー
ト電極と、前記シリコン基板表面のソース領域およびドレイン領域
上に、少なくともそれらの表面部分が前記シリコン基板
表面から迫り上げられたエレベーテッドソース膜及びエ
レベーテッドドレイン膜とが形成されることによって、
前記ソース領域およびドレイン領域の表面が前記シリコ
ン基板表面よりも迫り上げられた構造を持つ半導体装置
であって、前記ゲート電極の側壁に形成され、かつその底面が前記
シリコン基板表面から離れて形成された第１のゲート側
壁絶縁膜と、この第１のゲート側壁絶縁膜と前記ゲート電極との間お
よび前記第１のゲート側壁絶縁膜の底面に形成され、前
記第１のゲート側壁絶縁膜の材料と異なる材料からな
り、この底面に形成された部分が前記第１のゲート側壁
絶縁膜の底面の内、前記ゲート電極寄りの内側底面部分
に存在する第２のゲート側壁絶縁膜とより成ることを特
徴とする、エレベーテッドソース・ドレイン構造を有す
る半導体装置。
【請求項２】前記シリコン基板と前記第２のゲート側壁
絶縁膜が存在しない部分の前記第１のゲート側壁絶縁膜
の底面との間には空隙が存在することを特徴とする請求
項１記載のエレベーテッドソース・ドレイン構造を有す
る半導体装置。
【請求項３】前記空隙には、前記エレベーテッドソース
膜及びエレベーテッドドレイン膜のファセットが存在
し、かつこのファセットと前記シリコン基板とのなす角
度をθ、前記シリコン基板と前記第１のゲート側壁絶縁
膜の底面との間の距離をｙ、前記第２のゲート側壁絶縁
膜が存在しない部分の前記第１のゲート側壁絶縁膜の底
面のチャネル長方向の寸法をｘとした場合に、ｙ／ｘ＜
ｔａｎθの条件を満たすことを特徴とする請求項２記載
のエレベーテッドソース・ドレイン構造を有する半導体
装置。
【請求項４】前記シリコン基板の主面は｛１００｝、前
記ゲート電極の長手方向は前記シリコン基板の＜１１０
＞方向であり、かつ前記シリコン基板と前記第２のゲー
ト側壁絶縁膜が存在しない部分の前記第１のゲート側壁
絶縁膜の底面との間には空隙が存在し、且つこの空隙に
は前記エレベーテッドソース膜及びエレベーテッドドレ
イン膜のファセットが存在し、これらファセットと前記
シリコン基板とのなす角度がそれぞれ２５．２３°、か
つ前記シリコン基板と前記第１のゲート側壁絶縁膜の底
面との間の距離をｙ、前記第２のゲート側壁絶縁膜が存
在しない部分の前記第１のゲート側壁絶縁膜の底面のチ
ャネル長方向の寸法をｘとした場合に、ｙ／ｘ＜ｔａｎ
（２５．２３°）の条件を満たすことを特徴とする請求
項１記載のエレベーテッドソース・ドレイン構造を有す
る半導体装置。
【請求項５】シリコン基板と、前記シリコン基板表面に絶縁膜を介して設けられるゲー
ト電極と、前記シリコン基板表面のソース領域およびドレイン領域
上に、少なくともそれらの表面部分が前記シリコン基板
表面から迫り上げられたエレベーテッドソース膜及びエ
レベーテッドドレイン膜とが形成されることによって、
前記ソース領域およびドレイン領域の表面が前記シリコ
ン基板表面よりも迫り上げられた構造を持つ半導体装置
であって、前記ゲート電極の側壁に形成され、且つ底面が前記シリ
コン基板表面から離れて形成され、且つ窒素を含むシリ
コン化合物からなる第１のゲート側壁絶縁膜と、この第１のゲート側壁絶縁膜と前記ゲート電極との間お
よび前記第１のゲート側壁絶縁膜の底面に形成され、且
つ前記シリコン化合物と異なる第２のゲート側壁絶縁膜
と、を有することを特徴とするエレベーテッドソース
・ドレイン構造を有する半導体装置。
【請求項６】シリコン基板上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、前記ゲート絶縁膜および前記ゲート電極を覆うように、
全面に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に該第１の絶縁膜と異なる材料より
なる第２の絶縁膜を形成する工程と、前記第１の絶縁膜を前記シリコン基板に対してのエッチ
ングストッパに用いて前記第２の絶縁膜の表面をエッチ
ングすることによって、前記ゲート電極の側壁に前記第
１の絶縁膜を介して前記第２の絶縁膜を選択的に残置さ
せる工程と、前記第２の絶縁膜で覆われていない領域の前記第１の絶
縁膜をエッチングすることによって除去するとともに、
前記第１の絶縁膜を前記第２の絶縁膜と前記シリコン基
板との間に選択的に残置させる工程と、前記第１および第２の絶縁膜周囲の前記シリコン基板の
表面を露出させた状態でシリコンのエピタキシャル成長
を行って、前記第１および第２の絶縁膜周囲の前記シリ
コン基板上に、前記第２の絶縁膜と接する箇所にファセ
ットのないシリコン膜を形成する工程と、前記シリコン膜を介して前記シリコン基板の表面に不純
物イオンを注入した後にアニールを行うことによって、
前記シリコン基板の表面にソース拡散層およびドレイン
拡散層を形成する工程と、前記シリコン膜の少なくとも表面部分を金属シリサイド
膜に変える工程と；より成るエレベーテッドソース・ド
レイン構造を有する半導体装置の製造方法。
【請求項７】シリコン基板と、前記シリコン基板表面に形成されるゲート電極と、前記シリコン基板表面のソース領域およびドレイン領域
上に、少なくともそれらの表面部分が前記シリコン基板
表面から迫り上げられたエレベーテッドソース膜及びエ
レベーテッドドレイン膜が形成され、前記ソース領域お
よびドレイン領域の表面が前記シリコン基板表面よりも
迫り上げられた構造を持つ半導体装置であって、前記ゲ
ート電極の側壁に形成された第１のゲート側壁絶縁膜
と、この第１のゲート側壁絶縁膜と前記ゲート電極との間お
よび前記第１のゲート側壁絶縁膜の底面に形成され、前
記第１のゲート側壁絶縁膜の材料と異なる材料からな
り、前記シリコン基板の表面と前記第１のゲート側壁絶
縁膜の底面との間に形成され、前記ゲート電極寄りの内
側底面部分に存在する第２のゲート側壁絶縁膜とを有す
ることを特徴とするエレベーテッドソース・ドレイン
構造を有する半導体装置。
【請求項８】シリコン基板と；前記シリコン基板表面に
絶縁膜を介して設けられるゲート電極と；前記シリコン
基板表面のソース領域およびドレイン領域上に、前記シ
リコン基板表面から迫り上げられたエレベーテッドソー
ス膜及びエレベーテッドドレイン膜が形成されることに
よって、前記ソース領域およびドレイン領域の表面が前
記シリコン基板表面よりも迫り上げられた構造を持つＭ
ＯＳトランジスタが形成される半導体装置であって、前
記ゲート電極の側壁に形成され、かつその底面が部分的
に前記シリコン基板表面から離れて形成されたゲート側
壁絶縁膜と、前記ゲート側壁絶縁膜の底面と前記シリコン基板表面と
の間に部分的に形成されたライナー層と、前記ゲート電極の底面と前記シリコン基板の表面との間
及び前記ゲート側壁絶縁膜の内面に形成されるゲート絶
縁膜と、前記ゲート絶縁膜を介し前記シリコン基板の露出表面上
であって、前記ゲート絶縁膜で囲まれた溝内に設けら
れ、その上面が平坦化されたゲート電極と、より成るこ
とを特徴とするエレベーテッドソース・ドレイン構造を
有する半導体装置。
【請求項９】前記エレベーテッドソース膜及びエレベー
テッドドレイン膜は、前記第１のゲート側壁絶縁膜と接
した箇所において、ファセットが無いことを特徴とす
る、請求項１、５、７或いは８に記載のエレベーテッド
ソース・ドレイン構造を有する半導体装置。
【請求項１０】前記シリコン基板と前記ゲート側壁絶縁
膜との間には空隙が存在することを特徴とする請求項９
記載のエレベーテッドソース・ドレイン構造を有する半
導体装置。
【請求項１１】前記空隙には、前記エレベーテッドソー
ス膜及びエレベーテッドドレイン膜のファセットが存在
し、かつこのファセットと前記シリコン基板とのなす角
度をθ、前記シリコン基板と前記第１のゲート側壁絶縁
膜の底面との間の距離をｙ、前記第２のゲート側壁絶縁
膜が存在しない部分の前記第１のゲート側壁絶縁膜の底
面のチャネル長方向の寸法をｘとした場合に、ｙ／ｘ＜
ｔａｎθの条件を満たすことを特徴とする請求項１０記
載のエレベーテッドソース・ドレイン構造を有する半導
体装置。
【請求項１２】前記シリコン基板の主面は｛１００｝、
前記ゲート電極の長手方向は前記シリコン基板の＜１１
０＞方向であり、かつ前記シリコン基板と前記ライナー
層が存在しない部分の前記ゲート側壁絶縁膜の底面との
間には空隙が存在し、且つこの空隙には前記エレベーテ
ッドソース膜及びエレベーテッドドレイン膜のファセッ
トが存在し、これらファセットと前記シリコン基板との
なす角度がそれぞれ２５．２３°、かつ前記シリコン基
板と前記ゲート側壁絶縁膜の底面との間の距離をｙ、前
記ライナー部材のゲート側壁絶縁膜が存在しない部分の
前記ゲート側壁絶縁膜の底面のチャネル長方向の寸法を
ｘとした場合に、ｙ／ｘ＜ｔａｎ（２５．２３°）の条
件を満たすことを特徴とする請求項８記載のエレベーテ
ッドソース・ドレイン構造を有する半導体装置。
【請求項１３】シリコン基板上にバッファ酸化膜を介し
てダミーゲート電極を形成する工程と、前記ダミーゲート電極をマスクとして前記シリコン基板
にイオン注入を行う工程と、前記バッファ酸化膜および前記ダミーゲート電極を覆う
ように、全面にライナー層（SiO2)を形成する工程と、前記ライナー層上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜を全面エッチングすることによって、
前記ゲート電極の側壁に前記ライナー層を介して前記第
１の絶縁膜を選択的に残置させゲート側壁を形成する工
程と、前記第１の絶縁膜で覆われていない領域の前記ライナー
層をエッチングすることによって除去するとともに、前
記ライナー層を前記第１の絶縁膜の側壁の下底と前記シ
リコン基板との間に残置させる工程と、前記ライナー層及び前記第１の絶縁膜の側壁の周囲の前
記シリコン基板の表面を露出させた状態でシリコンのエ
ピタキシャル成長を行って、前記ライナー層及び前記第
１の絶縁膜の側壁の周囲の前記シリコン基板上にシリコ
ン膜を形成する工程と、前記シリコン膜を介して前記シリコン基板の表面に不純
物イオンを注入した後にアニールを行うことによって、
前記シリコン基板の表面にソース拡散層およびドレイン
拡散層を形成する工程と、前記ダミーゲート電極、前記ライナー層、及び前記第１
の絶縁膜の側壁上に層間絶縁膜を堆積した後、前記層間
絶縁膜表面を平坦化し、前記ダミーゲート電極表面を露
出する工程と、前記ダミーゲート電極、次いで前記バッファ酸化膜を除
去し前記シリコン基板表面を露出する工程と、前記露出されたシリコン基板表面及び前記第１の絶縁膜
の側壁内面にゲート絶縁膜を形成する工程と、前記シリコン基板の露出表面上であって、前記ゲート絶
縁膜で囲まれた溝内に、その上面が平坦化されたゲート
電極をを埋め込む工程と、より成るエレベーテッドソー
ス・ドレイン構造を有する半導体装置の製造方法。
【請求項１４】前記ゲート電極は、金属であり、更に、
前記ゲート絶縁膜で囲まれた溝内に、前記ゲート電極を
埋め込む工程の前に、前記シリコン基板の露出表面上の
前記ゲート絶縁膜と前記ゲート電極との間に反応防止膜
を介在させる工程を含むことを特徴とする請求項１３に
記載のエレベーテッドソース・ドレイン構造を有する半
導体装置の製造方法。