KR100481657B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

트랜지스터의 미세화에 관계없이 소스/드레인 영역 상의 컨택트 면적이 크고, 또한, 소자 분리 특성이 양호한 반도체 장치를 제공한다. 게이트 측벽 절연막의 단면 형상을 L자형 및 역 L자형으로 하여 게이트 전극 근방의 실리콘 기판 표면의 일부를 덮도록 하고, 소스/드레인 영역으로부터 선택적으로 에피택셜 성장한 실리콘 단결정층을 실리콘 기판 표면의 일부를 덮는 게이트 측벽 절연막의 상면으로 연장시킴으로써, 트랜지스터의 미세화에 관계없이 소스/드레인 영역 상의 컨택트 면적을 확보하여 트랜지스터의 직렬 저항을 저감시키고, 엘레베이티드 소스/드레인 구조의 고성능 MOS 트랜지스터로 이루어지는 반도체 장치를 제공한다.

Description

반도체 장치 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 특히 엘레베이티드 소스/드레인(Elebated Souce/Drain) 구조를 구비한 NMOS/PMOS형 트랜지스터의 구조와 제조 방법에 관한 것이다.
종래의 CMOS형 반도체 장치는 고속화, 고성능화의 요구에 따라 미세화가 진행되고, 이에 따라 게이트 소스/드레인 컨택트간 거리의 스케일링이 요구되고 있다. 이어서, 종래의 실리사이드 전극을 구비한 고성능 MOS 트랜지스터의 미세화에 관한 문제점을 도면을 참조하여 설명한다.
도 6의 (a)는 실리사이드 전극을 구비하는 종래의 고성능 MOS 트랜지스터의 구조를 나타내는 단면도이다. 도 6의 (a)에 도시한 MOS 트랜지스터는 실리콘 기판(101)과, 셸로우 트렌치 아이솔레이션(Shallow Trench Isolation 이하, STI라 함)의 소자 분리 절연막(102)과, 게이트 절연막(105)을 통해 실리콘 기판 상에 형성된 폴리실리콘(106)으로 이루어지는 게이트 전극과, 이것을 마스크로 하여 이온 주입함으로써 형성된 얕은 소스/드레인 확산층(107)과, 게이트 전극의 측벽에 형성된 게이트 측벽 절연막(109)과, 게이트 측벽 절연막(109)을 구비하는 게이트 전극을 마스크로 하여 이온 주입함으로써 형성된 고농도의 깊은 소스/드레인 확산층(111)과, 이 고농도의 깊은 소스/드레인 확산층(111)의 노출면 및 폴리실리콘(106)으로 이루어지는 게이트 전극 상에 형성된 코발트 실리사이드 등의 금속 실리사이드(112)로 구성된다. 여기서 S1은 고농도의 깊은 소스/드레인 확산층(111)을 덮는 금속 실리사이드의 게이트 길이 방향의 확대를 나타내는 길이이다.
반도체 장치의 미세화 시에, 스케일링에 따라 게이트 측벽 절연막(109)의 폭을 미세화하는 것이 불가결하지만, 표면이 실리사이드화된 고농도의 깊은 소스/드레인 확산층(111)과 실리콘 기판(101)과의 접합면에서의 누설 전류의 발생을 고려하면, 고농도의 깊은 소스/드레인 확산층(111)의 깊이를 어느 정도 크게 하는 것이 필요해진다. 이 때 게이트 측벽 절연막(109)의 폭을 작게 하면, 고농도의 깊은 소스/드레인 확산층(111)에 의한 쇼트 채널 효과를 억제할 수 없기 때문에, 종래 실리사이드 전극을 구비하는 고성능 MOS 트랜지스터에서, 게이트 측벽 폭을 스케일링에 의해 미세화하는 것은 곤란하였다.
한편, 게이트 측벽 절연막(109)의 끝으로부터 STI의 소자 분리 절연막(102)의 소스/드레인측의 변 가장자리까지의 거리 S1을 스케일링에 의해 축소하면, 고농도의 깊은 소스/드레인 확산층 상에 형성되는 금속 실리사이드의 면적이 감소하여, 기생 저항이 증가한다. 특히 컨택트홀을 소스/드레인 형성 영역의 코너부에 설치하는 코너 컨택트형의 MOS 트랜지스터 구조를 이용하는 경우에는, 이 기생 저항의 증가는 큰 문제로 되었다.
다음에, 상기한 문제에 관련하여 도 6의 (b)를 이용하여 실리사이드 전극을 구비하는 고성능 MOS 트랜지스터의 소스/드레인 영역과 반도체 기판 상의 배선을 접속하는 컨택트홀의 형성 방법 및 그 문제점에 대하여 상세히 설명한다. 도 6의 (b)는 실리사이드 전극을 구비하는 고성능 MOS 트랜지스터에 컨택트홀을 형성하는 공정을 나타내는 단면도이다. STI의 소자 분리 절연막(102)으로 상호 분리되어 실리사이드 전극을 구비하는 고성능 MOS 트랜지스터를 덮도록 층간 절연막(118)을 형성하고, 레지스트(도시하지 않음)와 리소그래피를 이용하여 고농도의 깊은 소스/드레인 확산층 상의 금속 실리사이드(112)와 마스크 정합하여 층간 절연막(118)에 컨택트홀(119)을 형성한다.
이 때, 도 6의 (a)의 S1을 스케일링에 의해 축소하면, 도 6의 (b)에 도시한 바와 같이 마스크 정합의 어긋남이 생겨 컨택트홀(119)이 일부 게이트 측벽 절연막(109)에 걸치게 되어, 금속 실리사이드(112)와의 접속 면적에 상당하는 거리 S2가 매우 작아진다. 반도체 기판 상의 금속 배선(도시하지 않음)과 금속 실리사이드(112)와의 접속은, 컨택트홀(119)에 금속 재료로 이루어지는 컨택트 플러그를 매립함으로써 이루어지기 때문에, S2가 작아지면, MOS 트랜지스터의 소스/드레인간의기생 저항이 증대되어 동작 속도가 저하한다.
또한, 반도체 장치 개발의 세대가 진행함에 따라, MOS 트랜지스터의 얕은 소스/드레인 확산층(107)뿐만 아니라, 고농도의 깊은 소스/드레인 확산층(111)도 얕게 하는 것이 필요해진다. 그러나, 앞에서 설명한 바와 같이, 고농도의 소스/드레인 확산층(111)을 얕게 하면, 실리사이드(112)의 형성 시에 접합 누설의 발생과 이에 따르는 CMOS 회로의 소비 전력의 증가가 문제로 된다. 그 대책으로서, 종래, 고농도의 소스/드레인 확산 영역 상에 선택적으로 단결정 실리콘층을 에피택셜 성장하고, 이 단결정 실리콘층을 포함해서 실리콘 기판 표면을 고농도화함으로써, 실질적으로 실리콘 기판에서의 고농도 확산층을 얕게 하는 엘레베이티드 소스/드레인 구조가 제안되어 왔다. 이것을 이용하면, 소스/드레인 확산 영역 상에 선택 에피택셜법에 의해 성장한 단결정 실리콘층의 표면이 실리사이드화되기 때문에, 접합 누설의 발생을 회피할 수 있다.
엘레베이티드 소스/드레인 구조를 적용할 때, STI의 소자 분리 절연막(102) 및 게이트 측벽 절연막(109)의 상면에는 단결정 실리콘층이 전혀 성장하지 않고, 소스/드레인 확산 영역의 상면에만 선택적으로 단결정 실리콘층이 성장하도록 하여, STI의 소자 분리 특성을 확보하는 것이 CMOS 회로를 정상적으로 동작시키는 데 있어서 필수적인 조건으로 된다. 그러나, 분리 폭이 작은 STI에서는, 소자 분리 절연막(102)을 트렌치에 매립할 때 매립성이 나쁘게 되는 것에 기인하여 트렌치 폭의 중앙부에 트렌치의 길이 방향에 따라 소자 분리 절연막의 시임(seam)이 발생하여, 소스/드레인 확산 영역 상에 단결정 실리콘층을 선택 성장시킬 때, 이 시임의 부분이 성장핵으로 되어 STI의 폭 방향의 중앙부에 실리콘 입자가 발생한다.
다음에, 도 7을 참조하여 엘레베이티드 소스/드레인 구조에서의 소자 분리 특성의 불량 발생에 대하여 보다 상세히 설명한다. 도 7의 (a)는 종래의 엘레베이티드 소스/드레인 구조에서의 정상적인 STI 구조를 나타내는 단면도이다. 도 7의 (a)에 도시한 STI의 소자 분리 절연막(102)은 트렌치 폭이 넓기 때문에 소자 분리 절연막(102)의 매립성이 양호하여, STI의 중앙부에서의 시임의 발생은 보이지 않는다. 따라서, 실리콘 기판(101) 상에 실리콘 단결정층(110)을 선택 에피택셜 성장시키면, STI와 실리콘 기판(101)이 인접하는 소자 분리 절연막(102)의 변 가장자리에는 실리콘 단결정층(110)이 성장하지만, 소자 분리 절연막(102)의 중앙부에는 실리콘이 성장하지 않기 때문에, 양호한 소자 분리 특성을 유지할 수 있다.
그러나, 도 7의 (b)에 도시한 바와 같이, 트렌치 폭이 좁게 되면, 소자 분리 절연막(116)에 의한 트렌치의 매립성이 불량하게 되어, 트렌치의 길이 방향에 따라 트렌치 폭의 중앙부에, 소자 분리 절연막(116)의 시임(117)이 발생된다. 이와 같이 시임(117)이 발생된 소자 분리 절연막(116)의 표면은, 에피택셜 성장 과정에서 실리콘 기판 표면 사이의 면 선택성이 저하하여, 시임(117)을 성장핵으로 하는 실리콘 결정립(110a)이 발생된다. 이 때문에, 소자 분리 절연막(116)의 표면에서의 누설 전류가 증가하고, STI의 소자 분리 특성이 저하하여 쇼트하기에 이른다. 또, 도 7의 (a), 도 7의 (b)의 설명에서, 고농도의 깊은 소스/드레인 확산층(111)은 도면을 쉽게 보기 위해서 생략되어 있다.
상기한 바와 같이 종래 엘레베이티드 소스/드레인 구조를 이용함으로써 MOS 트랜지스터의 고성능화가 도모되고 있지만, 게이트 측벽 절연막의 스케일링에 의한 미세화가 곤란하기 때문에 소스/드레인 영역 상의 컨택트의 면적이 작아져서, 컨택트홀에 의한 배선과의 접속이 곤란하게 된다고 하는 문제가 있었다. 또, STI의 미세화에 따라 트렌치 매립 시에, 소자 분리 절연막에 시임이 발생하고, 소스/드레인 확산층 상에 실리콘 단결정층을 선택 에피택셜 성장하면, 시임이 성장핵으로 되어 소자 분리 절연막 상에 실리콘 결정립이 발생되어, STI의 소자 분리 특성이 악화된다고 하는 문제가 있었다.
본 발명은 상기한 문제점을 해결하기 위해 이루어진 것으로, 스케일링에 의한 트랜지스터 구조의 미세화에 관계없이, 소스/드레인 영역 상의 컨택트 면적을 확보할 수 있는 반도체 장치와 그 제조 방법을 제공하는 것을 목적으로 하고 있다. 또한 본 발명은, STI의 미세화에 관계없이 STI에 매립되는 소자 분리 절연막의 표면과 소스/드레인 확산층 상의 기판 표면 사이에서 높은 면 선택성이 확보되어, STI의 양호한 소자 분리 특성을 유지하면서 엘레베이티드 소스/드레인 구조를 실현 가능한 반도체 장치와 그 제조 방법을 제공하는 것을 다른 목적으로 한다.
본 발명의 반도체 장치는, 엘레베이티드 소스/드레인 구조의 고성능 MOS 트랜지스터에 있어서, 게이트 측벽 절연막의 단면 형상을 L자형/역 L자형로 하여 게이트 전극 근방의 실리콘 기판 표면의 일부를 덮도록 하고, 소스/드레인 영역으로부터 에피택셜 성장한 실리콘 단결정층을 상기 실리콘 기판 표면의 일부를 덮는 게이트 측벽 절연막의 상면에 연장시킴으로써, 트랜지스터의 미세화에 관계없이 소스/드레인 영역 상의 실리사이드 면적을 확보하고, 또한, 표면에 시임이 형성되지 않도록 STI를 구성하여, STI의 미세화에 관계없이 STI의 소자 분리 특성을 유지하는 것을 특징으로 한다.
구체적으로는 본 발명의 반도체 장치는, 반도체 기판 상에 형성된 게이트 전극과, 게이트 전극의 양측에 형성된 소스/드레인 확산층과, 소스/드레인 확산층측의 게이트 전극 측벽 및 게이트 전극 근방의 반도체 기판 상면의 일부를 덮는 L자형/역 L자형 단면 형상의 게이트 측벽 절연막과, 적어도 소스/드레인 확산층 상에 형성되고, 게이트 전극 근방의 반도체 기판 상면의 일부를 덮는 게이트 측벽 절연막 상으로 연장하는 반도체층을 구비하는 것을 특징으로 한다.
바람직하게는 본 발명의 반도체 장치는, 소스/드레인 확산층의 외연부에 인접하고, 절연막이 매립된 트렌치로 이루어지는 매립 소자 분리 영역을 더 구비하는 것을 특징으로 한다. 상기 반도체층은 실리콘층으로 이루어지고, 실리콘층은 적어도 표면 부분에 형성된 실리사이드층을 구비하며, 또한, 상기 반도체층은 컨택트 플러그에 접속되는 것을 특징으로 한다.
바람직하게는 상기 매립 소자 분리 영역은, 반도체 기판 상면에 형성된 트렌치와, 트렌치의 내벽에 따라서 형성된 제1 매립 절연막과, 제1 매립 절연막을 덮도록 형성된 제2 매립 절연막으로 이루어지고, 제1 매립 절연막은 트렌치의 개구면으로부터 소정의 깊이까지 트렌치의 하방을 매립하도록 형성되고, 제2 매립 절연막은 트렌치의 상방에서 제1 매립 절연막을 덮도록 형성되는 것을 특징으로 한다.
또한, 상기 트렌치의 개구면으로부터의 소정의 깊이 값은, 상기 트렌치의 개구부의 최소 직경보다도 작은 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 게이트 절연막을 통해 게이트 전극을 형성하는 공정과, 게이트 전극을 마스크로 하여 이온 주입함으로써, 게이트 전극의 양측의 반도체 기판에 얕은 소스/드레인 확산층을 형성하는 공정과, 얕은 소스/드레인 확산층 형성 후의 반도체 기판 상에 제1 측벽 절연막을 형성하는 공정과, 제1 측벽 절연막 상에 다시 제2 측벽 절연막을 형성하는 공정과, 제1 측벽 절연막 및 제2 측벽 절연막으로 이루어지는 적층막을 에치백하는 공정과, 게이트 전극의 측벽부에 남겨진 제2 측벽 절연막을 제거함으로써, 게이트 전극 측벽부와 게이트 전극 근방에서의 반도체 기판 상면의 일부를 덮는 제1 측벽 절연막으로 이루어지는 L자형/역 L자형 단면 형상의 측벽 구조를 형성하는 공정과, 반도체 기판 상에 제1 측벽 절연막의 두께보다도 두꺼운 반도체층을 선택 에피택셜 성장함으로써, 반도체 기판 상면의 일부를 덮는 제1 측벽 절연막 상에 반도체층의 연장부를 형성하는 공정과, 측벽 구조를 구비하는 게이트 전극을 마스크로 하여 이온 주입함으로써 게이트 전극의 양측의 반도체 기판에 깊은 소스/드레인 확산층을 형성하는 공정을 포함하는 것을 특징으로 한다.
바람직하게는, 본 발명의 반도체 장치의 제조 방법은, 깊은 소스/드레인 확산층의 외연부에 인접하고, 절연막이 매립된 트렌치로 이루어지는 매립 소자 분리 영역을 형성하는 공정을 더 포함하고, 상기 매립 소자 분리 영역을 형성하는 공정은, 반도체 기판에 트렌치를 형성하는 공정과, 상기 트렌치의 내벽에 따라 상기 트렌치 폭의 중앙부에 시임을 포함하는 제1 절연막을 매립하는 공정과, 트렌치의 외부에 퇴적한 제1 절연막을 제거하여 평탄화하는 공정과, 제1 절연막을 에칭에 의해 더 후퇴시키는 공정과, 트렌치의 바닥부에 잔류하는 제1 절연막을 덮도록 제2 절연막을 매립하는 공정과, 트렌치의 외부에 퇴적한 제2 절연막을 제거하는 공정을 포함하는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1 및 도 2는, 본 발명의 제1 실시예에 따른 반도체 장치를 구성하는 엘레베이티트 소스/드레인 구조의 고성능 MOS 트랜지스터의 제조 공정을 나타내는 단면도이다.
도 1의 (a)에 도시한 바와 같이, p형 또는 n형 실리콘 기판(1)에 형성된 깊이 200㎚ 내지 350㎚의 셸로우 트렌치에 소자 분리 절연막(2)을 매립함으로써 STI를 형성한다. 도 1의 (a)에 도시한 STI 사이의 능동 소자부의 실리콘 기판(1)의 표면에, 두께 20㎚ 이하의 산화막을 형성하여 웰 영역(3) 및 채널 영역(4)을 형성하는 이온 주입을 행하고, RTA(Rapid thermal Annealing)를 이용하여 주입된 불순물의 활성화 열 처리를 행한다. 대표적인 이온 주입 조건은, n 웰 영역(3)에 대하여 인(P)을 가속 에너지 500keV, 도우즈량 3.0E13㎝-2, 채널 영역(4)에 대하여 붕소(B)를 가속 에너지 50keV, 도우즈량 1.5E13㎝-2로 주입하고, p 웰에 대하여 붕소(B)를 가속 에너지 260keV, 도우즈량 2.0E13㎝-2, p 웰 내의 채널 영역에 대하여 인(P)을 가속 에너지 130keV, 도우즈량 1.5E13㎝-2로 주입한다.
다음에, 기판 표면의 산화막을 제거한 후, 열 산화 또는 LPCVD(Low Pressure Chemical Vapor Deposition)법을 이용하여 두께 1.5㎚ 내지 6㎚의 게이트 산화막(5)을 형성하고, 그 위에 두께 100㎚ 내지 200㎚의 폴리실리콘을 퇴적하여, 광, X선 또는 전자 빔 리소그래피를 이용하여 게이트 길이 20㎚ 내지 150㎚의 게이트 전극의 패터닝을 행하고, RIE법을 이용하여 에칭함으로써 폴리실리콘(6)으로 이루어지는 게이트 전극을 형성한다. 게이트 절연막으로서는, SiO2으로 이루어지는 상기 게이트 산화막(5) 외에, SiON이나 SiN 또는, 예를 들면 Ta2O5와 같은 높은 유전체막을 이용할 수 있다. 또한, 폴리실리콘(6) 대신에 TiN, WN 등을 배리어 메탈로서 전도도가 높은 텅스텐(W) 등을 게이트 전극의 재료로 하는 메탈 게이트 구조를 이용하는 것도 가능하다.
다음에 후 산화로서 두께 2㎚ 내지 6㎚의 열 산화막을 형성하고, 게이트 전극을 마스크로 하여 게이트 전극의 양측에 얕은 소스/드레인 확산층(7)의 이온 주입을 행하여, RTA(Rapid thermal Annealing: 9)를 이용하여 주입된 불순물의 활성화 열 처리를 행한다. 대표적인 이온 주입 조건은, n형의 얕은 확산층에 대하여 비소(As)를 가속 에너지 1.0keV 내지 5.0keV, 도우즈량 5.0E14㎝-2 내지 1.0E14㎝-2로 주입하고, p형의 얕은 확산층에 대하여 BF2를 가속 에너지 1.0keV 내지 3.0keV, 도우즈량 5.0E14㎝-2 내지 1.0E14㎝-2로 주입한다.
다음에, 후 산화에 의한 열 산화막을 제거한 후, 게이트 산화막(5)을 통해 게이트 전극이 형성된 실리콘 기판(1)의 전면에 LPCVD법을 이용하여 실리콘 질화막(8)과 실리콘 산화막(9)을 퇴적하고, RIE법을 이용하여 실리콘 질화막(8)과 실리콘 산화막(9)으로 이루어지는 적층막을, 게이트 전극 상 및 실리콘 기판(1) 상의 적층막이 제거될 때까지 에치백함으로써, 도 1의 (b)에 도시한 바와 같이, 실리콘 질화막(8)과 실리콘 산화막(9)으로 이루어지는 게이트 측벽 절연막을 형성한다. 또, 실리콘 질화막(8)의 아래에도 실리콘 산화막이 형성되는 구조도 고려된다.
이 때, 얕은 소스/드레인 확산층(7)에서의 실리콘 기판(1)의 상면은, RIE의 처리에 노출되기 때문에, 손상을 입은 층이나 카본층이 실리콘 기판 중에 혼입된다. 그래서, 손상이 없는 실리콘 기판(1)의 표면을 얻기 위해 O2 RIE에 의한 실리콘 기판(1)의 표면 산화를 행한 후, 희불산에 의해 산화된 표면층을 제거한다.
계속해서, 희불산을 이용하여 실리콘 질화막(8)을 덮는 실리콘 산화막(9)을 제거하고, 도 1의 (c)에 도시한 바와 같이 L자형 및 좌우 반전한 역 L자형 단면 형상의 실리콘 질화막(8)으로 이루어지는 게이트 측벽 절연막을 형성한다. 그 후 자연 산화막 제거를 위해 수소 분위기 중에서 고온 처리를 행하고, 얕은 소스/드레인 확산층(7) 상에 노출한 실리콘 기판(1)의 표면에 실리콘층(10)을 선택적으로 에피택셜 성장시킨다.
에피택셜 성장 공정은, 800℃ 이상의 고온에서 수소 분위기 중에서 실리콘 기판 등을 가열하고, SiH4, SiH2Cl2, SiHCl3 등의 반응 가스를 수소와 함께 실리콘 기판 상에 공급하고, 실리콘층(10)을 얕은 소스/드레인 확산층(7) 상에 노출한 실리콘 기판(1)의 표면 상에, 혹은 게이트 전극의 상면에 노출한 폴리실리콘(6)의 상에, 선택적으로 성장시킴으로써 행해진다.
이 때, 폴리실리콘(6)으로 이루어지는 게이트 전극 상에 절연막을 씌워, 게이트 전극 상에는 실리콘층(10)이 성장하지 않도록 하고, 얕은 소스/드레인 확산층(7)의 상면에만 실리콘층(10)을 성장시킬 수도 있다. 실리콘층(10)의 선택 에피택셜 성장에 이용하는 장치로서는 종형, 배럴형, 클러스터형이 있으며, 가열 방식으로서는 저항 가열, 고주파 가열, 램프 가열 등이 있고, 또한 웨이퍼 처리 방식으로서는 매엽식(枚葉式), 배치식으로 분류되지만, 어느 것이나 본 발명에 적용시킬 수 있다.
제1 실시예에서, 도 1의 (c)에 도시한 바와 같이, 얕은 소스/드레인 확산층(7)의 상면에 성장하는 실리콘층(10)의 두께를 실리콘 질화막(8)으로 이루어지는 게이트 측벽 절연막의 두께보다도 두껍게 설정함으로써, 폴리실리콘(6)으로 이루어지는 게이트 전극 근방의 실리콘 기판 상면의 일부를 덮는 L자형 및 역 L자형 실리콘 질화막(8)의 상부에 상기 실리콘층(10)이 얹어지는 것 같은 형상으로 실리콘층(10)을 성장시킨다. 이 때 실리콘층(10)은, STI에 매립된 소자 분리 절연막(2)의 주변부에도 성장하기 때문에, 실리콘층(10)의 형성 영역의 면적을 확대할 수 있다.
다음에, 도 2의 (d)에 도시한 바와 같이, 실리콘 질화막(8)으로 이루어지는 게이트 측벽 절연막을 구비하는 게이트 전극을 마스크로 하여, 실리콘층(10) 상으로부터 이온 주입함으로써 깊은 고농도 소스/드레인 확산층(11)을 형성하고, 엘레베이티드 소스/드레인 구조를 형성할 수 있다. 또, 상기한 제조 공정에서, 깊은 고농도 소스/드레인 확산층(11)을 형성한 후에 실리콘층(10)을 성장하는 것도 가능하다.
여기서, 고농도 소스/드레인 확산층의 깊이와 게이트 측벽 절연막으로 마스크되는 게이트 전극 근방의 치수 사이에는 다음과 같은 관계가 있다. 즉, L자형 및 역 L자형 실리콘 질화막(8)으로 이루어지는 게이트 측벽 절연막은, 각각, 게이트 전극 근방에서의 반도체 기판 상면(소스/드레인 영역의 상면)의 일부를 덮도록 형성되지만, 이 때, 게이트 측벽 절연막으로 덮어지는 반도체 기판 상면의 게이트 길이 방향의 길이(L자형의 하변의 길이)를 SW, 깊은 고농도 소스/드레인 확산층(11)의 접합 깊이를 Xj라고 하면, MOS 트랜지스터의 쇼트 채널 효과를 억제하기 위해서는, Xj×0.4≤SW≤Xj×0.8의 범위로 SW를 설정하는 것이 바람직하다.
다음에, 도 2의 (e)에 도시한 바와 같이 실리사이드층(12)을 자기 정합적으로 형성한다. 예를 들면, Ti, Co, Ni 등의 금속막을 전면에 형성하고, 열 처리에 의해 실리콘층을 금속 실리사이드층(12)으로 변환하여, 그 후 미반응의 금속막을 제거함으로써, 전극부에서의 직렬 저항이 작은 엘레베이티드 소스/드레인 구조의 MOS 트랜지스터를 얻을 수 있다. 이 때, 게이트 전극 상에 실리사이드층(12)을 형성하는 대신에, 또한 게이트 저항을 저감시키기 위해 폴리실리콘(6) 상에 배리어 메탈로서 TiN 또는 WN을 형성하고, 그 위에 전도도가 높은 W을 퇴적한 폴리메탈 구조에 대해서도 본 발명을 적용시킬 수 있다.
다음에, 층간 절연막(도시하지 않음)으로서 TEOS, BPSG, SiN 등을 퇴적하고, CMP에 의해 표면을 평탄화한다. 다음에 레지스트 마스크와 RIE법을 이용하여 소스/드레인 영역의 실리사이드층(12)에 맞춰 컨택트홀을 형성하고, 컨택트홀의 내벽에 Ti, TiN 등의 배리어 메탈을 형성하며, 컨택트홀을 매립하도록 W을 블랭킷 또는 선택 성장하여 CMP함으로써, 배선과 소스/드레인 영역을 접속하는 컨택트 플러그를 형성한다. 마지막으로 배선용의 금속을 퇴적한 후, 배선의 패터닝을 행함으로써 제1 실시예에 따른 고성능의 반도체 장치가 완성된다.
제1 실시예의 반도체 장치는, MOS 트랜지스터가 미세화되더라도 소스/드레인 전극으로 되는 실리사이드화된 실리콘층(10)의 면적이 크기 때문에, 배선에 접속되는 컨택트홀의 마스크 정합의 여유도가 커서, 기생 저항이 낮은 반도체 장치를 용이하게 실현할 수 있다. 또, 이상의 설명에서, 실리콘층(10)은 소스/드레인 영역에 노출된 실리콘 기판(1) 상에서는 단결정화하지만, 실리콘 질화막(8), 소자 분리 절연막(2) 및 폴리실리콘(6) 상에서는 반드시 단결정화하는 것만이 아니라, 다결정화하는 경우도 있다. 제1 실시예에서, 실리콘층(10)의 일부가 다결정화하는 것이 특별히 문제가 되는 경우는 없다.
다음에, 도 3 내지 도 5를 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치의 STI 구조와 그 제조 공정에 대하여 설명한다.
도 3은 STI에서의 매립 소자 분리 절연막과 그 주변부의 구조를 나타내는 단면도이다. 도 3에 도시한 구조는 실리콘 기판(1)과, 폴리실리콘(6) 등으로 이루어지는 게이트 전극과, 예를 들면 실리콘 산화막(9)으로 이루어지는 게이트 측벽 절연막과, 소스/드레인 영역(도시하지 않음) 및 게이트 전극의 상에 형성된 실리콘층(10)과, STI를 형성하는 트렌치의 바닥부에 매립된 제1 소자 분리 절연막(16)과, 트렌치에서 제1 소자 분리 절연막(16)의 내부에 생긴 시임(17)과, 트렌치의 개구부 상방에 매립된 시임을 포함하지 않는 제2 소자 분리 절연막(18)으로 구성된다. 또, 제1 소자 분리 절연막(16)은 STI의 분리 폭이나 에칭량에 의해서는 시임을 포함하지 않는 경우도 있다.
제2 실시예에서는, STI를 매립하는 제1, 제2 소자 분리 절연막(16, 18)의 구성 및 실리콘층(10)을 실리콘 기판(1)의 표면에 에피택셜 성장할 때의 STI 표면의 면 선택성에 대하여 설명하기 때문에, 도면을 쉽게 보기 위해 STI로 분리되는 트랜지스터의 구조는 간략화되어 있다.
앞에서 도 7의 (b)를 이용하여 설명한 바와 같이, 미세화에 의해 STI의 분리 폭이 작아지면, STI의 길이 방향에 따라 분리 폭의 중앙부에 소자 분리 절연막의 시임이 발생하고, 시임을 성장핵으로서 실리콘의 결정립이 생겨, 소자 분리 특성이 악화된다. 그러나, 도 3에 도시한 바와 같이, 제2 실시예에 따른 STI는 트렌치의 개구부가 시임을 포함하지 않는 평탄한 제2 소자 분리 절연막(18)으로 덮여져 있기 때문에, 실리콘층(10)의 선택 에피택셜 성장 시에, 주변부에는 실리콘 기판(1)의 표면으로부터 성장한 실리콘층(10)이 얹어지는 것처럼 성장하지만, 분리 폭의 중앙부에는 결정립이 발생하지 않고, 양호한 STI의 분리 특성을 확보할 수 있다.
다음에 도 4, 도 5를 이용하여 제2 실시예에 따른 STI의 제조 공정에 대하여 설명한다.
도 4의 (a)에 도시한 바와 같이, p형 또는 n형실리콘 기판(1)에 두께 6 ㎚ 내지 10 ㎚의 실리콘 산화막(도시하지 않음)을 형성하여, 계속해서 LPCVD 법을 이용하여 두께 100㎚ 내지 150㎚의 실리콘 질화막(13), 및 두께 100㎚ 내지 150㎚의 실리콘 산화막(14)을 형성한다. 다음에 광 리소그래피와 RIE 에칭을 이용하여 STI의 트렌치(15)를 형성하고, 온도 1000℃의 산소, 질소 중에서 두께 13㎚ 내지 15㎚의 표면 산화를 행한다. 이 표면 산화에 의해 STI 구조의 엣지 부분이 라운딩되고, 반도체 장치의 동작 시에서 엣지 부분의 전계 집중이 완화되는 효과가 있다.
다음에, 도 4의 (b)에 도시한 바와 같이, LPCVD법, 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)법을 이용하여 SiO2, 또는 O3-TEOS 등으로 이루어지는 제1 소자 분리 절연막(16)을 트렌치(15)를 덮도록 퇴적한다. 이 때, 반도체 장치의 미세화에 의해 트렌치(15)의 개구 폭이 작아지고, 트렌치(15)의 깊이와 개구 폭의 비를 제공하는 어스펙트비가 커지면, 트렌치의 내벽으로부터 성장한 제1 소자 분리 절연막(16)의 표면끼리가 분리 폭의 중앙에서 상호 접하게 됨으로써, 외관 상 트렌치(15)의 내부에서 제1 소자 분리 절연막이 폴딩된 것처럼 퇴적한다.
다음에, CMP법에 의해 표면을 평탄화하여, 도 4의 (c)에 도시한 바와 같이 웨트 에칭에 의해 실리콘 산화막(14)을 제거한다. 그러나, 도 4의 (b)의 공정에서 제1 소자 분리 절연막(16)에 발생된 표면끼리의 접합부는, 이 평탄화 제거 공정으로 제거할 수 없고, 도 4의 (c)에 도시한 바와 같이, 트렌치(15)에 매립된 제1 소자 분리 절연막(16)의 중앙부에 시임(17)으로서 잔류한다. 특히 STI의 분리 폭이 작을 때에 현저해진다. 앞에서 말한 것처럼, 시임(17)은 실리콘층(10)의 선택 에피택셜 성장 공정에서 실리콘 결정립의 성장핵으로 되어, 선택 붕괴가 생기는 원인이 되므로, 계속해서, 시임(17)이 소자 분리 절연막의 표면에 나타나지 않도록 이하의 처리를 한다.
즉, 도 4의 (c)와 같이 일단 트렌치(15)에 매립된 SiO2 또는 O3-TEOS 등으로 이루어지는 제1 소자 분리 절연막(16)의 표면을 희불산으로 에칭하고, 약 100㎚ 후퇴시킨다. 제1 소자 분리 절연막(16)의 표면 에칭에는 RIE법을 이용하는 것도 가능하다. 다음에, 도 5의 (d)에 도시한 바와 같이, 제1 소자 분리 절연막(16)의 표면을 후퇴시킴으로써 트렌치(15)의 개구부에 생긴 홈을 SiO2 또는 O3-TEOS로 이루어지는 제2 소자 분리 절연막(18)을 이용하여 피복한다. 이 때, 홈의 어스펙트비는, 도 4의 (a)에 도시한 트렌치(15)의 어스펙트비보다 작기 때문에, STI의 분리 폭이 작더라도 홈에 대한 제2 소자 분리 절연막(18)의 매립성은 양호해진다.
이와 같이, 제1 소자 분리 절연막(16)의 표면을 트렌치의 개구면으로부터 후퇴시킴으로써 개구부에 생기는 홈의 깊이가 상기 트렌치의 개구부의 최소 직경(STI의 분리 폭)보다 작으면, 홈에 대한 제2 소자 분리 절연막(18)의 매립성은 양호해지고, 홈을 매립하는 제2 소자 분리 절연막(18)은 많은 절연막의 종류와 막질 및 성장 조건에 대하여 중앙부에 시임을 포함하지 않도록 할 수 있다.
다음에, 도 5의 (e)에 도시한 바와 같이, 실리콘 질화막(13)을 스토퍼로서 표면을 CMP하고, 제2 소자 분리 절연막(18)의 표면을 평탄화하면, 시임(17)이 표면에 나타나지 않도록 할 수 있다. 마지막으로, 도 5의 (f)에 도시한 바와 같이, 실리콘 질화막(13)을 에칭으로 제거하면, 표면에 시임(17)이 존재하지 않는 STI 구조가 형성된다. 그 후, 제1 실시예에서 설명한 제조 공정을 이용하여 CMOS 회로로 이루어지는 반도체 장치를 형성하면, 엘레베이티드 소스/드레인 구조의 형성에 필요한 실리콘층의 선택 에피택셜 성장 과정에서, 선택 붕괴에 의해 생기는 소자 분리 특성의 불량을 회피할 수 있다.
또 본 발명은 상기한 실시예에 한정되지는 않는다. 예를 들면 제2 실시예에서, 제1 소자 분리 절연막의 내부에 생긴 시임이 잔류하지 않을 정도까지 그 표면을 후퇴시켜도 무방하다. 이 경우, 도 3에 도시한 구조에 대하여, 제1 소자 분리 절연막 내부의 시임이 제거된 STI 구조로 되지만, 제2 소자 분리 절연막을 제1 소자 분리 절연막의 상방의 트렌치에 매립할 때, 제2 소자 분리 절연막 표면에 시임이 나타나지 않을 정도로 홈의 어스펙트비를 작게할 수 있으면, 얻어지는 STI 구조의 소자 분리 특성에 특별히 문제는 생기지 않는다. 그 밖에 본 발명의 요지를 일탈하지 않는 범위에서, 다양하게 변형하여 실시할 수 있다.
상술한 바와 같이 본 발명의 반도체 장치에 따르면, 스케일링에 의한 트랜지스터 구조의 미세화에 관계없이, 소스/드레인 영역 상의 컨택트 면적이 확보되기 때문에, 컨택트홀에 의한 배선과의 접속이 용이해져서, MOS 트랜지스터의 직렬 저항을 저감시킬 수 있다. 또한, STI의 미세화에 관계없이 소자 분리 절연막의 표면과 소스/드레인 확산층 상의 기판 표면 사이에서 높은 면 선택성이 확보되기 때문에, 소자 분리 특성이 양호한 고성능 MOS 트랜지스터로 이루어지는 반도체 장치를 제공하는 것이 가능하게 된다.
도 1은 제1 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도.
도 2는 제1 실시예에 따른 반도체 장치의 제조 공정의 계속을 나타내는 단면도.
도 3은 제2 실시예에 따른 STI의 구조를 나타내는 단면도.
도 4는 제2 실시예에 따른 STI의 제조 공정을 나타내는 단면도.
도 5는 제2 실시예에 따른 STI의 제조 공정의 계속을 나타내는 단면도.
도 6은 종래의 엘레베이티드·소스/드레인 MOS 트랜지스터의 구조와 문제점을 설명하는 단면도.
도 7은 종래의 STI의 구조와 문제점을 설명하는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 101 : 실리콘 기판
2, 102, 116 : 소자 분리 절연막
3 : 웰
4 : 채널
5, 105 : 게이트 절연막
6, 106 : 폴리실리콘
7, 107 : 얕은 소스/드레인 확산층
8, 13 : 실리콘 질화막
9, 14, 109 : 실리콘 산화막
10, 110 : 실리콘층
110a : 실리콘 결정립
11, 111 : 고농도의 깊은 소스/드레인 확산층
12, 112 : 금속 실리사이드
15 : 트렌치
16 : 제1 소자 분리 절연막
17, 117 : 시임
18 : 제2 소자 분리 절연막
118 : 층간 절연막
119 : 컨택트홀

Claims (9)

  1. 반도체 장치에 있어서,
    반도체 기판 상에 형성된 게이트 전극과,
    상기 게이트 전극의 양측에 형성된 소스/드레인 확산층과,
    상기 소스/드레인 확산층측의 상기 게이트 전극 측벽 및 상기 게이트 전극 근방의 상기 반도체 기판 상면의 일부를 덮는 L자형/역 L자형 단면 형상의 게이트 측벽 절연막과,
    적어도 상기 소스/드레인 확산층 상에 형성되고, 상기 게이트 전극 근방의 상기 반도체 기판 상면의 일부를 덮는 상기 게이트 측벽 절연막 상으로 연장되는 반도체층
    을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 소스/드레인 확산층의 외연부(外緣部)에 인접하고, 절연막이 매립된 트렌치로 이루어지는 매립 소자 분리 영역을 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체층은 실리콘층으로 이루어지고, 상기 실리콘층은 적어도 표면 부분에 형성된 실리사이드층을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 반도체층은 컨택트 플러그에 접속되는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서,
    상기 매립 소자 분리 영역은,
    반도체 기판 상면에 형성된 트렌치와,
    상기 트렌치의 내벽에 따라 형성된 제1 매립 절연막과,
    상기 제1 매립 절연막을 덮도록 형성된 제2 매립 절연막
    을 포함하고,
    상기 제1 매립 절연막은 상기 트렌치의 개구면으로부터 소정의 깊이까지 상기 트렌치의 하방을 매립하도록 형성되며, 상기 제2 매립 절연막은 상기 트렌치의 상방에서 상기 제1 매립 절연막을 덮도록 형성되는 것을 특징으로 하는 반도체 장치.
  6. 삭제
  7. 제5항에 있어서,
    상기 트렌치의 개구면으로부터의 소정의 깊이 값은, 상기 트렌치의 개구부의 최소 직경보다도 작은 것을 특징으로 하는 반도체 장치.
  8. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 게이트 절연막을 통해 게이트 전극을 형성하는 공정과,
    상기 게이트 전극을 마스크로 하여 이온 주입함으로써, 상기 게이트 전극의 양측의 반도체 기판에 얕은 소스/드레인 확산층을 형성하는 공정과,
    상기 얕은 소스/드레인 확산층 형성 후의 반도체 기판 상에 제1 측벽 절연막을 형성하는 공정과,
    상기 제1 측벽 절연막 상에 제2 측벽 절연막을 더 형성하는 공정과,
    상기 제1 측벽 절연막 및 제2 측벽 절연막으로 이루어지는 적층막을 에치백하는 공정과,
    상기 게이트 전극의 측벽부에 남겨진 상기 제2 측벽 절연막을 제거함으로써, 상기 게이트 전극 측벽부와 상기 게이트 전극 근방에서의 반도체 기판 상면의 일부를 덮는 상기 제1 측벽 절연막으로 이루어지는 L자형/역 L자형 단면 형상의 측벽 구조를 형성하는 공정과,
    상기 반도체 기판 상에 상기 제1 측벽 절연막의 두께보다도 두꺼운 반도체층을 선택 에피택셜 성장함으로써, 상기 반도체 기판 상면의 일부를 덮는 상기 제1 측벽 절연막 상에 상기 반도체층의 연장부를 형성하는 공정과,
    상기 측벽 구조를 구비하는 게이트 전극을 마스크로 하여 이온 주입함으로써 상기 게이트 전극의 양측의 반도체 기판에 깊은 소스/드레인 확산층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 깊은 소스/드레인 확산층의 외연부에 인접하고, 절연막이 매립된 트렌치로 이루어지는 매립 소자 분리 영역을 형성하는 공정을 더 포함하며,
    상기 매립 소자 분리 영역을 형성하는 공정은,
    반도체 기판에 트렌치를 형성하는 공정과,
    상기 트렌치의 내벽을 따라 상기 트렌치 폭의 중앙부에 시임(seam)을 포함하는 제1 절연막을 매립하는 공정과,
    상기 트렌치의 외부에 퇴적한 상기 제1 절연막을 제거하여 평탄화하는 공정과,
    상기 제1 절연막을 에칭에 의해 더 후퇴시키는 공정과,
    상기 트렌치의 바닥부에 잔류하는 상기 제1 절연막을 덮도록 제2 절연막을 매립하는 공정과,
    상기 트렌치의 외부에 퇴적한 상기 제2 절연막을 제거하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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