JPS5958837A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5958837A JPS5958837A JP16828482A JP16828482A JPS5958837A JP S5958837 A JPS5958837 A JP S5958837A JP 16828482 A JP16828482 A JP 16828482A JP 16828482 A JP16828482 A JP 16828482A JP S5958837 A JPS5958837 A JP S5958837A
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- JP
- Japan
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- cavity
- groove
- film
- substrate
- element isolation
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は１半導体装置の製造方法に関し、さら詳しく述
べると、半導体装置内に組み込まれた例えば能動素子及
び受動累子のような素子同志が相互に影響を及はし合わ
ないように素子間を分離（場合によって、アイソレージ
１ンと呼ばれることもある）する方法に関する。
べると、半導体装置内に組み込まれた例えば能動素子及
び受動累子のような素子同志が相互に影響を及はし合わ
ないように素子間を分離（場合によって、アイソレージ
１ンと呼ばれることもある）する方法に関する。
（２）従来技術と問題点
素子分離方法は、その殆んどすべてが選択酸化法、すな
わち、ＬＯＣＯ８法、を採用している。この方法は、シ
リコン基板の上方に先ずＳｔＯ□膜を形成し、この膜の
上方にさらに８１３Ｎ４膜を酸化マスクとして形成する
ことからなっている。引鈷続いて高温度で酸化を行なう
と、酸化マスクを施されていない領域において５ｉ０２
絶縁膜が生成し、よって、素子分離か完了する。ところ
が、このようにした場合、いわゆるバーズビークが発生
して活性領域の両端かめくれあがシ、隣接する素子分離
領域まで影響が及ぶことは必至である。実際、いくら精
密にパターニングを行なったとしても１酸化後に形成さ
れる５ＩＯ２絶縁膜が横方向に広がシ、集積度の上昇を
阻害する。
わち、ＬＯＣＯ８法、を採用している。この方法は、シ
リコン基板の上方に先ずＳｔＯ□膜を形成し、この膜の
上方にさらに８１３Ｎ４膜を酸化マスクとして形成する
ことからなっている。引鈷続いて高温度で酸化を行なう
と、酸化マスクを施されていない領域において５ｉ０２
絶縁膜が生成し、よって、素子分離か完了する。ところ
が、このようにした場合、いわゆるバーズビークが発生
して活性領域の両端かめくれあがシ、隣接する素子分離
領域まで影響が及ぶことは必至である。実際、いくら精
密にパターニングを行なったとしても１酸化後に形成さ
れる５ＩＯ２絶縁膜が横方向に広がシ、集積度の上昇を
阻害する。
最近、集積反の上昇に対処し得る方法として埋め込み法
が注目されている。この方法は、分離に適当な溝をシリ
コン基板に堀ってその溝にＣＶＤ法により５ｉｏ２を埋
め込む方式を採用しているので、たとえ集積度がよった
としても上記違択酸化法におけるような不都合を生じる
ことがない。ただ１画業者間で問題となっていることに
、ＳｌＯ□を埋め込んだ溝のなかに小さな空洞が出来や
すいという欠点がある。この空洞は、ＳｔＯ□の埋め込
みを入念にやったところで、完全に除去することが非常
に困難である。このように素子分１ｌｉ１１：領域内に
空洞があると、分離特性に好ましからざる影響があられ
れ、分離そのものの信頼性が低下する。
が注目されている。この方法は、分離に適当な溝をシリ
コン基板に堀ってその溝にＣＶＤ法により５ｉｏ２を埋
め込む方式を採用しているので、たとえ集積度がよった
としても上記違択酸化法におけるような不都合を生じる
ことがない。ただ１画業者間で問題となっていることに
、ＳｌＯ□を埋め込んだ溝のなかに小さな空洞が出来や
すいという欠点がある。この空洞は、ＳｔＯ□の埋め込
みを入念にやったところで、完全に除去することが非常
に困難である。このように素子分１ｌｉ１１：領域内に
空洞があると、分離特性に好ましからざる影響があられ
れ、分離そのものの信頼性が低下する。
（３）発明の目的
本発明は、埋め込み法によるものであって、信頼性の尚
い分離を保証し得るような累子力離方法を提供し、よっ
て、半導体集積回路の集積度の向上を計ることを目的と
している。
い分離を保証し得るような累子力離方法を提供し、よっ
て、半導体集積回路の集積度の向上を計ることを目的と
している。
（４）発明の構成
本発明者は、先に述べたような空洞の形成を回避するこ
とは実質的に不可能に近いので、この空洞を何らかの方
法で処理して分離特性への影響をなくすることができな
いものかと考え、本発明を見い出すに至った。すなわち
、本発明は、半導体基板の素子間を分離するに際して、 半導体基板の分離予定個所に所定の寸法を具えた溝を形
成すること、 先の工程において形成された溝に酸化膜を埋め込むこと
、 前記酸化膜の上方にそれとの相容性を有しかつ引き続く
エツチング工程において除去可能なガラス質材料を塗布
して前記溝内に存在せる空洞を塞ぐこと、 先の工程において形成された塗膜をアニールすること、
そして 前記塗膜及びその下方に位負する酸化膜を前記半導体基
板の表面か露出するレベルまでエツチングして除去する
こと、 を特徴とする半導体装置の製造方法に関する。
とは実質的に不可能に近いので、この空洞を何らかの方
法で処理して分離特性への影響をなくすることができな
いものかと考え、本発明を見い出すに至った。すなわち
、本発明は、半導体基板の素子間を分離するに際して、 半導体基板の分離予定個所に所定の寸法を具えた溝を形
成すること、 先の工程において形成された溝に酸化膜を埋め込むこと
、 前記酸化膜の上方にそれとの相容性を有しかつ引き続く
エツチング工程において除去可能なガラス質材料を塗布
して前記溝内に存在せる空洞を塞ぐこと、 先の工程において形成された塗膜をアニールすること、
そして 前記塗膜及びその下方に位負する酸化膜を前記半導体基
板の表面か露出するレベルまでエツチングして除去する
こと、 を特徴とする半導体装置の製造方法に関する。
本発明を実施する場合には、先ず、例えばシリコンのよ
うな半導体基板の分離予定側Ｐ９１に所定の寸法、通鹿
、幅１〜１．５μ及び深さ０．５〜１．０μの矩形断面
を有する溝を堀る。この溝は、必要に応じて、■字形条
港又はその他の形状とすることもできる。この溝は、通
常、例えはＣＣｌ２のようなエツチングガスを使用して
リアクティブ・イオン・エツチング（ＲＪＥ）法によシ
堀ることかできるけれども、その前、適当なポジ型レジ
ストを基板の表面に塗布し１ノやターニングを行なうこ
とが必俄である。
うな半導体基板の分離予定側Ｐ９１に所定の寸法、通鹿
、幅１〜１．５μ及び深さ０．５〜１．０μの矩形断面
を有する溝を堀る。この溝は、必要に応じて、■字形条
港又はその他の形状とすることもできる。この溝は、通
常、例えはＣＣｌ２のようなエツチングガスを使用して
リアクティブ・イオン・エツチング（ＲＪＥ）法によシ
堀ることかできるけれども、その前、適当なポジ型レジ
ストを基板の表面に塗布し１ノやターニングを行なうこ
とが必俄である。
所望とする６を堀った後、その溝に例えばＳ０２のよう
な酸化膜を埋め込む。こ肛は、ＣＶＤ法（化学反応を伴
う気相成長法）ｖＬよ弘シランＳ ｉ Ｈ４を高温度で
熱分解させてＳ１０□を成長さゼることによって行なう
ことができる。成長ゼるＳ ｉＯ２の膜層は、好ましく
は、２５１Ｊｔ）〜５１ＪＵＯＸである。
な酸化膜を埋め込む。こ肛は、ＣＶＤ法（化学反応を伴
う気相成長法）ｖＬよ弘シランＳ ｉ Ｈ４を高温度で
熱分解させてＳ１０□を成長さゼることによって行なう
ことができる。成長ゼるＳ ｉＯ２の膜層は、好ましく
は、２５１Ｊｔ）〜５１ＪＵＯＸである。
引き続いて、ＳｌＯ□のような酸化膜を埋め込んだ溝の
内部にイチ仕している小空洞（キャビティ）を閉塞する
ため、その酸化膜との相容性を有しておシカつ引き続く
エツチング工程において除去可能なガラス質拐料を酸化
膜の上方に塗布する。ここで使用するガラス質材料は、
もちろん、素子の分離特性に格い影響を及はすものであ
ってはならない０本発明において使用し得る有用なガラ
ス質材料として、例えば、拡散源としてもこの技術分野
において用いられているコーティングガラス（Ｓｉ（Ｏ
Ｈ） を適当なアルコール溶媒に溶解して得た溶液など
）をあげることかできる。このコーティングガラス溶液
を数回に分けて塗布し、そしてベーキングする工程を反
復する。なぜなら、この塗布を１回で完了してしまった
場合、引き続く熱処理に原因して塗膜にクラックか発生
するからである。１回の塗布は、尚々１５００Ｘどまシ
でスピンコード法により行ない、そしｔその都度最高５
００℃の温度でベーキングを行なうのか好ましい（合Ｕ
↑して２，３回にわたって塗布−ベーキングを繰シ返す
）。
内部にイチ仕している小空洞（キャビティ）を閉塞する
ため、その酸化膜との相容性を有しておシカつ引き続く
エツチング工程において除去可能なガラス質拐料を酸化
膜の上方に塗布する。ここで使用するガラス質材料は、
もちろん、素子の分離特性に格い影響を及はすものであ
ってはならない０本発明において使用し得る有用なガラ
ス質材料として、例えば、拡散源としてもこの技術分野
において用いられているコーティングガラス（Ｓｉ（Ｏ
Ｈ） を適当なアルコール溶媒に溶解して得た溶液など
）をあげることかできる。このコーティングガラス溶液
を数回に分けて塗布し、そしてベーキングする工程を反
復する。なぜなら、この塗布を１回で完了してしまった
場合、引き続く熱処理に原因して塗膜にクラックか発生
するからである。１回の塗布は、尚々１５００Ｘどまシ
でスピンコード法により行ない、そしｔその都度最高５
００℃の温度でベーキングを行なうのか好ましい（合Ｕ
↑して２，３回にわたって塗布−ベーキングを繰シ返す
）。
最後のベーキングが完了した後、例えはＮ２（窒素）の
よりなｎ ＩＪ−＋１気中で高温度でアニールを実施す
る。このアニールには、この技術分野において普通に月
Ｊいられているように、′電気炉を使用しでもよく、さ
もなければ、レーザ又は電子ビームアニールを使用して
もよい。
よりなｎ ＩＪ−＋１気中で高温度でアニールを実施す
る。このアニールには、この技術分野において普通に月
Ｊいられているように、′電気炉を使用しでもよく、さ
もなければ、レーザ又は電子ビームアニールを使用して
もよい。
最後ｔｌＬＸ基板上の酸化膜及び空洞に充填ぜるコーテ
ィングガラスの一部を基板の表面ヵｉｊ８出するレベル
までエツチングして除去する。このエツチングにＱユ、
例えはＣＨＦ、のようなエツチングガスを使用したＲＩ
Ｅ法を、さもなければ、もしも条件が訂されるのならは
、ウェットエッチ法を、使用することができる。エツチ
ングの終点は、レーザ照射によシ光学的に検出すること
ができる。
ィングガラスの一部を基板の表面ヵｉｊ８出するレベル
までエツチングして除去する。このエツチングにＱユ、
例えはＣＨＦ、のようなエツチングガスを使用したＲＩ
Ｅ法を、さもなければ、もしも条件が訂されるのならは
、ウェットエッチ法を、使用することができる。エツチ
ングの終点は、レーザ照射によシ光学的に検出すること
ができる。
（５ン 発（すＪの夾１＠ 例
次に、添トｊの図面を参照しながら不発φ」を説明する
。なお、図面に図示せる各部の寸法は、読切を判勺やす
くするため、故意にかなシ変更されているということを
予め理解されたい。
。なお、図面に図示せる各部の寸法は、読切を判勺やす
くするため、故意にかなシ変更されているということを
予め理解されたい。
第１ａ図及び第１ｂ図にはＬＯＣＯ８法による素子分離
が順を追って断面で示さｉＬでいる。この方法によると
、先ず、シリコン基板１の上方の酸化マスク形成部位に
５ｉ０２膜２を約５００Ｘの膜厚で形成し、そしてとの
膜２の上刃に酸化マスクとしての５ｔ３Ｎ４に３を約１
００（ＪＸの膜＾Ｖで形成する（ｉＪ４ｉａ図参照）。
が順を追って断面で示さｉＬでいる。この方法によると
、先ず、シリコン基板１の上方の酸化マスク形成部位に
５ｉ０２膜２を約５００Ｘの膜厚で形成し、そしてとの
膜２の上刃に酸化マスクとしての５ｔ３Ｎ４に３を約１
００（ＪＸの膜＾Ｖで形成する（ｉＪ４ｉａ図参照）。
引き続いて熱酸化を行なうと）第１ｂ図に図示せるよう
に、ｓｘ、Ｎ４に３によシマスキングされていない部分
に酸化％ Ｓｉ０２４ ノ成長が進行する。５１０２膜
４の膜厚は最終的にｔとなる。ところが、５ｉＯ７の成
長に伴なって図示のようなバーズビークが発生し、素子
分離領域４ががめぐれあがる。
に、ｓｘ、Ｎ４に３によシマスキングされていない部分
に酸化％ Ｓｉ０２４ ノ成長が進行する。５１０２膜
４の膜厚は最終的にｔとなる。ところが、５ｉＯ７の成
長に伴なって図示のようなバーズビークが発生し、素子
分離領域４ががめぐれあがる。
第２図は、ＬＯＣＯ８法に代る埋め込み法の欠点を示し
たものである。図示の通り、基板１の溝に酸化膜２が埋
め込まれているというものの、分離特性の低下につなが
る空洞５が溝の内部に残っている。
たものである。図示の通り、基板１の溝に酸化膜２が埋
め込まれているというものの、分離特性の低下につなが
る空洞５が溝の内部に残っている。
第３ａ図から第３ｅ図にかけて、本発明による素子分離
が順を追って断面で示されている。先ず、ポジ型レジス
ト（例えば０ＦＰＲ８００）の塗布である。これは、権
法に従って１．０μの膜厚で行なった。引き続いて・ぐ
ターニング上行なうと第３ａ図に図示せるようＶＣなっ
た。図中の１がシリコン基板で、これにパターニングさ
れたレジスト６が塗布され′Ｃいる。
が順を追って断面で示されている。先ず、ポジ型レジス
ト（例えば０ＦＰＲ８００）の塗布である。これは、権
法に従って１．０μの膜厚で行なった。引き続いて・ぐ
ターニング上行なうと第３ａ図に図示せるようＶＣなっ
た。図中の１がシリコン基板で、これにパターニングさ
れたレジスト６が塗布され′Ｃいる。
第３ｂ図は、レソ゛ストロをマスクとしてＲＩＥを行な
い、その後でレジスト除去を行なった状態を示したもの
である。基板ｌには溝７が形成さ！している。シリコン
のエツチングは、ＴｕＩａ−３ｏ３なる商品で市販され
ているエツチャーを用いて、出力４００Ｗ及びエツチン
グガスＣＣＬ４＋０２で５０００〜１０００Ｘの深さま
で実施した。溝７の幅は５０００〜１００ＯＯＸとした
。
い、その後でレジスト除去を行なった状態を示したもの
である。基板ｌには溝７が形成さ！している。シリコン
のエツチングは、ＴｕＩａ−３ｏ３なる商品で市販され
ているエツチャーを用いて、出力４００Ｗ及びエツチン
グガスＣＣＬ４＋０２で５０００〜１０００Ｘの深さま
で実施した。溝７の幅は５０００〜１００ＯＯＸとした
。
溝７の形成後、ＣＶＤによＦ） Ｓ ｉｏ ２を成長さ
せて溝の埋め込みを行なった。ＣＶＤの条件は、温度９
００℃、ガス５ｉＨ４−”２帆そして成長膜厚２５００
〜５０００Ｘであった。この場合にも、従来の埋め込み
法と同様に、小さな空洞５かＳ ｉＯ２Ｏ２Ｏ３部分に
発生した０ 空洞の埋め込みは第３ｄ図に示されている。
せて溝の埋め込みを行なった。ＣＶＤの条件は、温度９
００℃、ガス５ｉＨ４−”２帆そして成長膜厚２５００
〜５０００Ｘであった。この場合にも、従来の埋め込み
法と同様に、小さな空洞５かＳ ｉＯ２Ｏ２Ｏ３部分に
発生した０ 空洞の埋め込みは第３ｄ図に示されている。
ここでは、８１（ＯＨ）４の含有量が約５チでアルＳ
ｉ （ＯＨ）４のアルコール溶液からなるコーチインク
ガラスを回転速度２０００ｒｐｍでスピンコードスルこ
とによシ空洞の埋め込みを行なった。スピンコードは＼
１５００１の膜厚で塗布した後に２００℃で３０分間に
わたってベークし、さらに１５００Ｘの膜厚で塗布した
後に５００℃で３０分間にわたってベークする操作を２
，３回反復することによって実施した。その後、窒素雰
囲気中において１０００℃で３０分間にわたってアニー
ルした。第３ｄ図の８は硬化後のコーティングガラスを
示している。
ｉ （ＯＨ）４のアルコール溶液からなるコーチインク
ガラスを回転速度２０００ｒｐｍでスピンコードスルこ
とによシ空洞の埋め込みを行なった。スピンコードは＼
１５００１の膜厚で塗布した後に２００℃で３０分間に
わたってベークし、さらに１５００Ｘの膜厚で塗布した
後に５００℃で３０分間にわたってベークする操作を２
，３回反復することによって実施した。その後、窒素雰
囲気中において１０００℃で３０分間にわたってアニー
ルした。第３ｄ図の８は硬化後のコーティングガラスを
示している。
最後に素子分離に不要な部分を除去した状態を示したも
のが第３ｅ図である。図示の通り、基板１０表面に形成
されていた５１０２膜２及びコーティングガラス８が完
全に除去されている。この除去処理には、エツチングガ
スＣＨＦ ５ 、真空ｇ（０，２トル、そして出力１．
ＱｋＷでＲＩＥを利用した。
のが第３ｅ図である。図示の通り、基板１０表面に形成
されていた５１０２膜２及びコーティングガラス８が完
全に除去されている。この除去処理には、エツチングガ
スＣＨＦ ５ 、真空ｇ（０，２トル、そして出力１．
ＱｋＷでＲＩＥを利用した。
（６）発明の効果
本発明に従うと、先ず、従来技術では解決し侍な〃・っ
た累子分１’７ｉ１領域における窒洞の形成をコーティ
ングガラスの埋め込みによシ実質的になきものとするこ
とかでき、よって、分峠特性に悪影響を及ばず仁となる
高集積化を達成することができる。さらＩＩ（、このよ
うな方法で素子分離を行なうことによって分離の化１Ｉ
ｉ４性を一段と高めることができる。
た累子分１’７ｉ１領域における窒洞の形成をコーティ
ングガラスの埋め込みによシ実質的になきものとするこ
とかでき、よって、分峠特性に悪影響を及ばず仁となる
高集積化を達成することができる。さらＩＩ（、このよ
うな方法で素子分離を行なうことによって分離の化１Ｉ
ｉ４性を一段と高めることができる。
第１ａ図及び第１ｂ図は従来のＬＯＣＯ８法による素子
分離を１誠を追って示した断面図、第２図は、ＬＯＣＯ
８法に代る埋め込み法の欠点を示したＩＵｉ面区、そし
て 第３ａ図〜第３ｅ図は、それぞれ、本発明ＱＣよる素子
分離を順を追って示した断面図である。 図中、１は基板、２及び４は酸化膜、３はＳｉ３Ｎ４膜
、５は全１回、６はレジスト膜、７は溝、そして８ｅま
コーディングガラスである。 第１Ｑ図 第３ｑ図
分離を１誠を追って示した断面図、第２図は、ＬＯＣＯ
８法に代る埋め込み法の欠点を示したＩＵｉ面区、そし
て 第３ａ図〜第３ｅ図は、それぞれ、本発明ＱＣよる素子
分離を順を追って示した断面図である。 図中、１は基板、２及び４は酸化膜、３はＳｉ３Ｎ４膜
、５は全１回、６はレジスト膜、７は溝、そして８ｅま
コーディングガラスである。 第１Ｑ図 第３ｑ図
Claims (1)
- 【特許請求の範囲】 １、 下Ｇ己の工程： 半導体基板の分離予定個所に所定の寸法を具えた溝を形
成すること、 先の工程において形成された溝に酸化膜を埋め込むこと
、 前記酸化膜の上方にそれとの相容性を鳴しかつ引き続く
エツチング工程において除去可能なガラス質材料を塗布
して前記溝内に存在せる空洞を塞ぐこと、 先の工程において形成された塗膜をアニールすること、
及び 前記塗膜及びその下方に位置する酸化膜を前記半導体基
板の表面が露出するレベルまでエツチングして除去する
こと、 を含んでなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16828482A JPS5958837A (ja) | 1982-09-29 | 1982-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16828482A JPS5958837A (ja) | 1982-09-29 | 1982-09-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5958837A true JPS5958837A (ja) | 1984-04-04 |
Family
ID=15865161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16828482A Pending JPS5958837A (ja) | 1982-09-29 | 1982-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958837A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6573583B2 (en) | 2000-12-27 | 2003-06-03 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US6888212B2 (en) * | 1997-08-22 | 2005-05-03 | Micron Technology, Inc. | Method for trench isolation by selective deposition of low temperature oxide films |
| US7052971B2 (en) | 2001-07-13 | 2006-05-30 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5074386A (ja) * | 1973-08-27 | 1975-06-19 | ||
| JPS50107877A (ja) * | 1974-01-30 | 1975-08-25 | ||
| JPS54589A (en) * | 1977-06-03 | 1979-01-05 | Hitachi Ltd | Burying method of insulator |
-
1982
- 1982-09-29 JP JP16828482A patent/JPS5958837A/ja active Pending
Patent Citations (3)
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| US7052971B2 (en) | 2001-07-13 | 2006-05-30 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
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