JP3096177B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関するものであり、特に層間絶縁膜としてのシリコン
酸化膜の平坦化処理に関するものである。
に関するものであり、特に層間絶縁膜としてのシリコン
酸化膜の平坦化処理に関するものである。
【０００２】
【従来の技術】半導体装置は、シリコン基板上にシリコ
ン酸化膜や導電膜を積層した構造を有する。シリコン酸
化膜の表面に凹部が生じていると、その上に導電膜を形
成した場合、凹部のところで導電膜が断線する場合があ
る。このため、シリコン酸化膜の平坦化処理が行なわれ
る。従来のシリコン酸化膜の平坦化処理の一例について
説明する。
ン酸化膜や導電膜を積層した構造を有する。シリコン酸
化膜の表面に凹部が生じていると、その上に導電膜を形
成した場合、凹部のところで導電膜が断線する場合があ
る。このため、シリコン酸化膜の平坦化処理が行なわれ
る。従来のシリコン酸化膜の平坦化処理の一例について
説明する。
【０００３】図２２に示すように、シリコン基板１の上
には間を隔ててゲート電極７ａ、７ｂ、７ｃ、７ｄが形
成されている。シリコン基板１と各ゲート電極との間に
は、ゲート絶縁膜５ａ、５ｂ、５ｃ、５ｄが形成されて
いる。シリコン基板１の主表面のうち、各ゲート電極の
間には不純物領域２ａ、２ｂ、２ｃが形成されている。
には間を隔ててゲート電極７ａ、７ｂ、７ｃ、７ｄが形
成されている。シリコン基板１と各ゲート電極との間に
は、ゲート絶縁膜５ａ、５ｂ、５ｃ、５ｄが形成されて
いる。シリコン基板１の主表面のうち、各ゲート電極の
間には不純物領域２ａ、２ｂ、２ｃが形成されている。
【０００４】ゲート電極７ａ、７ｂ、７ｃ、７ｄを覆う
ようにシリコン基板１上に、ＣＶＤ法を用いてたとえば
厚さ０．６μｍのＴＥＯＳ（ Tetla-Ethyl-Ortho-Silic
ate）膜９を形成する。ＴＥＯＳ膜はシリコン酸化膜の
一種である。
ようにシリコン基板１上に、ＣＶＤ法を用いてたとえば
厚さ０．６μｍのＴＥＯＳ（ Tetla-Ethyl-Ortho-Silic
ate）膜９を形成する。ＴＥＯＳ膜はシリコン酸化膜の
一種である。
【０００５】ＴＥＯＳ膜９に温度８５０℃の窒素雰囲気
中で３０分間のアニールを施す。ところでＴＥＯＳ膜９
は、下地の形状を反映して凹部１１が形成されている。
この状態で表面３上に上層配線膜を形成すると、上層配
線膜が断線する場合がある。
中で３０分間のアニールを施す。ところでＴＥＯＳ膜９
は、下地の形状を反映して凹部１１が形成されている。
この状態で表面３上に上層配線膜を形成すると、上層配
線膜が断線する場合がある。
【０００６】そこで図２３に示すように、回転数が５０
００ｒｐｍの回転塗布法を用いてＴＥＯＳ膜９の表面３
上にＳＯＧ（Spin-on-glass ）溶液１３を塗布する。Ｓ
ＯＧ溶液１３は凹部１１に充填されるので、ＳＯＧ溶液
１３とＴＥＯＳ膜９とからなる平坦な表面３ａが得られ
る。
００ｒｐｍの回転塗布法を用いてＴＥＯＳ膜９の表面３
上にＳＯＧ（Spin-on-glass ）溶液１３を塗布する。Ｓ
ＯＧ溶液１３は凹部１１に充填されるので、ＳＯＧ溶液
１３とＴＥＯＳ膜９とからなる平坦な表面３ａが得られ
る。
【０００７】ＳＯＧ溶液１３に温度１５０℃の空気中で
１分間の低温アニールを施し、ＳＯＧ溶液１３中の有機
溶剤を蒸発させる。
１分間の低温アニールを施し、ＳＯＧ溶液１３中の有機
溶剤を蒸発させる。
【０００８】図２４に示すように、温度が４００℃の空
気中で１分間の低温アニールを施し、ＳＯＧ膜１３ａを
形成する。この状態ではＳＯＧ膜１３ａは完全にシリコ
ン酸化膜化していない。
気中で１分間の低温アニールを施し、ＳＯＧ膜１３ａを
形成する。この状態ではＳＯＧ膜１３ａは完全にシリコ
ン酸化膜化していない。
【０００９】図２５に示すようにＳＯＧ膜１３ａに温度
が８００℃の窒素雰囲気中で３０分間の高温アニールを
施す。ここで７００℃以下の温度のアニールを低温アニ
ールといい、それより高温のアニールを高温アニールと
いう。ＳＯＧ膜１３ａに高温アニールを施すことによ
り、ＳＯＧ膜１３ａは完全にシリコン酸化膜化する。
が８００℃の窒素雰囲気中で３０分間の高温アニールを
施す。ここで７００℃以下の温度のアニールを低温アニ
ールといい、それより高温のアニールを高温アニールと
いう。ＳＯＧ膜１３ａに高温アニールを施すことによ
り、ＳＯＧ膜１３ａは完全にシリコン酸化膜化する。
【００１０】図２６に示すように、写真製版技術とエッ
チング技術とを用いてＴＥＯＳ膜９にスルーホール６を
形成する。スルーホール６はゲート電極７ｂに到達して
いる。ゲート電極７ｂ上には自然酸化膜８が形成され
る。
チング技術とを用いてＴＥＯＳ膜９にスルーホール６を
形成する。スルーホール６はゲート電極７ｂに到達して
いる。ゲート電極７ｂ上には自然酸化膜８が形成され
る。
【００１１】図２７に示すように、この自然酸化膜８を
希フッ酸でウエットエッチングしてゲート電極７ｂ上か
ら除去する。
希フッ酸でウエットエッチングしてゲート電極７ｂ上か
ら除去する。
【００１２】そして図２８に示すように表面３ａ上に上
層配線膜１５を形成する。上層配線膜１５はスルーホー
ル６を介してゲート電極７ｂと電気的に接続されてい
る。
層配線膜１５を形成する。上層配線膜１５はスルーホー
ル６を介してゲート電極７ｂと電気的に接続されてい
る。
【００１３】なお、図２７に示すように上層配線膜を形
成する前に、表面３ａを希フッ酸でウエットエッチング
し自然酸化膜８を除去している。ＴＥＯＳ膜９にアニー
ルを施さない場合、ＴＥＯＳ膜のウエットエッチングの
速度はかなり大きい。このためＴＥＯＳ膜９に上記アニ
ールを施さずにウェットエッチング処理を行なうと、Ｔ
ＥＯＳ膜９が必要以上にエッチングされてしまう。そこ
で図２２で説明したようにＴＥＯＳ膜にアニールを施
し、これによりＴＥＯＳ膜９がウエットエッチングの際
に必要以上にエッチングされないようにしている。
成する前に、表面３ａを希フッ酸でウエットエッチング
し自然酸化膜８を除去している。ＴＥＯＳ膜９にアニー
ルを施さない場合、ＴＥＯＳ膜のウエットエッチングの
速度はかなり大きい。このためＴＥＯＳ膜９に上記アニ
ールを施さずにウェットエッチング処理を行なうと、Ｔ
ＥＯＳ膜９が必要以上にエッチングされてしまう。そこ
で図２２で説明したようにＴＥＯＳ膜にアニールを施
し、これによりＴＥＯＳ膜９がウエットエッチングの際
に必要以上にエッチングされないようにしている。
【００１４】なお、図２４で説明したように、低温アニ
ールをした段階ではＳＯＧ膜１３ａは完全にシリコン酸
化膜化していない。希フッ酸でウエットエッチングした
場合のＳＯＧ膜１３ａのエッチング速度は、希フッ酸で
ウエットエッチングした場合のＴＥＯＳ膜９のエッチン
グ速度よりもかなり大きい。このため図２９に示すよう
にゲート電極７ｂ上に形成された自然酸化膜を除去する
ために表面３ａを希フッ酸でウエットエッチングする
と、ＴＥＯＳ膜９のエッチング量は微量であるのに対
し、ＳＯＧ膜１３ａは完全にエッチング除去されてしま
い、表面３ａに凹部が発生する。
ールをした段階ではＳＯＧ膜１３ａは完全にシリコン酸
化膜化していない。希フッ酸でウエットエッチングした
場合のＳＯＧ膜１３ａのエッチング速度は、希フッ酸で
ウエットエッチングした場合のＴＥＯＳ膜９のエッチン
グ速度よりもかなり大きい。このため図２９に示すよう
にゲート電極７ｂ上に形成された自然酸化膜を除去する
ために表面３ａを希フッ酸でウエットエッチングする
と、ＴＥＯＳ膜９のエッチング量は微量であるのに対
し、ＳＯＧ膜１３ａは完全にエッチング除去されてしま
い、表面３ａに凹部が発生する。
【００１５】そこで図２５に示すように、ＳＯＧ膜１３
ａに高温アニールを施し、ＳＯＧ膜１３ａを完全にシリ
コン酸化膜化している。これによりウエットエッチング
の際のＳＯＧ膜１３ａのエッチング速度とＴＥＯＳ膜の
エッチング速度とを同じにし、表面３ａの平坦度を維持
している。
ａに高温アニールを施し、ＳＯＧ膜１３ａを完全にシリ
コン酸化膜化している。これによりウエットエッチング
の際のＳＯＧ膜１３ａのエッチング速度とＴＥＯＳ膜の
エッチング速度とを同じにし、表面３ａの平坦度を維持
している。
【００１６】さらに、ＳＯＧ溶液１３を直接高温アニー
ルしてＳＯＧ膜１３ａにしようとすると、ＳＯＧの急激
な収縮現象等が原因でＳＯＧ膜１３ａがＴＥＯＳ膜９か
ら剥れる。そこで低温アニールをしてから高温アニール
をすることによりＳＯＧ膜１３ａがＴＥＯＳ膜９から剥
れるのを防いでいる。
ルしてＳＯＧ膜１３ａにしようとすると、ＳＯＧの急激
な収縮現象等が原因でＳＯＧ膜１３ａがＴＥＯＳ膜９か
ら剥れる。そこで低温アニールをしてから高温アニール
をすることによりＳＯＧ膜１３ａがＴＥＯＳ膜９から剥
れるのを防いでいる。
【００１７】
【発明が解決しようとする課題】しかし、図３０に示す
ように高温アニールの際にＳＯＧ膜１３ａにクラック１
７が発生する場合がある。そしてこの状態で図３１に示
すように上層配線膜１５を形成すると、上層配線膜１５
の材料がクラック１７に入り込む。このためＢで示すよ
うに上層配線膜１５とゲート電極７ｃとの距離が短くな
り、その箇所ではＴＥＯＳ膜９の絶縁耐圧が低下する。
ように高温アニールの際にＳＯＧ膜１３ａにクラック１
７が発生する場合がある。そしてこの状態で図３１に示
すように上層配線膜１５を形成すると、上層配線膜１５
の材料がクラック１７に入り込む。このためＢで示すよ
うに上層配線膜１５とゲート電極７ｃとの距離が短くな
り、その箇所ではＴＥＯＳ膜９の絶縁耐圧が低下する。
【００１８】この発明はかかる従来の問題点を解決する
ためになされたものである。この発明の目的はクラック
がなくかつ平坦な層間絶縁膜としてのシリコン酸化膜を
備えた半導体装置の製造方法を提供することである。
ためになされたものである。この発明の目的はクラック
がなくかつ平坦な層間絶縁膜としてのシリコン酸化膜を
備えた半導体装置の製造方法を提供することである。
【００１９】
【課題を解決するための手段】この発明の１の局面に従
った半導体装置の製造方法は、半導体基板を被覆するよ
うに下地形状を反映して表面に生じた凹部を有するＴＥ
ＯＳ膜を形成する工程と、ＴＥＯＳ膜の凹部を充填する
ようにＴＥＯＳ膜上にＳＯＧ溶液を塗布する工程と、Ｓ
ＯＧ溶液に７００℃以下の温度でのみ熱処理を施すこと
により、ＳＯＧ膜を形成する工程と、ＳＯＧ膜が完全に
除去されるまで、ＳＯＧ膜およびＴＥＯＳ膜をドライエ
ッチングを用いてエッチバックすることによりＴＥＯＳ
膜の表面を平坦化する工程とを備えている。上記１の局
面に従った半導体装置の製造方法は、上記ＴＥＯＳ膜に
７００℃以上の温度でアニールを施す工程を備えている
ことが好ましい。
った半導体装置の製造方法は、半導体基板を被覆するよ
うに下地形状を反映して表面に生じた凹部を有するＴＥ
ＯＳ膜を形成する工程と、ＴＥＯＳ膜の凹部を充填する
ようにＴＥＯＳ膜上にＳＯＧ溶液を塗布する工程と、Ｓ
ＯＧ溶液に７００℃以下の温度でのみ熱処理を施すこと
により、ＳＯＧ膜を形成する工程と、ＳＯＧ膜が完全に
除去されるまで、ＳＯＧ膜およびＴＥＯＳ膜をドライエ
ッチングを用いてエッチバックすることによりＴＥＯＳ
膜の表面を平坦化する工程とを備えている。上記１の局
面に従った半導体装置の製造方法は、上記ＴＥＯＳ膜に
７００℃以上の温度でアニールを施す工程を備えている
ことが好ましい。
【００２０】
【作用】この発明の１の局面に従った半導体装置の製造
方法では、ＳＯＧ溶液に７００℃以下のアニール、すな
わち低温アニールのみを施してＳＯＧ膜にしている。Ｓ
ＯＧ膜に高温アニールを施していないので、ＳＯＧ膜に
はクラックが発生していない。
方法では、ＳＯＧ溶液に７００℃以下のアニール、すな
わち低温アニールのみを施してＳＯＧ膜にしている。Ｓ
ＯＧ膜に高温アニールを施していないので、ＳＯＧ膜に
はクラックが発生していない。
【００２１】そして次に低温アニールを施したＳＯＧ膜
およびＴＥＯＳ膜をドライエッチングでエッチバックし
ている。ＴＥＯＳ膜と低温アニールを施したＳＯＧ膜と
はドライエッチングの場合、エッチング速度がほぼ等し
いので、ＴＥＯＳ膜の表面の平坦度が維持されながらエ
ッチバックされていく。これにより、クラックが発生し
ておらず、かつ表面が平坦なＴＥＯＳ膜が得られる。
およびＴＥＯＳ膜をドライエッチングでエッチバックし
ている。ＴＥＯＳ膜と低温アニールを施したＳＯＧ膜と
はドライエッチングの場合、エッチング速度がほぼ等し
いので、ＴＥＯＳ膜の表面の平坦度が維持されながらエ
ッチバックされていく。これにより、クラックが発生し
ておらず、かつ表面が平坦なＴＥＯＳ膜が得られる。
【００２２】ＳＯＧ膜をエッチバックにより完全に除去
している。このためＴＥＯＳ膜の表面にはＳＯＧ膜がな
いので希フッ酸でＴＥＯＳ膜表面をウェットエッチング
する場合、ウェットエッチングの速度を均一にすること
ができる。上記１の局面に従った半導体装置の製造方法
では、ＴＥＯＳ膜に、７００℃以上の温度でアニールを
施している。このため、ＴＥＯＳ膜の希フッ酸によるウ
エットエッチングの速度を小さくできる。これによっ
て、希フッ酸でＴＥＯＳ膜表面をウェットエッチングす
る際、必要以上にＴＥＯＳ膜がエッチングされることを
防止することができる。
している。このためＴＥＯＳ膜の表面にはＳＯＧ膜がな
いので希フッ酸でＴＥＯＳ膜表面をウェットエッチング
する場合、ウェットエッチングの速度を均一にすること
ができる。上記１の局面に従った半導体装置の製造方法
では、ＴＥＯＳ膜に、７００℃以上の温度でアニールを
施している。このため、ＴＥＯＳ膜の希フッ酸によるウ
エットエッチングの速度を小さくできる。これによっ
て、希フッ酸でＴＥＯＳ膜表面をウェットエッチングす
る際、必要以上にＴＥＯＳ膜がエッチングされることを
防止することができる。
【００２３】
【実施例】（第１実施例）この発明に従った半導体装置
の製造方法の第１実施例を以下に説明する。図１に示す
ように、シリコン基板３１の上に間を隔ててゲート電極
３７ａ、３７ｂ、３７ｃ、３７ｄを形成する。各ゲート
電極の下にゲート絶縁膜３５ａ、３５ｂ、３５ｃ、３５
ｄを形成する。そしてシリコン基板３１の主表面に間隔
をあけて不純物領域３２ａ、３２ｂ、３２ｃを形成す
る。
の製造方法の第１実施例を以下に説明する。図１に示す
ように、シリコン基板３１の上に間を隔ててゲート電極
３７ａ、３７ｂ、３７ｃ、３７ｄを形成する。各ゲート
電極の下にゲート絶縁膜３５ａ、３５ｂ、３５ｃ、３５
ｄを形成する。そしてシリコン基板３１の主表面に間隔
をあけて不純物領域３２ａ、３２ｂ、３２ｃを形成す
る。
【００２４】ゲート電極３７ａ、３７ｂ、３７ｃ、３７
ｄを覆うようにシリコン基板３１上に、温度が７００℃
のＣＶＤ法を用いてたとえば厚さ１．０μｍのＴＥＯＳ
膜３９を形成する。ＴＥＯＳ膜３９に温度が８５０℃の
窒素雰囲気中て３０分間アニールを施す。
ｄを覆うようにシリコン基板３１上に、温度が７００℃
のＣＶＤ法を用いてたとえば厚さ１．０μｍのＴＥＯＳ
膜３９を形成する。ＴＥＯＳ膜３９に温度が８５０℃の
窒素雰囲気中て３０分間アニールを施す。
【００２５】ところでＴＥＯＳ膜３９の下にゲート電極
３７ａ、３７ｂ、３７ｃ、３７ｄが存在するところと存
在しないところがある。したがってＴＥＯＳ膜３９の表
面３３には凹部４１が生じている。
３７ａ、３７ｂ、３７ｃ、３７ｄが存在するところと存
在しないところがある。したがってＴＥＯＳ膜３９の表
面３３には凹部４１が生じている。
【００２６】この段差を低減するために、図２に示すよ
うに、回転数が５０００ｒｐｍの回転塗布法を用いてＴ
ＥＯＳ膜３９の上にＳＯＧ溶液４３を塗布する。ＳＯＧ
溶液４３は凹部４１に充填されるので、ＳＯＧ溶液４３
とＴＥＯＳ膜３９とからなる平坦な表面３３ａが得られ
る。
うに、回転数が５０００ｒｐｍの回転塗布法を用いてＴ
ＥＯＳ膜３９の上にＳＯＧ溶液４３を塗布する。ＳＯＧ
溶液４３は凹部４１に充填されるので、ＳＯＧ溶液４３
とＴＥＯＳ膜３９とからなる平坦な表面３３ａが得られ
る。
【００２７】ＳＯＧ溶液４３に温度が１５０℃の空気中
で１分間の低温アニールを施し、ＳＯＧ溶液４３中の有
機溶剤を蒸発させる。
で１分間の低温アニールを施し、ＳＯＧ溶液４３中の有
機溶剤を蒸発させる。
【００２８】さらに図３に示すように温度が４００℃の
空気中で１分間の低温アニールを施しＳＯＧ膜４３ａに
した。この状態ではＳＯＧ膜４３ａは完全にシリコン酸
化膜化していない。
空気中で１分間の低温アニールを施しＳＯＧ膜４３ａに
した。この状態ではＳＯＧ膜４３ａは完全にシリコン酸
化膜化していない。
【００２９】
【表１】
【００３０】表１を見ればわかるようにＳＯＧに低温ア
ニールを施した段階ではＳＯＧ膜にクラックが発生して
いない。なお実験の条件は次のとおりである。シリコン
基板上にＴＥＯＳ膜を形成し、その上にＳＯＧ溶液を回
転塗布し、温度が４００℃で１分間の低温アニールを施
し、次に温度が８００℃で時間が３０分の高温アニール
を施し、ＳＯＧ溶液をＳＯＧ膜にした。この際、低温ア
ニール後、高温アニール後、それぞれについてＳＯＧ膜
を観察し、クラック密度、すなわち１平方センチメート
ル当りのクラックの数を求めた。
ニールを施した段階ではＳＯＧ膜にクラックが発生して
いない。なお実験の条件は次のとおりである。シリコン
基板上にＴＥＯＳ膜を形成し、その上にＳＯＧ溶液を回
転塗布し、温度が４００℃で１分間の低温アニールを施
し、次に温度が８００℃で時間が３０分の高温アニール
を施し、ＳＯＧ溶液をＳＯＧ膜にした。この際、低温ア
ニール後、高温アニール後、それぞれについてＳＯＧ膜
を観察し、クラック密度、すなわち１平方センチメート
ル当りのクラックの数を求めた。
【００３１】図４に示すように、ＴＥＯＳ膜３９および
ＳＯＧ膜４３ａをＣＨＦ3 とＣＦ4をエッチングガスと
する反応性イオンエッチングを用いて０．４μｍの厚み
だけエッチバックし、ＳＯＧ膜４３ａを完全に除去し、
平坦な表面３３ｂを得る。
ＳＯＧ膜４３ａをＣＨＦ3 とＣＦ4をエッチングガスと
する反応性イオンエッチングを用いて０．４μｍの厚み
だけエッチバックし、ＳＯＧ膜４３ａを完全に除去し、
平坦な表面３３ｂを得る。
【００３２】
【表２】
【００３３】表２に示すようにドライエッチングの場
合、ＴＥＯＳ膜のエッチング速度と低温アニール後のＳ
ＯＧ膜のエッチング速度とはほぼ等しい。したがって、
図３に示す平坦な表面３３ａをエッチバックするとエッ
チバック後の表面である図４に示す表面３３ｂも平坦と
なる。なおウエットエッチングの場合は低温アニール後
のＳＯＧ膜のエッチング速度の方がＴＥＯＳ膜のエッチ
ング速度よりもかなり大きい。
合、ＴＥＯＳ膜のエッチング速度と低温アニール後のＳ
ＯＧ膜のエッチング速度とはほぼ等しい。したがって、
図３に示す平坦な表面３３ａをエッチバックするとエッ
チバック後の表面である図４に示す表面３３ｂも平坦と
なる。なおウエットエッチングの場合は低温アニール後
のＳＯＧ膜のエッチング速度の方がＴＥＯＳ膜のエッチ
ング速度よりもかなり大きい。
【００３４】表２に示すウエットエッチングは水：フッ
酸が１５：１の希フッ酸を用いて行なった。ドライエッ
チングはエッチングガスがＣＨＦ3 とＯ2 の混合ガス
（ＣＨＦ3 ：Ｏ2 ＝９０：１０）であり、圧力が８Ｐａ
であり、パワーが１５００Ｗの反応性イオンエッチング
を用いた。
酸が１５：１の希フッ酸を用いて行なった。ドライエッ
チングはエッチングガスがＣＨＦ3 とＯ2 の混合ガス
（ＣＨＦ3 ：Ｏ2 ＝９０：１０）であり、圧力が８Ｐａ
であり、パワーが１５００Ｗの反応性イオンエッチング
を用いた。
【００３５】図５に示すように写真製版技術とエッチン
グ技術とを用いてＴＥＯＳ膜３９にスルーホール３８を
形成する。スルーホール３８はゲート電極３７ｂに到達
している。ゲート電極３７ｂ表面に形成された自然酸化
膜を除去するために、ウエットエッチング処理をする。
ＴＥＯＳ膜３９表面にはＳＯＧ膜が残っていないので、
ウエットエッチングの速度は均一になる。このためこの
ウエットエッチング処理でＴＥＯＳ膜３９に凹部が生じ
ることはない。
グ技術とを用いてＴＥＯＳ膜３９にスルーホール３８を
形成する。スルーホール３８はゲート電極３７ｂに到達
している。ゲート電極３７ｂ表面に形成された自然酸化
膜を除去するために、ウエットエッチング処理をする。
ＴＥＯＳ膜３９表面にはＳＯＧ膜が残っていないので、
ウエットエッチングの速度は均一になる。このためこの
ウエットエッチング処理でＴＥＯＳ膜３９に凹部が生じ
ることはない。
【００３６】図６に示すようにＴＥＯＳ膜３９上に上層
配線膜４５を形成する。上層配線膜４５はスルーホール
３８を介してゲート電極３７ｂと電気的に接続されてい
る。
配線膜４５を形成する。上層配線膜４５はスルーホール
３８を介してゲート電極３７ｂと電気的に接続されてい
る。
【００３７】なお図３に示すＳＯＧ膜４３ａを完全にエ
ッチバックで除去するならば、ＳＯＧ膜４３ａにクラッ
クが発生していても問題がないとも考えられる。しかし
図７から図８で示すようにクラック４７のところではＳ
ＯＧ膜４３ａが存在しないだけエッチングの進行が速
い。このためＴＥＯＳ膜３９に凹部４７ａが形成され
る。したがってＳＯＧ膜４３ａにクラックが発生しては
ならない。
ッチバックで除去するならば、ＳＯＧ膜４３ａにクラッ
クが発生していても問題がないとも考えられる。しかし
図７から図８で示すようにクラック４７のところではＳ
ＯＧ膜４３ａが存在しないだけエッチングの進行が速
い。このためＴＥＯＳ膜３９に凹部４７ａが形成され
る。したがってＳＯＧ膜４３ａにクラックが発生しては
ならない。
【００３８】また、図１の説明箇所で述べているよう
に、ＴＥＯＳ膜３９形成後、ＴＥＯＳ膜３９に高温アニ
ールを施しているが、これを省略し、図４に示すエッチ
バック終了後にＴＥＯＳ膜３９にアニールを施してもよ
い。
に、ＴＥＯＳ膜３９形成後、ＴＥＯＳ膜３９に高温アニ
ールを施しているが、これを省略し、図４に示すエッチ
バック終了後にＴＥＯＳ膜３９にアニールを施してもよ
い。
【００３９】また、一度に３０００Å以上のＳＯＧ溶液
を塗布すると、低温アニールでもＳＯＧ膜にクラックが
発生する恐れがある。したがって、ＴＥＯＳ膜の段差が
大きい場合は、ＳＯＧ溶液を塗布し低温アニールする工
程を繰返すことによりＴＥＯＳ膜の段差を低減してもよ
い。
を塗布すると、低温アニールでもＳＯＧ膜にクラックが
発生する恐れがある。したがって、ＴＥＯＳ膜の段差が
大きい場合は、ＳＯＧ溶液を塗布し低温アニールする工
程を繰返すことによりＴＥＯＳ膜の段差を低減してもよ
い。
【００４０】（第２実施例）この発明の第２実施例はＤ
ＲＡＭの製造工程にこの発明を適用したものである。以
下説明する。
ＲＡＭの製造工程にこの発明を適用したものである。以
下説明する。
【００４１】図９に示すように、シリコン基板１０１の
主表面には、間を隔ててフィールド酸化膜１０２が形成
されている。シリコン基板１０１の主表面であって、フ
ィールド酸化膜１０２で囲まれた領域には間を隔てて低
濃度不純物領域１０６ａと高濃度不純物領域１０９ａと
からなる不純物領域、低濃度不純物領域１０６ｃと高濃
度不純物領域１０９ｃとからなる不純物領域、低濃度不
純物領域１０６ｂと高濃度不純物領域１０９ｂとからな
る不純物領域が形成されている。
主表面には、間を隔ててフィールド酸化膜１０２が形成
されている。シリコン基板１０１の主表面であって、フ
ィールド酸化膜１０２で囲まれた領域には間を隔てて低
濃度不純物領域１０６ａと高濃度不純物領域１０９ａと
からなる不純物領域、低濃度不純物領域１０６ｃと高濃
度不純物領域１０９ｃとからなる不純物領域、低濃度不
純物領域１０６ｂと高濃度不純物領域１０９ｂとからな
る不純物領域が形成されている。
【００４２】フィールド酸化膜１０２上にはワード線１
０４ａ、１０４ｄが形成されている。シリコン基板１０
１の主表面上であって不純物領域の間にはゲート電極１
０４ｂ、１０４ｃが形成されている。各ゲート電極の下
にはゲート絶縁膜１０３ａ、１０３ｂが形成されてい
る。
０４ａ、１０４ｄが形成されている。シリコン基板１０
１の主表面上であって不純物領域の間にはゲート電極１
０４ｂ、１０４ｃが形成されている。各ゲート電極の下
にはゲート絶縁膜１０３ａ、１０３ｂが形成されてい
る。
【００４３】ワード線１０４ａ、ゲート電極１０４ｂ、
ゲート電極１０４ｃ、ワード線１０４ｄはそれぞれ絶縁
膜１０８で覆われている。高濃度不純物領域１０９ｃに
はビット線１１０が電気的に接続されている。
ゲート電極１０４ｃ、ワード線１０４ｄはそれぞれ絶縁
膜１０８で覆われている。高濃度不純物領域１０９ｃに
はビット線１１０が電気的に接続されている。
【００４４】シリコン基板１０１の主表面全面上にはシ
リコン酸化膜１１１ａが形成されている。シリコン酸化
膜１１１ａの表面１１２には下地の形状を反映して凹部
１１４が形成されている。
リコン酸化膜１１１ａが形成されている。シリコン酸化
膜１１１ａの表面１１２には下地の形状を反映して凹部
１１４が形成されている。
【００４５】図１０に示すようにシリコン酸化膜１１１
ａ上にＳＯＧ溶液１１６を回転塗布法を用いて塗布す
る。ＳＯＧ溶液１１６は凹部１１４に充填されるので平
坦な表面１１２ａが得れらる。
ａ上にＳＯＧ溶液１１６を回転塗布法を用いて塗布す
る。ＳＯＧ溶液１１６は凹部１１４に充填されるので平
坦な表面１１２ａが得れらる。
【００４６】ＳＯＧ溶液１１６に温度が１５０℃の空気
中で１分間の低温アニールを施しＳＯＧ溶液１１６中の
有機溶剤を蒸発させる。
中で１分間の低温アニールを施しＳＯＧ溶液１１６中の
有機溶剤を蒸発させる。
【００４７】さらに図１１に示すように温度が４００℃
の空気中で１分間の低温アニールを施しＳＯＧ膜１１６
ａを形成する。
の空気中で１分間の低温アニールを施しＳＯＧ膜１１６
ａを形成する。
【００４８】図１２に示すようにＳＯＧ膜１１６ａおよ
びシリコン酸化膜１１１ａをエッチングガスとしてＣＨ
Ｆ3 とＣＦ4 を用いた反応性イオンエッチングによって
エッチバックする。ＳＯＧ膜１１６ａが完全に除去され
るまでエッチバックを続ける。
びシリコン酸化膜１１１ａをエッチングガスとしてＣＨ
Ｆ3 とＣＦ4 を用いた反応性イオンエッチングによって
エッチバックする。ＳＯＧ膜１１６ａが完全に除去され
るまでエッチバックを続ける。
【００４９】図１３に示すように、シリコン酸化膜１１
１ａ上に、窒化膜１６０を形成する。窒化膜１６０上に
多結晶シリコン膜１１３、酸化膜１１４を順に形成す
る。酸化膜１１４上に写真製版技術を用いて所定のパタ
ーンのレジスト１１５を形成する。レジスト１１５をマ
スクとして酸化膜１１４を反応性イオンエッチングを用
いてエッチングする。これにより図１４に示すように、
多結晶シリコン膜１１３の表面に至る開口１１６を形成
する。この後レジスト１１５を除去する。
１ａ上に、窒化膜１６０を形成する。窒化膜１６０上に
多結晶シリコン膜１１３、酸化膜１１４を順に形成す
る。酸化膜１１４上に写真製版技術を用いて所定のパタ
ーンのレジスト１１５を形成する。レジスト１１５をマ
スクとして酸化膜１１４を反応性イオンエッチングを用
いてエッチングする。これにより図１４に示すように、
多結晶シリコン膜１１３の表面に至る開口１１６を形成
する。この後レジスト１１５を除去する。
【００５０】次に図１５に示すように、開口１１６の内
表面を含むシリコン酸化膜１１４表面上にシリコン酸化
膜１１７を所定の厚さで形成する。その後、このシリコ
ン酸化膜１１７を反応性イオンエッチングを用いてエッ
チングする。これにより、図１６に示すように、開口１
１６の内周側壁にサイドウォールスペーサ状の枠１１７
ａが形成される。
表面を含むシリコン酸化膜１１４表面上にシリコン酸化
膜１１７を所定の厚さで形成する。その後、このシリコ
ン酸化膜１１７を反応性イオンエッチングを用いてエッ
チングする。これにより、図１６に示すように、開口１
１６の内周側壁にサイドウォールスペーサ状の枠１１７
ａが形成される。
【００５１】次に、図１７に示すようにシリコン酸化膜
１１４および枠１１７ａをマスクとして、多結晶シリコ
ン膜１１３を反応性イオンエッチングを用いてエッチン
グすることによって、窒化膜１６０の表面に至る開口１
１８を形成する。
１１４および枠１１７ａをマスクとして、多結晶シリコ
ン膜１１３を反応性イオンエッチングを用いてエッチン
グすることによって、窒化膜１６０の表面に至る開口１
１８を形成する。
【００５２】次に図１８に示すように、多結晶シリコン
膜１１３をマスクとしてシリコン酸化膜１１１ａを反応
性イオンエッチングを用いてエッチングすることによっ
て、高濃度不純物領域１０９ａおよび１０９ｂの表面に
至るコンタクトホール１１９を形成する。
膜１１３をマスクとしてシリコン酸化膜１１１ａを反応
性イオンエッチングを用いてエッチングすることによっ
て、高濃度不純物領域１０９ａおよび１０９ｂの表面に
至るコンタクトホール１１９を形成する。
【００５３】次に図１９に示すように、コンタクトホー
ル１１９の内部を満たしかつ多結晶シリコン膜１１３表
面上を覆うように不純物をドープした多結晶シリコンか
らなる導電層１２０を形成する。導電層１２０および多
結晶シリコン膜１１３を写真製版技術とエッチング技術
を用いてパターニングする。これにより図２０に示すよ
うに、パターニングされたキャパシタ下部電極１２０ａ
および多結晶シリコン層１１３ａが形成される。
ル１１９の内部を満たしかつ多結晶シリコン膜１１３表
面上を覆うように不純物をドープした多結晶シリコンか
らなる導電層１２０を形成する。導電層１２０および多
結晶シリコン膜１１３を写真製版技術とエッチング技術
を用いてパターニングする。これにより図２０に示すよ
うに、パターニングされたキャパシタ下部電極１２０ａ
および多結晶シリコン層１１３ａが形成される。
【００５４】最後に図２１に示すように、シリコン基板
１０１の主表面全面にＣＶＤ法を用いて窒化膜を形成し
た後、酸素雰囲気中で熱処理を施すことによって、窒化
膜の一部を酸化させてキャパシタ誘電膜１２１を形成す
る。その後ＣＶＤ法を用いてリンをドープした多結晶シ
リコンからなる導電膜１２２を全面に形成する。以上に
よりこの発明に従った半導体装置の製造方法の第２実施
例が終了する。
１０１の主表面全面にＣＶＤ法を用いて窒化膜を形成し
た後、酸素雰囲気中で熱処理を施すことによって、窒化
膜の一部を酸化させてキャパシタ誘電膜１２１を形成す
る。その後ＣＶＤ法を用いてリンをドープした多結晶シ
リコンからなる導電膜１２２を全面に形成する。以上に
よりこの発明に従った半導体装置の製造方法の第２実施
例が終了する。
【００５５】
【発明の効果】この発明の１の局面に従った半導体装置
の製造方法によれば、まずＳＯＧ溶液に７００℃以下の
アニール、すなわち低温アニールのみを施してＳＯＧ膜
にしている。ＳＯＧ膜に高温アニールを施していないの
で、ＳＯＧ膜にはクラックが発生していない。
の製造方法によれば、まずＳＯＧ溶液に７００℃以下の
アニール、すなわち低温アニールのみを施してＳＯＧ膜
にしている。ＳＯＧ膜に高温アニールを施していないの
で、ＳＯＧ膜にはクラックが発生していない。
【００５６】そして低温アニールを施したＳＯＧ膜およ
びＴＥＯＳ膜をドライエッチングを用いてエッチバック
している。ＴＥＯＳ膜と低温アニールを施したＳＯＧ膜
とはドライエッチングの場合、エッチング速度がほぼ等
しいのでＴＥＯＳ膜とＳＯＧ膜とからなる表面の平坦度
が維持されながらエッチバックされていく。そしてＳＯ
Ｇ膜が完全にエッチング除去するまでエッチバックを続
ける。以上によりクラックがなくかつ平坦な表面のＴＥ
ＯＳ膜を形成することができる。上記１の局面に従った
半導体装置の製造方法によれば、ＴＥＯＳ膜に７００℃
以上の温度でアニールを施す。このため、ＴＥＯＳ膜の
希フッ酸によるウエットエッチングの速度を小さくする
ことができ、その結果、希フッ酸でＴＥＯＳ膜表面をウ
ェットエッチングする際、必要以上にＴＥＯＳ膜がエッ
チングされることを防止することができる。
びＴＥＯＳ膜をドライエッチングを用いてエッチバック
している。ＴＥＯＳ膜と低温アニールを施したＳＯＧ膜
とはドライエッチングの場合、エッチング速度がほぼ等
しいのでＴＥＯＳ膜とＳＯＧ膜とからなる表面の平坦度
が維持されながらエッチバックされていく。そしてＳＯ
Ｇ膜が完全にエッチング除去するまでエッチバックを続
ける。以上によりクラックがなくかつ平坦な表面のＴＥ
ＯＳ膜を形成することができる。上記１の局面に従った
半導体装置の製造方法によれば、ＴＥＯＳ膜に７００℃
以上の温度でアニールを施す。このため、ＴＥＯＳ膜の
希フッ酸によるウエットエッチングの速度を小さくする
ことができ、その結果、希フッ酸でＴＥＯＳ膜表面をウ
ェットエッチングする際、必要以上にＴＥＯＳ膜がエッ
チングされることを防止することができる。
【図１】この発明に従った半導体装置の製造方法の第１
実施例の第１工程を示す断面図である。
実施例の第１工程を示す断面図である。
【図２】この発明に従った半導体装置の製造方法の第１
実施例の第２工程を示す断面図である。
実施例の第２工程を示す断面図である。
【図３】この発明に従った半導体装置の製造方法の第１
実施例の第３工程を示す断面図である。
実施例の第３工程を示す断面図である。
【図４】この発明に従った半導体装置の製造方法の第１
実施例の第４工程を示す断面図である。
実施例の第４工程を示す断面図である。
【図５】この発明に従った半導体装置の製造方法の第１
実施例の第５工程を示す断面図である。
実施例の第５工程を示す断面図である。
【図６】この発明に従った半導体装置の製造方法の第１
実施例の第６工程を示す断面図である。
実施例の第６工程を示す断面図である。
【図７】ＳＯＧ膜にクラックが発生した状態を示す断面
図である。
図である。
【図８】図７に示すＳＯＧ膜をエッチバックして完全に
除去した状態を示す断面図である。
除去した状態を示す断面図である。
【図９】この発明に従った半導体装置の製造方法の第２
実施例の第１工程を示す断面図である。
実施例の第１工程を示す断面図である。
【図１０】この発明に従った半導体装置の製造方法の第
２実施例の第２工程を示す断面図である。
２実施例の第２工程を示す断面図である。
【図１１】この発明に従った半導体装置の製造方法の第
２実施例の第３工程を示す断面図である。
２実施例の第３工程を示す断面図である。
【図１２】この発明に従った半導体装置の製造方法の第
２実施例の第４工程を示す断面図である。
２実施例の第４工程を示す断面図である。
【図１３】この発明に従った半導体装置の製造方法の第
２実施例の第５工程を示す断面図である。
２実施例の第５工程を示す断面図である。
【図１４】この発明に従った半導体装置の製造方法の第
２実施例の第６工程を示す断面図である。
２実施例の第６工程を示す断面図である。
【図１５】この発明に従った半導体装置の製造方法の第
２実施例の第７工程を示す断面図である。
２実施例の第７工程を示す断面図である。
【図１６】この発明に従った半導体装置の製造方法の第
２実施例の第８工程を示す断面図である。
２実施例の第８工程を示す断面図である。
【図１７】この発明に従った半導体装置の製造方法の第
２実施例の第９工程を示す断面図である。
２実施例の第９工程を示す断面図である。
【図１８】この発明に従った半導体装置の製造方法の第
２実施例の第１０工程を示す断面図である。
２実施例の第１０工程を示す断面図である。
【図１９】この発明に従った半導体装置の製造方法の第
２実施例の第１１工程を示す断面図である。
２実施例の第１１工程を示す断面図である。
【図２０】この発明に従った半導体装置の製造方法の第
２実施例の第１２工程を示す断面図である。
２実施例の第１２工程を示す断面図である。
【図２１】この発明に従った半導体装置の製造方法の第
２実施例の第１３工程を示す断面図である。
２実施例の第１３工程を示す断面図である。
【図２２】従来の半導体装置の製造方法の第１工程を示
す断面図である。
す断面図である。
【図２３】従来の半導体装置の製造方法の第２工程を示
す断面図である。
す断面図である。
【図２４】従来の半導体装置の製造方法の第３工程を示
す断面図である。
す断面図である。
【図２５】従来の半導体装置の製造方法の第４工程を示
す断面図である。
す断面図である。
【図２６】従来の半導体装置の製造方法の第５工程を示
す断面図である。
す断面図である。
【図２７】従来の半導体装置の製造方法の第６工程を示
す断面図である。
す断面図である。
【図２８】従来の半導体装置の製造方法の第７工程を示
す断面図である。
す断面図である。
【図２９】凹部にＳＯＧ膜が形成されているシリコン酸
化膜に希フッ酸を用いてウエットエッチングした状態の
断面図である。
化膜に希フッ酸を用いてウエットエッチングした状態の
断面図である。
【図３０】高温アニールによりＳＯＧ膜にクラックが発
生している状態を示す断面図である。
生している状態を示す断面図である。
【図３１】図３０に示す状態で上層配線膜を形成した場
合の断面図である。
合の断面図である。
３１ シリコン基板 ３７ａ、３７ｂ、３７ｃ、３７ｄ ゲート電極 ３９ ＴＥＯＳ膜 ４１ 凹部 ４３ａ ＳＯＧ膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−13407（ＪＰ，Ａ) 特開 平５−308103（ＪＰ，Ａ) 特開 平４−245628（ＪＰ，Ａ) 特開 平４−3932（ＪＰ，Ａ) 特開 平４−122026（ＪＰ，Ａ) 特開 平４−142065（ＪＰ，Ａ) 特開 平３−201435（ＪＰ，Ａ) 特表 平３−505145（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/316
Claims (1)
- 【請求項１】 半導体基板を被覆するように下地形状を
反映して表面に生じた凹部を有するＴＥＯＳ膜を形成す
る工程と、 前記ＴＥＯＳ膜の凹部を充填するように前記ＴＥＯＳ膜
上にＳＯＧ溶液を塗布する工程と、 前記ＳＯＧ溶液に７００℃以下の温度でのみ熱処理をす
ることにより、ＳＯＧ膜を形成する工程と、 前記ＳＯＧ膜が完全に除去されるまで、前記ＳＯＧ膜お
よび前記ＴＥＯＳ膜をドライエッチングを用いてエッチ
バックすることにより前記ＴＥＯＳ膜の表面を平坦化す
る工程と、前記ＴＥＯＳ膜に、７００℃以上の温度でアニールを施
す工程と、 を備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04285701A JP3096177B2 (ja) | 1992-10-23 | 1992-10-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04285701A JP3096177B2 (ja) | 1992-10-23 | 1992-10-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140387A JPH06140387A (ja) | 1994-05-20 |
| JP3096177B2 true JP3096177B2 (ja) | 2000-10-10 |
Family
ID=17694911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04285701A Expired - Fee Related JP3096177B2 (ja) | 1992-10-23 | 1992-10-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3096177B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| MY142897A (en) * | 2007-11-21 | 2011-01-31 | Mimos Berhad | Method of curing defects in spin-on-glass |
-
1992
- 1992-10-23 JP JP04285701A patent/JP3096177B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06140387A (ja) | 1994-05-20 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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