JP3897071B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本願の発明は、リソグラフィの最小パターン幅よりも小さな直径の接続孔を形成し、この接続孔を導電膜で埋める半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の大容量化に伴って設計ルールの微細化が進行しているが、市場の要求によって現状の技術水準を超えた設計ルールが使用される場合がある。例えば、現在の設計ルールにおける最小パターン幅は０．２５μｍであるが、直径０．１μｍの接続孔の形成が要求されている。
【０００３】
しかし、現在のリソグラフィ技術では直径０．１μｍの開口を有するパターンにレジストを加工することができないので、レジストをマスクにしたエッチングでは直径０．１μｍの接続孔を形成することができない。そこで、層間絶縁膜であるＳｉＯ2膜とはエッチング特性の異なる多結晶Ｓｉ膜をマスクにしたエッチングで接続孔を形成する方法が考えられている。
【０００４】
図６〜９は、この様な方法で接続孔を形成し、この接続孔を導電膜で埋める本願の発明の一従来例を示している。この一従来例では、図６（ａ）に示す様に、Ｓｉ基板１１に拡散層１２等を形成した後、層間絶縁膜としての厚さ６００ｎｍのＳｉＯ2膜１３と厚さ３００ｎｍの多結晶Ｓｉ膜１４とをＣＶＤ法で順次に全面に堆積させる。
【０００５】
そして、多結晶Ｓｉ膜１４上にレジスト１５を塗布し、直径０．３μｍの開口１５ａを有するパターンにリソグラフィでレジスト１５を加工する。現在のリソグラフィ技術でも直径０．２５μｍの開口を形成することができるので、直径０．３μｍの開口１５ａであれば形成することができる。
【０００６】
次に、図６（ｂ）に示す様に、レジスト１５をマスクにした異方性エッチングで多結晶Ｓｉ膜１４に開口１４ａを形成する。そして、レジスト１５を除去した後、厚さ１２０ｎｍの多結晶Ｓｉ膜１６をＣＶＤ法で全面に堆積させる。多結晶Ｓｉ膜１６の厚さが開口１４ａの直径の半分よりも薄いので、開口１４ａは多結晶Ｓｉ膜１６で埋められない。
【０００７】
次に、図７（ａ）に示す様に、多結晶Ｓｉ膜１６の全面を異方的にエッチバックして、この多結晶Ｓｉ膜１６から成る側壁スペーサを開口１４ａの内側面に形成する。この結果、多結晶Ｓｉ膜１６の内径は、リソグラフィの最小パターン幅である０．２５μｍよりも小さい０．１μｍになる。その後、多結晶Ｓｉ膜１４、１６をマスクにした異方性エッチングでＳｉＯ2膜１３に接続孔１７を形成する。
【０００８】
上述の様に多結晶Ｓｉ膜１６の内径がリソグラフィの最小パターン幅の０．２５μｍよりも小さい０．１μｍであるので、多結晶Ｓｉ膜１４、１６をマスクにした異方性エッチングによって、リソグラフィの最小パターン幅よりも小さな直径の接続孔１７を形成することができる。
【０００９】
次に、図７（ｂ）に示す様に、接続孔１７の底部に露出している拡散層１２の表面の自然酸化膜を希弗酸で除去し、図８（ａ）に示す様に、厚さ３００ｎｍの多結晶Ｓｉ膜２１をＣＶＤ法で全面に堆積させる。そして、図８（ｂ）に示す様に、多結晶Ｓｉ膜２１の全面を異方的にエッチバックして、多結晶Ｓｉ膜２１を接続孔１７内にのみ残し、図９に示す様に、多結晶Ｓｉ膜１４、１６の全面を異方的にエッチバックして、これらの多結晶Ｓｉ膜１４、１６を除去する。
【００１０】
【発明が解決しようとする課題】
ところが、接続孔１７がＳｉＯ2膜１３に形成されており、ＳｉＯ2膜１３と自然酸化膜とではエッチング選択比が１に近いので、図７（ｂ）に示した様に、接続孔１７の底部に露出している拡散層１２の表面の自然酸化膜を希弗酸で除去する際に接続孔１７の内側面も同時に除去される。この結果、接続孔１７の直径が多結晶Ｓｉ膜１６の内径よりも大きくなって、多結晶Ｓｉ膜１４、１６が接続孔１７の周囲から接続孔１７上へ張り出す。
【００１１】
このため、上述の一従来例では、図８（ａ）（ｂ）に示した様に、接続孔１７内の多結晶Ｓｉ膜２１に鬆２２が生じ、図９に示した様に、鬆２２を介して、多結晶Ｓｉ膜１４、１６の除去と同時に接続孔１７の底部における拡散層１２がエッチングされて、Ｓｉ基板１１が損傷を受ける。この結果、上述の一従来例では、Ｓｉ基板１１と拡散層１２との間の接合耐圧が低下したり接合リーク電流が増大したりして、信頼性の高い半導体装置を製造することが困難であった。
【００１２】
なお、図７（ａ）の工程で接続孔１７を形成した直後か、少なくとも図８（ａ）の工程で多結晶Ｓｉ膜２１を堆積させる前に、多結晶Ｓｉ膜１４、１６を除去しておけば、接続孔１７内の多結晶Ｓｉ膜２１に鬆２２が生じない。しかし、多結晶Ｓｉ膜１４、１６とＳｉ基板１１とではエッチング選択比が１に近いので、多結晶Ｓｉ膜２１が接続孔１７を埋めていない状態で多結晶Ｓｉ膜１４、１６を除去すると、やはり接続孔１７の底部における拡散層１２がエッチングされる。
【００１３】
このため、多結晶Ｓｉ膜１４、１６を除去するよりも前に多結晶Ｓｉ膜２１で接続孔１７を埋めておく必要があるが、接続孔１７を埋める多結晶Ｓｉ膜２１と拡散層１２との接触抵抗を低くするためには、図７（ｂ）の工程で、接続孔１７の底部に露出している拡散層１２の表面の自然酸化膜を希弗酸で除去しておく必要がある。
【００１４】
つまり、上述の一従来例では、リソグラフィの最小パターン幅よりも小さな直径の接続孔１７を形成することができて、微細な半導体装置を製造することができ、また、接続孔１７を埋める多結晶Ｓｉ膜２１と拡散層１２との接触抵抗を低くすることができて、動作も高速な半導体装置を製造することができるが、鬆２２の発生を回避することができなくて、信頼性の高い半導体装置を製造することは困難であった。
【００１５】
従って、本願の発明は、微細で動作も高速であるにも拘らず信頼性の高い半導体装置を製造することができる半導体装置の製造方法を提供することを目的としている。
【００１６】
【課題を解決するための手段】
請求項１に係る半導体装置の製造方法では、リソグラフィで開口を形成したレジストを用いた異方性エッチングで第１の多結晶Ｓｉ膜に開口を形成するが、第２の多結晶Ｓｉ膜から成る側壁スペーサを第１の多結晶Ｓｉ膜の開口の内側面に形成するので、第２の多結晶Ｓｉ膜の内径をリソグラフィの最小パターン幅よりも小さくすることができる。
【００１７】
そして、第１及び第２の多結晶Ｓｉ膜を用いた異方性エッチングで絶縁膜に接続孔を形成する。また、接続孔の底部における自然酸化膜を除去する際に接続孔の内側面が同時に除去されても、除去の厚さは自然酸化膜の厚さ程度である。このため、リソグラフィの最小パターン幅よりも小さな直径の接続孔を形成することができる。
【００１８】
一方、接続孔を導電膜で埋めた後に第１及び第２の多結晶Ｓｉ膜を除去するので、第１及び第２の多結晶Ｓｉ膜の主成分とＳｉ基体の主成分とが同じでも、第１及び第２の多結晶Ｓｉ膜の除去と同時に接続孔の底部におけるＳｉ基体がエッチングされて損傷を受けることはない。
【００１９】
しかも、第１及び第２の多結晶Ｓｉ膜の露出面のうちで少なくとも第２の多結晶Ｓｉ膜の内側面に変質層を形成し、Ｓｉ基体をエッチングせず変質層をエッチングする条件の等方性エッチングでこの変質層を除去するので、変質層の除去と同時に接続孔の底部におけるＳｉ基体がエッチングされて損傷を受けることもない。
【００２０】
また、接続孔の底部における自然酸化膜を除去した後に接続孔を導電膜で埋めるので、接続孔の底部におけるＳｉ基体と接続孔を埋めている導電膜との接触抵抗を低くすることができる。
【００２１】
また、第１及び第２の多結晶Ｓｉ膜の露出面のうちで少なくとも第２の多結晶Ｓｉ膜の内側面に変質層を形成し、この変質層を等方性エッチングで除去するので、第２の多結晶Ｓｉ膜の内径が大きくなる。このため、接続孔の底部における自然酸化膜を除去する際に接続孔の内側面が同時に除去されても、第１及び第２の多結晶Ｓｉ膜が接続孔の周囲から接続孔上へ張り出さない。
【００２２】
そして、この状態の接続孔を導電膜で埋めるので、接続孔内の導電膜に鬆が生じず、この鬆を介して、第１及び第２の多結晶Ｓｉ膜の除去と同時に接続孔の底部におけるＳｉ基体がエッチングされて損傷を受けることもない。
【００２３】
請求項２に係る半導体装置の製造方法では、第１及び第２の多結晶Ｓｉ膜の露出面に斜めイオン注入で導入した第１の物質と第１及び第２の多結晶Ｓｉ膜の主成分である第２の物質とを化合させて変質層を形成するので、側壁スペーサである第２の多結晶Ｓｉ膜の内側面に変質層を容易に形成することができる。
【００２４】
請求項３に係る半導体装置の製造方法では、変質層としてのＳｉＮ層を形成し、このＳｉＮ層を熱燐酸で除去するが、熱燐酸では主成分がＳｉＯ2である絶縁膜に対してＳｉＮ層を高い選択比で除去することができる。
【００２５】
このため、接続孔の底部における自然酸化膜の除去に先立って接続孔の内側面が除去されることを抑制することができ、第１及び第２の多結晶Ｓｉ膜が接続孔の周囲から接続孔上へ張り出すことを効果的に抑制することができて、第１及び第２の多結晶Ｓｉ膜の除去と同時に接続孔の底部におけるＳｉ基体がエッチングされて損傷を受けることを効果的に防止することができる。
【００２６】
【発明の実施の形態】
以下、本願の発明の一実施形態を、図１〜５を参照しながら説明する。図１（ａ）〜図２（ａ）に示す様に、本実施形態でも、多結晶Ｓｉ膜１４、１６をマスクにした異方性エッチングでＳｉＯ2膜１３に接続孔１７を形成するまでは、上述の一従来例と実質的に同様の工程を実行する。
【００２７】
しかし、本実施形態では、その後、図２（ｂ）に示す様に、下記の条件の斜め回転イオン注入で、多結晶Ｓｉ膜１４、１６の露出面にＮ２３を導入する。そして、多結晶Ｓｉ膜１４、１６中のＳｉとＮ２３とを８５０℃、３０分の熱処理で化合させて、図３（ａ）に示す様に、多結晶Ｓｉ膜１４、１６の露出面にＳｉＮ層２４を形成する。
【００２８】
Ｎの斜め回転イオン注入条件
ドーズ量：１×１０15／ｃｍ2
加速エネルギー：２０ｋｅＶ
入射角（水平面と成す角）：６３．４°
【００２９】
次に、図３（ｂ）に示す様に、熱燐酸による等方性エッチングでＳｉＮ層２４を除去して、ＳｉＮ層２４の厚さの２倍だけ多結晶Ｓｉ膜１６の内径を大きくする。そして、図４（ａ）に示す様に、接続孔１７の底部に露出している拡散層１２の表面の自然酸化膜を希弗酸で除去する。
【００３０】
この時、上述の様に多結晶Ｓｉ膜１６の内径を大きくしてあるので、接続孔１７の内側面が同時に除去されても、多結晶Ｓｉ膜１４、１６が接続孔１７の周囲から接続孔１７上へ張り出さない。その後、図４（ｂ）〜図５（ｂ）に示す様に、再び上述の一従来例と実質的に同様の工程を実行する。
【００３１】
以上の様な本実施形態では、多結晶Ｓｉ膜１４、１６が接続孔１７の周囲から接続孔１７上へ張り出さないので、図４（ｂ）〜図５（ｂ）に示した様に、接続孔１７内の多結晶Ｓｉ膜２１に鬆２２が生じず、鬆２２を介して、多結晶Ｓｉ膜１４、１６の除去と同時に接続孔１７の底部における拡散層１２がエッチングされることもない。
【００３２】
この結果、本実施形態では、Ｓｉ基板１１と拡散層１２との間の接合耐圧が低下したり接合リーク電流が増大したりすることがなく、信頼性の高い半導体装置を製造することができる。
【００３３】
なお、以上の実施形態ではＮ２３の斜め回転イオン注入及びその後の熱処理によってＳｉＮ層２４を形成しているが、その他の方法でＳｉＮ層２４を形成してもよく、Ｓｉ基板１１とエッチング特性が異なっていればＳｉＮ層２４以外の変質層を形成してもよい。また、以上の実施形態ではＳｉ基板１１の拡散層１２に対して接続孔１７を形成しているが、本願の発明は半導体基板上の配線層に対して接続孔を形成する場合等にも適用することができる。
【００３４】
【発明の効果】
請求項１に係る半導体装置の製造方法では、リソグラフィの最小パターン幅よりも小さな直径の接続孔を形成することができるので、微細な半導体装置を製造することができ、また、接続孔の底部におけるＳｉ基体と接続孔を埋めている導電膜との接触抵抗を低くすることができるので、動作も高速な半導体装置を製造することができる。そして、それにも拘らず、第１及び第２の多結晶Ｓｉ膜や変質層の除去と同時に接続孔の底部におけるＳｉ基体がエッチングされて損傷を受けることはないので、信頼性の高い半導体装置を製造することができる。
【００３５】
請求項２に係る半導体装置の製造方法では、側壁スペーサである第２の多結晶Ｓｉ膜の内側面に変質層を容易に形成することができるので、微細で動作も高速であるにも拘らず信頼性の高い半導体装置を高いスループットで製造することができる。
【００３６】
請求項３に係る半導体装置の製造方法では、第１及び第２の多結晶Ｓｉ膜の除去と同時に接続孔の底部におけるＳｉ基体がエッチングされて損傷を受けることを効果的に防止することができるので、信頼性の高い半導体装置を高い歩留りで製造することができる。
【図面の簡単な説明】
【図１】 本願の発明の一実施形態の最初の工程を順次に示す側断面図である。
【図２】 図１に続く工程を順次に示す側断面図である。
【図３】 図２に続く工程を順次に示す側断面図である。
【図４】 図３に続く工程を順次に示す側断面図である。
【図５】 図４に続く工程を順次に示す側断面図である。
【図６】 本願の発明の一従来例の最初の工程を順次に示す側断面図である。
【図７】 図６に続く工程を順次に示す側断面図である。
【図８】 図７に続く工程を順次に示す側断面図である。
【図９】 図８に続く工程を示す側断面図である。
【符号の説明】
１１…Ｓｉ基板（Ｓｉ基体）、１３…ＳｉＯ2膜（絶縁膜）、１４…多結晶Ｓｉ膜（第１の多結晶Ｓｉ膜）、１４ａ…開口、１５…レジスト、１５ａ…開口、１６…多結晶Ｓｉ膜（第２の多結晶Ｓｉ膜）、１７…接続孔、２１…多結晶Ｓｉ膜（導電膜）、２３…Ｎ（第１の物質）、２４…ＳｉＮ層（変質層）
【発明の属する技術分野】
本願の発明は、リソグラフィの最小パターン幅よりも小さな直径の接続孔を形成し、この接続孔を導電膜で埋める半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の大容量化に伴って設計ルールの微細化が進行しているが、市場の要求によって現状の技術水準を超えた設計ルールが使用される場合がある。例えば、現在の設計ルールにおける最小パターン幅は０．２５μｍであるが、直径０．１μｍの接続孔の形成が要求されている。
【０００３】
しかし、現在のリソグラフィ技術では直径０．１μｍの開口を有するパターンにレジストを加工することができないので、レジストをマスクにしたエッチングでは直径０．１μｍの接続孔を形成することができない。そこで、層間絶縁膜であるＳｉＯ2膜とはエッチング特性の異なる多結晶Ｓｉ膜をマスクにしたエッチングで接続孔を形成する方法が考えられている。
【０００４】
図６〜９は、この様な方法で接続孔を形成し、この接続孔を導電膜で埋める本願の発明の一従来例を示している。この一従来例では、図６（ａ）に示す様に、Ｓｉ基板１１に拡散層１２等を形成した後、層間絶縁膜としての厚さ６００ｎｍのＳｉＯ2膜１３と厚さ３００ｎｍの多結晶Ｓｉ膜１４とをＣＶＤ法で順次に全面に堆積させる。
【０００５】
そして、多結晶Ｓｉ膜１４上にレジスト１５を塗布し、直径０．３μｍの開口１５ａを有するパターンにリソグラフィでレジスト１５を加工する。現在のリソグラフィ技術でも直径０．２５μｍの開口を形成することができるので、直径０．３μｍの開口１５ａであれば形成することができる。
【０００６】
次に、図６（ｂ）に示す様に、レジスト１５をマスクにした異方性エッチングで多結晶Ｓｉ膜１４に開口１４ａを形成する。そして、レジスト１５を除去した後、厚さ１２０ｎｍの多結晶Ｓｉ膜１６をＣＶＤ法で全面に堆積させる。多結晶Ｓｉ膜１６の厚さが開口１４ａの直径の半分よりも薄いので、開口１４ａは多結晶Ｓｉ膜１６で埋められない。
【０００７】
次に、図７（ａ）に示す様に、多結晶Ｓｉ膜１６の全面を異方的にエッチバックして、この多結晶Ｓｉ膜１６から成る側壁スペーサを開口１４ａの内側面に形成する。この結果、多結晶Ｓｉ膜１６の内径は、リソグラフィの最小パターン幅である０．２５μｍよりも小さい０．１μｍになる。その後、多結晶Ｓｉ膜１４、１６をマスクにした異方性エッチングでＳｉＯ2膜１３に接続孔１７を形成する。
【０００８】
上述の様に多結晶Ｓｉ膜１６の内径がリソグラフィの最小パターン幅の０．２５μｍよりも小さい０．１μｍであるので、多結晶Ｓｉ膜１４、１６をマスクにした異方性エッチングによって、リソグラフィの最小パターン幅よりも小さな直径の接続孔１７を形成することができる。
【０００９】
次に、図７（ｂ）に示す様に、接続孔１７の底部に露出している拡散層１２の表面の自然酸化膜を希弗酸で除去し、図８（ａ）に示す様に、厚さ３００ｎｍの多結晶Ｓｉ膜２１をＣＶＤ法で全面に堆積させる。そして、図８（ｂ）に示す様に、多結晶Ｓｉ膜２１の全面を異方的にエッチバックして、多結晶Ｓｉ膜２１を接続孔１７内にのみ残し、図９に示す様に、多結晶Ｓｉ膜１４、１６の全面を異方的にエッチバックして、これらの多結晶Ｓｉ膜１４、１６を除去する。
【００１０】
【発明が解決しようとする課題】
ところが、接続孔１７がＳｉＯ2膜１３に形成されており、ＳｉＯ2膜１３と自然酸化膜とではエッチング選択比が１に近いので、図７（ｂ）に示した様に、接続孔１７の底部に露出している拡散層１２の表面の自然酸化膜を希弗酸で除去する際に接続孔１７の内側面も同時に除去される。この結果、接続孔１７の直径が多結晶Ｓｉ膜１６の内径よりも大きくなって、多結晶Ｓｉ膜１４、１６が接続孔１７の周囲から接続孔１７上へ張り出す。
【００１１】
このため、上述の一従来例では、図８（ａ）（ｂ）に示した様に、接続孔１７内の多結晶Ｓｉ膜２１に鬆２２が生じ、図９に示した様に、鬆２２を介して、多結晶Ｓｉ膜１４、１６の除去と同時に接続孔１７の底部における拡散層１２がエッチングされて、Ｓｉ基板１１が損傷を受ける。この結果、上述の一従来例では、Ｓｉ基板１１と拡散層１２との間の接合耐圧が低下したり接合リーク電流が増大したりして、信頼性の高い半導体装置を製造することが困難であった。
【００１２】
なお、図７（ａ）の工程で接続孔１７を形成した直後か、少なくとも図８（ａ）の工程で多結晶Ｓｉ膜２１を堆積させる前に、多結晶Ｓｉ膜１４、１６を除去しておけば、接続孔１７内の多結晶Ｓｉ膜２１に鬆２２が生じない。しかし、多結晶Ｓｉ膜１４、１６とＳｉ基板１１とではエッチング選択比が１に近いので、多結晶Ｓｉ膜２１が接続孔１７を埋めていない状態で多結晶Ｓｉ膜１４、１６を除去すると、やはり接続孔１７の底部における拡散層１２がエッチングされる。
【００１３】
このため、多結晶Ｓｉ膜１４、１６を除去するよりも前に多結晶Ｓｉ膜２１で接続孔１７を埋めておく必要があるが、接続孔１７を埋める多結晶Ｓｉ膜２１と拡散層１２との接触抵抗を低くするためには、図７（ｂ）の工程で、接続孔１７の底部に露出している拡散層１２の表面の自然酸化膜を希弗酸で除去しておく必要がある。
【００１４】
つまり、上述の一従来例では、リソグラフィの最小パターン幅よりも小さな直径の接続孔１７を形成することができて、微細な半導体装置を製造することができ、また、接続孔１７を埋める多結晶Ｓｉ膜２１と拡散層１２との接触抵抗を低くすることができて、動作も高速な半導体装置を製造することができるが、鬆２２の発生を回避することができなくて、信頼性の高い半導体装置を製造することは困難であった。
【００１５】
従って、本願の発明は、微細で動作も高速であるにも拘らず信頼性の高い半導体装置を製造することができる半導体装置の製造方法を提供することを目的としている。
【００１６】
【課題を解決するための手段】
請求項１に係る半導体装置の製造方法では、リソグラフィで開口を形成したレジストを用いた異方性エッチングで第１の多結晶Ｓｉ膜に開口を形成するが、第２の多結晶Ｓｉ膜から成る側壁スペーサを第１の多結晶Ｓｉ膜の開口の内側面に形成するので、第２の多結晶Ｓｉ膜の内径をリソグラフィの最小パターン幅よりも小さくすることができる。
【００１７】
そして、第１及び第２の多結晶Ｓｉ膜を用いた異方性エッチングで絶縁膜に接続孔を形成する。また、接続孔の底部における自然酸化膜を除去する際に接続孔の内側面が同時に除去されても、除去の厚さは自然酸化膜の厚さ程度である。このため、リソグラフィの最小パターン幅よりも小さな直径の接続孔を形成することができる。
【００１８】
一方、接続孔を導電膜で埋めた後に第１及び第２の多結晶Ｓｉ膜を除去するので、第１及び第２の多結晶Ｓｉ膜の主成分とＳｉ基体の主成分とが同じでも、第１及び第２の多結晶Ｓｉ膜の除去と同時に接続孔の底部におけるＳｉ基体がエッチングされて損傷を受けることはない。
【００１９】
しかも、第１及び第２の多結晶Ｓｉ膜の露出面のうちで少なくとも第２の多結晶Ｓｉ膜の内側面に変質層を形成し、Ｓｉ基体をエッチングせず変質層をエッチングする条件の等方性エッチングでこの変質層を除去するので、変質層の除去と同時に接続孔の底部におけるＳｉ基体がエッチングされて損傷を受けることもない。
【００２０】
また、接続孔の底部における自然酸化膜を除去した後に接続孔を導電膜で埋めるので、接続孔の底部におけるＳｉ基体と接続孔を埋めている導電膜との接触抵抗を低くすることができる。
【００２１】
また、第１及び第２の多結晶Ｓｉ膜の露出面のうちで少なくとも第２の多結晶Ｓｉ膜の内側面に変質層を形成し、この変質層を等方性エッチングで除去するので、第２の多結晶Ｓｉ膜の内径が大きくなる。このため、接続孔の底部における自然酸化膜を除去する際に接続孔の内側面が同時に除去されても、第１及び第２の多結晶Ｓｉ膜が接続孔の周囲から接続孔上へ張り出さない。
【００２２】
そして、この状態の接続孔を導電膜で埋めるので、接続孔内の導電膜に鬆が生じず、この鬆を介して、第１及び第２の多結晶Ｓｉ膜の除去と同時に接続孔の底部におけるＳｉ基体がエッチングされて損傷を受けることもない。
【００２３】
請求項２に係る半導体装置の製造方法では、第１及び第２の多結晶Ｓｉ膜の露出面に斜めイオン注入で導入した第１の物質と第１及び第２の多結晶Ｓｉ膜の主成分である第２の物質とを化合させて変質層を形成するので、側壁スペーサである第２の多結晶Ｓｉ膜の内側面に変質層を容易に形成することができる。
【００２４】
請求項３に係る半導体装置の製造方法では、変質層としてのＳｉＮ層を形成し、このＳｉＮ層を熱燐酸で除去するが、熱燐酸では主成分がＳｉＯ2である絶縁膜に対してＳｉＮ層を高い選択比で除去することができる。
【００２５】
このため、接続孔の底部における自然酸化膜の除去に先立って接続孔の内側面が除去されることを抑制することができ、第１及び第２の多結晶Ｓｉ膜が接続孔の周囲から接続孔上へ張り出すことを効果的に抑制することができて、第１及び第２の多結晶Ｓｉ膜の除去と同時に接続孔の底部におけるＳｉ基体がエッチングされて損傷を受けることを効果的に防止することができる。
【００２６】
【発明の実施の形態】
以下、本願の発明の一実施形態を、図１〜５を参照しながら説明する。図１（ａ）〜図２（ａ）に示す様に、本実施形態でも、多結晶Ｓｉ膜１４、１６をマスクにした異方性エッチングでＳｉＯ2膜１３に接続孔１７を形成するまでは、上述の一従来例と実質的に同様の工程を実行する。
【００２７】
しかし、本実施形態では、その後、図２（ｂ）に示す様に、下記の条件の斜め回転イオン注入で、多結晶Ｓｉ膜１４、１６の露出面にＮ２３を導入する。そして、多結晶Ｓｉ膜１４、１６中のＳｉとＮ２３とを８５０℃、３０分の熱処理で化合させて、図３（ａ）に示す様に、多結晶Ｓｉ膜１４、１６の露出面にＳｉＮ層２４を形成する。
【００２８】
Ｎの斜め回転イオン注入条件
ドーズ量：１×１０15／ｃｍ2
加速エネルギー：２０ｋｅＶ
入射角（水平面と成す角）：６３．４°
【００２９】
次に、図３（ｂ）に示す様に、熱燐酸による等方性エッチングでＳｉＮ層２４を除去して、ＳｉＮ層２４の厚さの２倍だけ多結晶Ｓｉ膜１６の内径を大きくする。そして、図４（ａ）に示す様に、接続孔１７の底部に露出している拡散層１２の表面の自然酸化膜を希弗酸で除去する。
【００３０】
この時、上述の様に多結晶Ｓｉ膜１６の内径を大きくしてあるので、接続孔１７の内側面が同時に除去されても、多結晶Ｓｉ膜１４、１６が接続孔１７の周囲から接続孔１７上へ張り出さない。その後、図４（ｂ）〜図５（ｂ）に示す様に、再び上述の一従来例と実質的に同様の工程を実行する。
【００３１】
以上の様な本実施形態では、多結晶Ｓｉ膜１４、１６が接続孔１７の周囲から接続孔１７上へ張り出さないので、図４（ｂ）〜図５（ｂ）に示した様に、接続孔１７内の多結晶Ｓｉ膜２１に鬆２２が生じず、鬆２２を介して、多結晶Ｓｉ膜１４、１６の除去と同時に接続孔１７の底部における拡散層１２がエッチングされることもない。
【００３２】
この結果、本実施形態では、Ｓｉ基板１１と拡散層１２との間の接合耐圧が低下したり接合リーク電流が増大したりすることがなく、信頼性の高い半導体装置を製造することができる。
【００３３】
なお、以上の実施形態ではＮ２３の斜め回転イオン注入及びその後の熱処理によってＳｉＮ層２４を形成しているが、その他の方法でＳｉＮ層２４を形成してもよく、Ｓｉ基板１１とエッチング特性が異なっていればＳｉＮ層２４以外の変質層を形成してもよい。また、以上の実施形態ではＳｉ基板１１の拡散層１２に対して接続孔１７を形成しているが、本願の発明は半導体基板上の配線層に対して接続孔を形成する場合等にも適用することができる。
【００３４】
【発明の効果】
請求項１に係る半導体装置の製造方法では、リソグラフィの最小パターン幅よりも小さな直径の接続孔を形成することができるので、微細な半導体装置を製造することができ、また、接続孔の底部におけるＳｉ基体と接続孔を埋めている導電膜との接触抵抗を低くすることができるので、動作も高速な半導体装置を製造することができる。そして、それにも拘らず、第１及び第２の多結晶Ｓｉ膜や変質層の除去と同時に接続孔の底部におけるＳｉ基体がエッチングされて損傷を受けることはないので、信頼性の高い半導体装置を製造することができる。
【００３５】
請求項２に係る半導体装置の製造方法では、側壁スペーサである第２の多結晶Ｓｉ膜の内側面に変質層を容易に形成することができるので、微細で動作も高速であるにも拘らず信頼性の高い半導体装置を高いスループットで製造することができる。
【００３６】
請求項３に係る半導体装置の製造方法では、第１及び第２の多結晶Ｓｉ膜の除去と同時に接続孔の底部におけるＳｉ基体がエッチングされて損傷を受けることを効果的に防止することができるので、信頼性の高い半導体装置を高い歩留りで製造することができる。
【図面の簡単な説明】
【図１】 本願の発明の一実施形態の最初の工程を順次に示す側断面図である。
【図２】 図１に続く工程を順次に示す側断面図である。
【図３】 図２に続く工程を順次に示す側断面図である。
【図４】 図３に続く工程を順次に示す側断面図である。
【図５】 図４に続く工程を順次に示す側断面図である。
【図６】 本願の発明の一従来例の最初の工程を順次に示す側断面図である。
【図７】 図６に続く工程を順次に示す側断面図である。
【図８】 図７に続く工程を順次に示す側断面図である。
【図９】 図８に続く工程を示す側断面図である。
【符号の説明】
１１…Ｓｉ基板（Ｓｉ基体）、１３…ＳｉＯ2膜（絶縁膜）、１４…多結晶Ｓｉ膜（第１の多結晶Ｓｉ膜）、１４ａ…開口、１５…レジスト、１５ａ…開口、１６…多結晶Ｓｉ膜（第２の多結晶Ｓｉ膜）、１７…接続孔、２１…多結晶Ｓｉ膜（導電膜）、２３…Ｎ（第１の物質）、２４…ＳｉＮ層（変質層）
Claims (3)
- 主成分がＳｉＯ 2 である絶縁膜と第１の多結晶Ｓｉ膜とレジストとをＳｉ基体上に順次に積層させる工程と、
前記絶縁膜に形成すべき接続孔を囲む開口をリソグラフィで前記レジストに形成する工程と、
前記レジストを用いた異方性エッチングで前記第１の多結晶Ｓｉ膜に開口を形成する工程と、
前記第１の多結晶Ｓｉ膜の前記開口の内側面に第２の多結晶Ｓｉ膜から成る側壁スペーサを形成する工程と、
前記第１及び第２の多結晶Ｓｉ膜を用いた異方性エッチングで前記絶縁膜に前記接続孔を形成する工程と、
前記接続孔を形成した後に前記第１及び第２の多結晶Ｓｉ膜の露出面のうちで少なくとも前記第２の多結晶Ｓｉ膜の内側面を変質させて変質層を形成する工程と、
前記Ｓｉ基体をエッチングせず前記変質層をエッチングする条件の等方性エッチングで前記変質層を除去する工程と、
前記接続孔の底部における自然酸化膜を除去する工程と、
前記変質層及び前記自然酸化膜を除去した後に前記接続孔を導電膜で埋める工程と、
前記接続孔を前記導電膜で埋めた後に前記第１及び第２の多結晶Ｓｉ膜を除去する工程と
を具備することを特徴とする半導体装置の製造方法。 - 前記第１及び第２の多結晶Ｓｉ膜の露出面に第１の物質を斜めイオン注入で導入し、前記第１及び第２の多結晶Ｓｉ膜の主成分である第２の物質と前記第１の物質とを化合させることによって、前記変質層の前記形成を行うことを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第１及び第２の物質であるＮとＳｉとを熱処理で化合させることによって、前記変質層としてのＳｉＮ層の前記形成を行い、
前記ＳｉＮ層を熱燐酸で除去することによって、前記変質層の前記除去を行うことを特徴とする請求項２記載の半導体装置の製造方法。
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