JP3173652B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP3173652B2 JP3173652B2 JP29323898A JP29323898A JP3173652B2 JP 3173652 B2 JP3173652 B2 JP 3173652B2 JP 29323898 A JP29323898 A JP 29323898A JP 29323898 A JP29323898 A JP 29323898A JP 3173652 B2 JP3173652 B2 JP 3173652B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- forming
- film
- oxide film
- isolation region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Element Separation (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にコンタクト孔がアライメントず
れによってトレンチ分離領域にかかってしまった場合に
も、深いスリットが形成されないようにする技術に関す
る。
の製造方法に関し、特にコンタクト孔がアライメントず
れによってトレンチ分離領域にかかってしまった場合に
も、深いスリットが形成されないようにする技術に関す
る。
【０００２】
【従来の技術】ＬＳＩの微細化に伴い、シリコン基板に
溝を掘り、そこに酸化膜を埋め込んで素子分離を行うト
レンチ分離技術が用いられるようになってきている。ま
たコンタクト孔と拡散層のマージンもＬＳＩの微細化に
伴い縮小されている。トレンチ分離技術を用いた半導体
デバイスにおいて、コンタクト孔がアライメントずれに
よってトレンチ分離領域にかかってしまった場合につい
て図３を用いて説明する。まず、半導体基板１に、溝を
形成し酸化膜を埋め込んだトレンチ分離領域８と拡散層
９を形成し、さらに層間絶縁膜１０を形成する。以上の
工程により図３（ａ）に示されている状態になる。
溝を掘り、そこに酸化膜を埋め込んで素子分離を行うト
レンチ分離技術が用いられるようになってきている。ま
たコンタクト孔と拡散層のマージンもＬＳＩの微細化に
伴い縮小されている。トレンチ分離技術を用いた半導体
デバイスにおいて、コンタクト孔がアライメントずれに
よってトレンチ分離領域にかかってしまった場合につい
て図３を用いて説明する。まず、半導体基板１に、溝を
形成し酸化膜を埋め込んだトレンチ分離領域８と拡散層
９を形成し、さらに層間絶縁膜１０を形成する。以上の
工程により図３（ａ）に示されている状態になる。
【０００３】次に、フォトレジスト１７を用い所定の領
域にコンタクト孔パターンを形成し、ドライエッチング
によりコンタクト孔１１を形成する。この場合、コンタ
クト孔１１がアライメントずれにより拡散層９からずれ
ているため、コンタクト孔１１のエッチング時にトレン
チ分離領域８内の酸化膜もエッチングされ、スリット１
８が形成されている。以上の工程により図３（ｂ）に示
されている状態になる。 次に、スリット１８部に形成
される導電膜と半導体基板１とがショートするのを防ぐ
ため、スリット１８の側壁および底部にイオン注入を行
い拡散層１９を形成する。その後、コンタクト孔１１内
に導電膜１２を形成した後、配線１３を形成する。以上
の工程により図３（ｃ）に示されている状態になる。
域にコンタクト孔パターンを形成し、ドライエッチング
によりコンタクト孔１１を形成する。この場合、コンタ
クト孔１１がアライメントずれにより拡散層９からずれ
ているため、コンタクト孔１１のエッチング時にトレン
チ分離領域８内の酸化膜もエッチングされ、スリット１
８が形成されている。以上の工程により図３（ｂ）に示
されている状態になる。 次に、スリット１８部に形成
される導電膜と半導体基板１とがショートするのを防ぐ
ため、スリット１８の側壁および底部にイオン注入を行
い拡散層１９を形成する。その後、コンタクト孔１１内
に導電膜１２を形成した後、配線１３を形成する。以上
の工程により図３（ｃ）に示されている状態になる。
【０００４】
【発明が解決しようとする課題】しかしながら、前記従
来の半導体装置の製造方法には以下の（１）、（２）に
記載した問題点があった。 （１）第１の問題点は、コンタクト孔のアライメントず
れによって形成された細いスリットの底部および側壁部
にイオンを注入をしなければならないことである。その
理由は、トレンチ分離領域の溝が拡散層よりも深いた
め、コンタクト孔に導電膜を形成した場合、導電膜と半
導体基板とがショートしてしまうからである。
来の半導体装置の製造方法には以下の（１）、（２）に
記載した問題点があった。 （１）第１の問題点は、コンタクト孔のアライメントず
れによって形成された細いスリットの底部および側壁部
にイオンを注入をしなければならないことである。その
理由は、トレンチ分離領域の溝が拡散層よりも深いた
め、コンタクト孔に導電膜を形成した場合、導電膜と半
導体基板とがショートしてしまうからである。
【０００５】（２）第２の問題点は、コンタクト孔のア
ライメントずれによって形成されたスリットにバリアメ
タルとしてＴｉＮ膜などを形成する場合、スリット部に
ＴｉＮ膜が被覆しないことである。その理由はスリット
部が深く狭い構造になっているからである。本発明の課
題は、上述した従来例の問題点を解決することであっ
て、その目的は、コンタクト孔のアライメントずれが発
生した場合であっても深いスリットが形成されることを
防止できる半導体装置およびその製造方法を提供するこ
とである。
ライメントずれによって形成されたスリットにバリアメ
タルとしてＴｉＮ膜などを形成する場合、スリット部に
ＴｉＮ膜が被覆しないことである。その理由はスリット
部が深く狭い構造になっているからである。本発明の課
題は、上述した従来例の問題点を解決することであっ
て、その目的は、コンタクト孔のアライメントずれが発
生した場合であっても深いスリットが形成されることを
防止できる半導体装置およびその製造方法を提供するこ
とである。
【０００６】
【課題を解決するための手段】前述した本発明の課題
は、半導体基板に形成されたトレンチ分離領域と、前記
トレンチ分離領域により分離された拡散層とを有する半
導体装置において、前記トレンチ分離領域を形成するト
レンチの側壁に前記拡散層の深さより浅い位置に段差を
設けることにより,解決することができる。この半導体
装置は、 （１）半導体基板上に第１の酸化膜を形成する工程と、 （２）前記第１の酸化膜上に窒化膜を形成する工程と、 （３）前記窒化膜上にフォトレジストを所定の形状にパ
ターニングした後、前記窒化膜と前記第１の酸化膜と前
記半導体基板とをエッチングして第１のトレンチを形成
する工程と、 （４）表面の全面に第２の酸化膜を堆積しこれをエッチ
バックして前記第１のトレンチの側面に前記第２の酸化
膜の側壁膜を形成する工程と、 （５）前記窒化膜および前記側壁膜をマスクとして、前
記半導体基板をエッチングして前記第１のトレンチの底
部に第２のトレンチを形成する工程と、 （６）表面の全面に前記第１および第２のトレンチを十
分に埋め込む膜厚の第３の酸化膜を形成し平坦化して前
記窒化膜の表面を露出させる工程と、 （７）前記第１および第２のトレンチ内の前記第３の酸
化膜を除く、前記窒化膜と不要の前記第３の酸化膜と前
記第１の酸化膜を除去してトレンチ分離領域を形成する
工程と、を有する製造方法により製造することができ
る。
は、半導体基板に形成されたトレンチ分離領域と、前記
トレンチ分離領域により分離された拡散層とを有する半
導体装置において、前記トレンチ分離領域を形成するト
レンチの側壁に前記拡散層の深さより浅い位置に段差を
設けることにより,解決することができる。この半導体
装置は、 （１）半導体基板上に第１の酸化膜を形成する工程と、 （２）前記第１の酸化膜上に窒化膜を形成する工程と、 （３）前記窒化膜上にフォトレジストを所定の形状にパ
ターニングした後、前記窒化膜と前記第１の酸化膜と前
記半導体基板とをエッチングして第１のトレンチを形成
する工程と、 （４）表面の全面に第２の酸化膜を堆積しこれをエッチ
バックして前記第１のトレンチの側面に前記第２の酸化
膜の側壁膜を形成する工程と、 （５）前記窒化膜および前記側壁膜をマスクとして、前
記半導体基板をエッチングして前記第１のトレンチの底
部に第２のトレンチを形成する工程と、 （６）表面の全面に前記第１および第２のトレンチを十
分に埋め込む膜厚の第３の酸化膜を形成し平坦化して前
記窒化膜の表面を露出させる工程と、 （７）前記第１および第２のトレンチ内の前記第３の酸
化膜を除く、前記窒化膜と不要の前記第３の酸化膜と前
記第１の酸化膜を除去してトレンチ分離領域を形成する
工程と、を有する製造方法により製造することができ
る。
【０００７】［作用］本発明に係る半導体装置の製造方
法によれば、第１のトレンチを形成した後、第１のトレ
ンチの底部に第２のトレンチを形成する。これによっ
て、第１のトレンチの底部が段差となり、第１のトレン
チと第２のトレンチからなるトレンチの側壁に段差が形
成される。そして、このようにして形成された半導体装
置においては、コンタクト孔がアライメントずれによっ
てトレンチ分離領域にかかった場合でもこの段差部で止
めることができるため、スリットが形成されない。その
ため、スリット部へのイオン注入が不要となる。
法によれば、第１のトレンチを形成した後、第１のトレ
ンチの底部に第２のトレンチを形成する。これによっ
て、第１のトレンチの底部が段差となり、第１のトレン
チと第２のトレンチからなるトレンチの側壁に段差が形
成される。そして、このようにして形成された半導体装
置においては、コンタクト孔がアライメントずれによっ
てトレンチ分離領域にかかった場合でもこの段差部で止
めることができるため、スリットが形成されない。その
ため、スリット部へのイオン注入が不要となる。
【０００８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。 ［第１の実施の形態］図１は本発明の第１の実施の形態
による半導体装置の製造方法を説明するための工程順の
断面図である。ここで、図３と同一の部分もしくは対応
する部分には、図３で使用した符号と同一の符号を付し
た。まず、半導体基板１上に例えば２０ｎｍの厚みの酸
化膜２を形成した後、例えば２００ｎｍの厚みの窒化膜
３を形成する。次に、窒化膜３上にフォトレジストを所
定の形状にパターニングし、例えばＣＦ4 を用いたドラ
イエッチングにより、窒化膜３および酸化膜２をエッチ
ングする。その後、例えばＨＢｒを用いたエッチングに
より、半導体基板１を例えば５０ｎｍエッチングし、深
さの浅い第１のトレンチ４を形成する。以上の工程によ
り図１（ａ）に示されている状態になる。
て図面を参照して詳細に説明する。 ［第１の実施の形態］図１は本発明の第１の実施の形態
による半導体装置の製造方法を説明するための工程順の
断面図である。ここで、図３と同一の部分もしくは対応
する部分には、図３で使用した符号と同一の符号を付し
た。まず、半導体基板１上に例えば２０ｎｍの厚みの酸
化膜２を形成した後、例えば２００ｎｍの厚みの窒化膜
３を形成する。次に、窒化膜３上にフォトレジストを所
定の形状にパターニングし、例えばＣＦ4 を用いたドラ
イエッチングにより、窒化膜３および酸化膜２をエッチ
ングする。その後、例えばＨＢｒを用いたエッチングに
より、半導体基板１を例えば５０ｎｍエッチングし、深
さの浅い第１のトレンチ４を形成する。以上の工程によ
り図１（ａ）に示されている状態になる。
【０００９】次に、酸化膜を表面の全面に形成し、エッ
チバックを行って、酸化膜からなる側壁膜５を形成した
後、窒化膜３と側壁膜５とをマスクとして半導体基板１
を例えば２００ｎｍエッチングし、深さの深い第２のト
レンチ６を形成する。以上の工程により図１（ｂ）に示
されている状態になる。次いで、例えばフッ酸を用いた
ウエットエッチングにより側壁膜５を除去した後、トレ
ンチ埋め込み酸化膜７を表面の全面に堆積する。以上の
工程により、図１（ｃ）に示されている状態になる。こ
の図に示されているように、第１のトレンチ４の側壁部
と第２のトレンチ６の側壁部との間に、第１のトレンチ
４の底部による段差４Ａが形成されている。
チバックを行って、酸化膜からなる側壁膜５を形成した
後、窒化膜３と側壁膜５とをマスクとして半導体基板１
を例えば２００ｎｍエッチングし、深さの深い第２のト
レンチ６を形成する。以上の工程により図１（ｂ）に示
されている状態になる。次いで、例えばフッ酸を用いた
ウエットエッチングにより側壁膜５を除去した後、トレ
ンチ埋め込み酸化膜７を表面の全面に堆積する。以上の
工程により、図１（ｃ）に示されている状態になる。こ
の図に示されているように、第１のトレンチ４の側壁部
と第２のトレンチ６の側壁部との間に、第１のトレンチ
４の底部による段差４Ａが形成されている。
【００１０】さらに、ＣＭＰ（Chemical Mechanical Po
lishing ）を行った後、窒化膜と酸化膜とがほぼ等しい
エッチングレートとなるエッチング条件でエッチバック
を行うことにより、窒化膜３、不要の埋め込み酸化膜７
および酸化膜２を除去し、トレンチ分離領域８を形成す
る。１回のエッチバックにより窒化膜と酸化膜とを除去
する方法に代えて、窒化膜のエッチング除去の後、酸化
膜のエッチバックまたはＣＭＰにより不要の埋め込み酸
化膜７と酸化膜２を除去してトレンチ分離領域８を形成
するようにしてもよい。その後、半導体基板１にイオン
注入を行うことにより、半導体基板１の表面に拡散層９
を形成する。この時、拡散層９の下面が段差４Ａの位置
よりも深くなるようにイオン注入を行う。以上の工程に
より図１（ｄ）に示されている状態になる。次に、層間
絶縁膜１０を表面の全面に形成した後、フォトレジスト
を用い所定の領域にコンタクト孔パターンを形成し、ド
ライエッチングにより層間絶縁膜１０をエッチングして
コンタクト孔１１を形成する。さらに、コンタクト孔１
１内に導電膜１２を形成した後、配線１３を形成する。
以上の工程により図１（ｅ）に示されている状態にな
る。
lishing ）を行った後、窒化膜と酸化膜とがほぼ等しい
エッチングレートとなるエッチング条件でエッチバック
を行うことにより、窒化膜３、不要の埋め込み酸化膜７
および酸化膜２を除去し、トレンチ分離領域８を形成す
る。１回のエッチバックにより窒化膜と酸化膜とを除去
する方法に代えて、窒化膜のエッチング除去の後、酸化
膜のエッチバックまたはＣＭＰにより不要の埋め込み酸
化膜７と酸化膜２を除去してトレンチ分離領域８を形成
するようにしてもよい。その後、半導体基板１にイオン
注入を行うことにより、半導体基板１の表面に拡散層９
を形成する。この時、拡散層９の下面が段差４Ａの位置
よりも深くなるようにイオン注入を行う。以上の工程に
より図１（ｄ）に示されている状態になる。次に、層間
絶縁膜１０を表面の全面に形成した後、フォトレジスト
を用い所定の領域にコンタクト孔パターンを形成し、ド
ライエッチングにより層間絶縁膜１０をエッチングして
コンタクト孔１１を形成する。さらに、コンタクト孔１
１内に導電膜１２を形成した後、配線１３を形成する。
以上の工程により図１（ｅ）に示されている状態にな
る。
【００１１】本実施の形態においては、図１（ｅ）に示
されているように、コンタクト孔１１を形成する際にア
ライメントずれが発生し、コンタクト孔１１の右端部が
トレンチ分離領域８の左端部にかかり、トレンチ分離領
域８の一部がエッチングされたとしても、トレンチ分離
領域８のエッチングは段差４Ａの位置で止まるため、ト
レンチ分離領域８のエッチングにより形成されるスリッ
トの深さは第１のトレンチ４の深さよりも深くなること
はない。したがって、導電膜１２と半導体基板１とがシ
ョートしないので、スリットの底部および側壁部にイオ
ンを注入する必要はない。
されているように、コンタクト孔１１を形成する際にア
ライメントずれが発生し、コンタクト孔１１の右端部が
トレンチ分離領域８の左端部にかかり、トレンチ分離領
域８の一部がエッチングされたとしても、トレンチ分離
領域８のエッチングは段差４Ａの位置で止まるため、ト
レンチ分離領域８のエッチングにより形成されるスリッ
トの深さは第１のトレンチ４の深さよりも深くなること
はない。したがって、導電膜１２と半導体基板１とがシ
ョートしないので、スリットの底部および側壁部にイオ
ンを注入する必要はない。
【００１２】［第２の実施の形態］図２は本発明の第２
の実施の形態による半導体装置の製造方法を説明するた
めの断面図である。ここで、図１と同一の部分もしくは
対応する部分には、図１で使用した符号と同一の符号を
付した。まず、半導体基板１上に例えば２０ｎｍの厚み
の酸化膜２を形成した後、例えば２００ｎｍの厚みの窒
化膜３を形成する。次に、窒化膜３上にフォトレジスト
を所定の形状にパターニングし、例えばＣＦ4 を用いた
ドライエッチングにより、窒化膜３および酸化膜２をエ
ッチングする。その後、例えばＨＢｒを用いたエッチン
グにより、半導体基板１を例えば１００ｎｍエッチング
し、深さの浅い第１のトレンチ４を形成する。次に、将
来形成される拡散層と同じ導電型のイオン注入を行う。
この時、第１のトレンチ４の側壁部と底部にイオンが注
入されるように、イオン注入の角度を２０〜４５°程度
傾けて、ウェハを回転させながら注入エネルギー２０〜
４０ｋｅＶ、注入量１Ｅ１４〜１Ｅ１５／ｃｍ2 程度で
イオン注入し、注入層１６を形成する。以上の工程によ
り図２（ａ）に示されている状態になる。
の実施の形態による半導体装置の製造方法を説明するた
めの断面図である。ここで、図１と同一の部分もしくは
対応する部分には、図１で使用した符号と同一の符号を
付した。まず、半導体基板１上に例えば２０ｎｍの厚み
の酸化膜２を形成した後、例えば２００ｎｍの厚みの窒
化膜３を形成する。次に、窒化膜３上にフォトレジスト
を所定の形状にパターニングし、例えばＣＦ4 を用いた
ドライエッチングにより、窒化膜３および酸化膜２をエ
ッチングする。その後、例えばＨＢｒを用いたエッチン
グにより、半導体基板１を例えば１００ｎｍエッチング
し、深さの浅い第１のトレンチ４を形成する。次に、将
来形成される拡散層と同じ導電型のイオン注入を行う。
この時、第１のトレンチ４の側壁部と底部にイオンが注
入されるように、イオン注入の角度を２０〜４５°程度
傾けて、ウェハを回転させながら注入エネルギー２０〜
４０ｋｅＶ、注入量１Ｅ１４〜１Ｅ１５／ｃｍ2 程度で
イオン注入し、注入層１６を形成する。以上の工程によ
り図２（ａ）に示されている状態になる。
【００１３】次に、酸化膜を表面の全面に形成し、エッ
チバックを行って、酸化膜からなる側壁膜５を形成した
後、窒化膜３と側壁膜５とをマスクとして半導体基板１
を例えば２００ｎｍエッチングし、深さの深い第２のト
レンチ６を形成する。以上の工程により図２（ｂ）に示
されている状態になる。次いで、例えばフッ酸を用いた
ウエットエッチングにより側壁膜５を除去した後、トレ
ンチ埋め込み酸化膜７を表面の全面に堆積する。以上の
工程により図２（ｃ）に示されている状態になる。本実
施の形態でも、第１の実施の形態と同様、第１のトレン
チ４の側壁部と第２のトレンチ６の側壁部との間に、第
１のトレンチ４の底部による段差４Ａが形成されてい
る。
チバックを行って、酸化膜からなる側壁膜５を形成した
後、窒化膜３と側壁膜５とをマスクとして半導体基板１
を例えば２００ｎｍエッチングし、深さの深い第２のト
レンチ６を形成する。以上の工程により図２（ｂ）に示
されている状態になる。次いで、例えばフッ酸を用いた
ウエットエッチングにより側壁膜５を除去した後、トレ
ンチ埋め込み酸化膜７を表面の全面に堆積する。以上の
工程により図２（ｃ）に示されている状態になる。本実
施の形態でも、第１の実施の形態と同様、第１のトレン
チ４の側壁部と第２のトレンチ６の側壁部との間に、第
１のトレンチ４の底部による段差４Ａが形成されてい
る。
【００１４】さらに、ＣＭＰを行った後、窒化膜３と不
要のトレンチ埋め込み酸化膜７と酸化膜２とを除去し
て、トレンチ分離領域８を形成する。その後、イオン注
入により半導体基板１の表面に拡散層９を形成する。こ
の時、拡散層９の下面が段差４Ａの位置よりも浅くなる
ようにイオン注入を行う。以上の工程により図２（ｄ）
に示されている状態になる。次に、層間絶縁膜１０を表
面の全面に形成した後、フォトレジストを用い所定の領
域にコンタクト孔パターンを形成し、ドライエッチング
により層間絶縁膜１０をエッチングしてコンタクト孔１
１を形成する。さらに、コンタクト孔１１内に導電膜１
２を形成した後、配線１３を形成する。以上の工程によ
り図２（ｅ）に示されている状態になる。
要のトレンチ埋め込み酸化膜７と酸化膜２とを除去し
て、トレンチ分離領域８を形成する。その後、イオン注
入により半導体基板１の表面に拡散層９を形成する。こ
の時、拡散層９の下面が段差４Ａの位置よりも浅くなる
ようにイオン注入を行う。以上の工程により図２（ｄ）
に示されている状態になる。次に、層間絶縁膜１０を表
面の全面に形成した後、フォトレジストを用い所定の領
域にコンタクト孔パターンを形成し、ドライエッチング
により層間絶縁膜１０をエッチングしてコンタクト孔１
１を形成する。さらに、コンタクト孔１１内に導電膜１
２を形成した後、配線１３を形成する。以上の工程によ
り図２（ｅ）に示されている状態になる。
【００１５】本実施の形態でも、第１の実施の形態と同
様、コンタクト孔１１を形成する際に発生するアライメ
ントずれによりトレンチ分離領域８がエッチングされて
も、そのエッチングは段差４Ａの位置で止まる。さら
に、第１の実施の形態では、第１のトレンチ４の深さが
エッチングのばらつきによって拡散層９より深くなった
場合、その後に形成する導電膜１２と半導体基板１とが
ショートしてしまうが、本実施の形態では第１のトレン
チ４を形成した後に注入層１６を形成しているため、第
１のトレンチ４の深さがエッチングのばらつきによって
拡散層９より深くなった場合でも、コンタクト孔１１内
に形成した導電膜１２と半導体基板１とがショートしな
い。
様、コンタクト孔１１を形成する際に発生するアライメ
ントずれによりトレンチ分離領域８がエッチングされて
も、そのエッチングは段差４Ａの位置で止まる。さら
に、第１の実施の形態では、第１のトレンチ４の深さが
エッチングのばらつきによって拡散層９より深くなった
場合、その後に形成する導電膜１２と半導体基板１とが
ショートしてしまうが、本実施の形態では第１のトレン
チ４を形成した後に注入層１６を形成しているため、第
１のトレンチ４の深さがエッチングのばらつきによって
拡散層９より深くなった場合でも、コンタクト孔１１内
に形成した導電膜１２と半導体基板１とがショートしな
い。
【００１６】
【発明の効果】以上説明したように、本発明に係る半導
体装置は、素子分離用トレンチの側壁に段差を設けたも
のであるので、半導体基板上に形成された層間絶縁膜に
開設するコンタクト孔がアライメントずれによってトレ
ンチ分離領域にかかった場合でも、深いスリットが形成
されることを回避することができる。したがって、スリ
ットの底部および側壁部にイオンを注入する工程が不要
になるとともに、コンタクト孔にバリアメタルを形成す
る場合には安定して信頼性の高い被膜を形成することが
可能になる。また、本発明に係る半導体装置によれば、
コンタクト孔を埋め込む導電膜と半導体基板とがショー
トすることがないので、性能および信頼性が向上する。
体装置は、素子分離用トレンチの側壁に段差を設けたも
のであるので、半導体基板上に形成された層間絶縁膜に
開設するコンタクト孔がアライメントずれによってトレ
ンチ分離領域にかかった場合でも、深いスリットが形成
されることを回避することができる。したがって、スリ
ットの底部および側壁部にイオンを注入する工程が不要
になるとともに、コンタクト孔にバリアメタルを形成す
る場合には安定して信頼性の高い被膜を形成することが
可能になる。また、本発明に係る半導体装置によれば、
コンタクト孔を埋め込む導電膜と半導体基板とがショー
トすることがないので、性能および信頼性が向上する。
【図１】本発明の第１の実施の形態による半導体装置の
製造工程の工程順の断面図。
製造工程の工程順の断面図。
【図２】本発明の第１の実施の形態による半導体装置の
製造工程の工程順の断面図。
製造工程の工程順の断面図。
【図３】従来の半導体装置の製造工程の工程順の断面
図。
図。
１ 半導体基板 ２ 酸化膜 ３ 窒化膜 ４ 第１のトレンチ ４Ａ 段差 ５ 側壁膜 ６ 第２のトレンチ ７ トレンチ埋め込み酸化膜 ８ トレンチ分離領域 ９ 拡散層 １０ 層間絶縁膜 １１ コンタクト孔 １２ 導電膜 １３ 配線 １６ 注入層 １７ フォトレジスト １８ スリット
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−32430（ＪＰ，Ａ) 特開 昭58−153348（ＪＰ，Ａ) 特開 平５−13566（ＪＰ，Ａ) 特開 昭62−298132（ＪＰ，Ａ) 特開 平10−209264（ＪＰ，Ａ) 特開 平９−55477（ＪＰ，Ａ) 特開 平10−27842（ＪＰ，Ａ) 特開 平９−134954（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76
Claims (5)
- 【請求項１】 半導体基板に形成されたトレンチ分離領
域と、前記トレンチ分離領域により分離された拡散層と
を有する半導体装置において、 前記トレンチ分離領域を形成するトレンチの側壁が段差
を有し、かつ、前記段差は前記拡散層の深さより浅い位
置に形成されていることを特徴とする半導体装置。 - 【請求項２】 半導体基板に形成されたトレンチ分離領
域と、前記トレンチ分離領域により分離された、前記ト
レンチ分離領域の形成後に形成された第1の拡散層とを
有する半導体装置において、 前記段差は前記第1の拡散層の深さより深い位置に形成
されており、前記段差から前記トレンチの開口部に至る
側壁の内部には前記第1の拡散層と同じ導電型でかつ同
程度の濃度の第２の拡散層が形成されていることを特徴
とする 半導体装置。 - 【請求項３】 （１）半導体基板上に第１の酸化膜を形
成する工程と、 （２）前記第１の酸化膜上に窒化膜を形成する工程と、 （３）前記窒化膜上にフォトレジストを所定の形状にパ
ターニングした後、前記窒化膜と前記第１の酸化膜と前
記半導体基板とをエッチングして第１のトレンチを形成
する工程と、 （４）表面の全面に第２の酸化膜を堆積しこれをエッチ
バックして前記第１のトレンチの側面に前記第２の酸化
膜の側壁膜を形成する工程と、 （５）前記窒化膜および前記側壁膜をマスクとして、前
記半導体基板をエッチングして前記第１のトレンチの底
部に第２のトレンチを形成する工程と、 （６）表面の全面に前記第１および第２のトレンチを十
分に埋め込む膜厚の第３の酸化膜を形成し平坦化して前
記窒化膜の表面を露出させる工程と、 （７）前記窒化膜と不要の前記第３の酸化膜と前記第１
の酸化膜を除去し、前記第１および第２のトレンチ内に
前記第３の酸化膜を埋め込んで、トレンチ分離領域を形
成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項４】 前記第（３）の工程の後前記第（４）の
工程に先立って、前記エッチングされた半導体基板の底
部および側壁部にイオン注入による注入層を形成する工
程が付加されることを特徴とする請求項３記載の半導体
装置の製造方法。 - 【請求項５】 前記第（７）の工程の後、 前記トレンチ分離領域が形成された半導体基板の表面領
域内に拡散層を形成する工程と、 表面の全面に絶縁物を堆積して層間絶縁膜を形成する工
程と、 前記層間絶縁膜の所定の領域を開口して前記拡散層の表
面を露出させるコンタクト孔を形成する工程と、 前記コンタクト孔内を埋め込む導電膜を形成した後、前
記層間絶縁膜上に配線を形成する工程と、 が付加されることを特徴とする請求項３又は４記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29323898A JP3173652B2 (ja) | 1998-10-15 | 1998-10-15 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29323898A JP3173652B2 (ja) | 1998-10-15 | 1998-10-15 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000124302A JP2000124302A (ja) | 2000-04-28 |
| JP3173652B2 true JP3173652B2 (ja) | 2001-06-04 |
Family
ID=17792231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29323898A Expired - Fee Related JP3173652B2 (ja) | 1998-10-15 | 1998-10-15 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3173652B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100426487B1 (ko) * | 2001-12-28 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 |
| KR100478488B1 (ko) * | 2002-12-05 | 2005-03-29 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조 방법 |
| JP4456027B2 (ja) | 2005-03-25 | 2010-04-28 | Ｏｋｉセミコンダクタ株式会社 | 貫通導電体の製造方法 |
-
1998
- 1998-10-15 JP JP29323898A patent/JP3173652B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000124302A (ja) | 2000-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7858490B2 (en) | Semiconductor device having dual-STI and manufacturing method thereof | |
| US6825544B1 (en) | Method for shallow trench isolation and shallow trench isolation structure | |
| EP0534631A1 (en) | Method of forming vias structure obtained | |
| US5840591A (en) | Method of manufacturing buried bit line DRAM cell | |
| JP2002280452A (ja) | 効果的に短絡を防止できる集積回路装置およびその製造方法 | |
| KR100845103B1 (ko) | 반도체소자의 제조방법 | |
| JPH09134954A (ja) | 半導体装置およびその製造方法 | |
| JP2861856B2 (ja) | 半導体装置の製造方法 | |
| JP3173652B2 (ja) | 半導体装置およびその製造方法 | |
| JPH09139495A (ja) | 半導体装置およびその製造方法 | |
| US6835641B1 (en) | Method of forming single sided conductor and semiconductor device having the same | |
| JP3288211B2 (ja) | 半導体装置の製造方法 | |
| US5913133A (en) | Method of forming isolation layer for semiconductor device | |
| JPH10242264A (ja) | 半導体装置の製造方法 | |
| JPH06291178A (ja) | 半導体装置の製造方法 | |
| JP3190144B2 (ja) | 半導体集積回路の製造方法 | |
| JPH09213949A (ja) | 半導体装置の製造方法 | |
| JPH08130195A (ja) | 半導体装置及びその製造方法 | |
| KR100506050B1 (ko) | 반도체소자의 콘택 형성방법 | |
| KR100310823B1 (ko) | 반도체장치의콘택홀형성방법 | |
| KR100620196B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100680939B1 (ko) | 반도체 소자의 배선 형성방법 | |
| JP3609660B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR20000051689A (ko) | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 | |
| KR100209927B1 (ko) | 반도체 소자의 소자 분리막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |