JP3609660B2 - 半導体装置の製造方法及び半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、信頼性の高い溝分離構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体基板上で隣接したトランジスタ等の素子間を電気的に絶縁分離する構造としてＳＧＩ（Ｓｈａｌｌｏｗ Ｇｒｏｏｖｅ Ｉｓｏｌａｔｉｏｎ）構造がある。このＳＧＩ構造は加工寸法精度が従来まで用いられてきたＬＯＣＯＳ構造に比べ高いことから、０．２５μｍプロセス以降のデバイスに好適な構造となっている。
【０００３】
このＳＧＩ形成プロセスは、図８に示すように、シリコン基板１上にパット酸化膜２と酸化防止膜３とを堆積し、酸化防止膜３をマスクとしてシリコン基板１に溝を形成し（図８の（ｂ））、その溝内部を酸化する（図８の（ｃ））。
【０００４】
その後、埋込み絶縁膜６を埋め込み（図２（ｄ））、ＣＭＰで埋込み絶縁膜６を平坦化する（図８の（ｅ））。その後、酸化防止膜３とパット酸化膜２とを除去するものである（図８の（ｆ））。
【０００５】
しかしながら、溝上端部では図８の（ｃ）に示すように、溝内の酸化後のシリコン基板１の角部位置Ｌ’が酸化防止膜３の端部位置Ｌより内側に入った構造となり、この状態でパット酸化膜２を多く除去すると、埋込み絶縁膜６がパット酸化膜２より密度が粗なことから埋め込み絶縁膜６が多く除去され、溝上端部は埋込み絶縁膜が落込んだ形状（図８の（ｆ）の符号１６参照、以後、この落ち込みをリセスと言う）となる場合がある。
【０００６】
このように、溝上端部は埋込み絶縁膜が落込んだ形状で電極材料を形成すると、溝上端部で電界集中が発生し、ＭＯＳトランジスタのＶｔｈバラツキを引き起こす場合がある。そのため、例えば、Ｔａｉ−ｓｕ Ｐａｒｋ等が「Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ＩＥＤＭ ’９６、ｐｐ．７４７−７５０」に公表しているように、薄めたＨＦでパット酸化膜２をジャストエッチングし、そのリセス量を小さくする方法が記載されている。
【０００７】
また、このＳＧＩ構造では溝を異方性のドライエッチングを用いて形成することから、溝上端部には角部Ａが形成され（図８の（ｂ））、さらに、そのまま酸化した場合、溝上端部のＳｉ基板形状が図８の（ｃ）のように鋭角部４が形成される場合がある。このような鋭角部４が基板に存在すると電界集中や応力集中が発生するため、トランジスタの電気的特性に異常が生じる場合がある。
【０００８】
そのため、溝上端部の基板に曲率を形成する方法として、例えば、Ａ．Ｃｈａｔｔｅｒｊｅｅ等が「Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ＩＥＤＭ ’９６、ｐｐ．８２９−８３２」に公表している。
【０００９】
これは、図９の（ａ）のように、レジスト１３、ＴＥＯＳ膜１５、酸化防止膜３をパターンニングした後に、図９の（ｂ）のように、酸化によってＬＯＣＯＳ１２を形成する。その後、図９の（ｃ）のように、ＬＯＣＯＳ１２膜を除去して、酸化膜であるＴＥＯＳ膜１５を酸化防止膜３側壁に形成し、これをマスクとして、図９の（ｄ）のように溝を形成する。そして、図９の（ｅ）のように、この溝内部を酸化して、ＳＧＩの溝上端部に曲率を形成させる。
【００１０】
【発明が解決しようとする課題】
しかしながら、従来の技術において、リセス対策に関しては、ウエハ数十枚を一括で処理するような場合、酸化膜のエッチングバラツキがウエハ内、ウエハ間で生じ、パット酸化膜２が溝上端部以外で残留する場合がある。
【００１１】
そのため、一般的には、このパット酸化膜の除去は数十パーセントのオーバエッチングを行なっている。
【００１２】
そのため、ウエハ数十枚を一括で処理するような場合、上記リセス量は改善されにくかった。
【００１３】
また、溝上端部に曲率を形成する方法に関しては、上記基板形状を得るために、酸化工程２回、膜堆積工程１回を行なっており、工程が複雑であった。
【００１４】
本発明の目的は、製造工程を簡略化し、かつ、ウエハ数十枚を一括で処理するような場合でもリセス量を低減でき、さらに溝上端部に大きな曲率を形成できる半導体装置の製造方法及び製造装置を実現することである。
【００１５】
【課題を解決するための手段】
パット酸化膜と酸化防止膜の間にアモルファスシリコンもしくは多結晶シリコンを形成し、これらをパターニングした後に、パット酸化膜を後退させる。そして、パット酸化膜を後退させた後に形成される半導体基板表面の素子分離用溝上端部の角部とアモルファスシリコンもしくは多結晶シリコンの角部をエッチングにより除去させる。これにより、上記本発明の目的が達成される。
【００１６】
つまり、上記目的を達成するために、本発明は次のように構成される。
（A）半導体装置の製造方法において、
（１）半導体基板の回路形成面にパット酸化膜を形成する工程と、（２）上記工程（１）に続いて、上記パット酸化膜の上にアモルファスシリコンもしくは多結晶シリコンを形成する工程と、（３）上記工程（２）に続いて、アモルファスシリコンもしくは多結晶シリコンの上に酸化防止膜を形成する工程と、（４）上記工程（３）に続いて、所望の位置の上記酸化防止膜、アモルファスシリコンもしくは多結晶シリコン、パット酸化膜を除去し、半導体基板表面を露出させる工程と、（５）上記工程（４）に続いて、上記パット酸化膜を後退させる工程と、（６）上記工程（５）に続いて、等方性エッチング法にて半導体基板と、アモルファスシリコンもしくは多結晶シリコンの一部を除去する工程と、（７）上記工程（６）に続いて、上記酸化防止膜をマスクとして、所定の深さの溝を形成する工程と、（８）上記工程（７）に続いて、上記パット酸化膜を後退させる工程と、（９）上記工程（８）に続いて、上記半導体基板に形成した溝部分を酸化する工程と、（１０）上記工程（９）に続いて、上記酸化させた溝内部に埋め込み絶縁膜を埋め込む工程と、（１１）上記工程（１０）に続いて、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、（１２）上記工程（１１）に続いて、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、（１３）上記工程（１２）に続いて、上記半導体基板の回路形成面の上に形成されたアモルファスシリコンもしくは多結晶シリコンと上記パット酸化膜とを除去する工程とを備える。
【００１７】
（B）半導体装置の製造方法において、（１）半導体基板の回路形成面にパット酸化膜を形成する工程と、（２）上記工程（１）に続いて、上記パット酸化膜の上にアモルファスシリコンもしくは多結晶シリコンを形成する工程と、（３）上記工程（２）に続いて、アモルファスシリコンもしくは多結晶シリコンの上に酸化防止膜を形成する工程と、（４）上記工程（３）に続いて、所望の位置の上記酸化防止膜、アモルファスシリコンもしくは多結晶シリコン、パット酸化膜を除去し、半導体基板表面を露出させる工程と、（５）上記工程（４）に続いて、上記パット酸化膜を後退させる工程と、（６）上記工程（５）に続いて、等方性エッチング法にて半導体基板と、アモルファスシリコンもしくは多結晶シリコンの一部を除去する工程と、（７）上記工程（６）に続いて、上記酸化防止膜をマスクとして、所定の深さの溝を形成する工程と、（８）上記工程（７）に続いて、上記パット酸化膜を後退させる工程と、（９）上記工程（８）に続いて、半導体基板の溝表面を除去する工程と、（１０）上記工程（９）に続いて、上記半導体基板に形成した溝部分を酸化する工程と、（１１）上記工程（１０）に続いて、上記酸化させた溝内部に埋め込み絶縁膜を埋め込む工程と、（１２）上記工程（１１）に続いて、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、（１３）上記工程（１２）に続いて、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、（１４）上記工程（１３）に続いて、上記半導体基板の回路形成面の上に形成されたアモルファスシリコンもしくは多結晶シリコンと、上記パット酸化膜を除去する工程とを備える。
【００１８】
（C）半導体装置の製造方法において、（１）半導体基板の回路形成面にパット酸化膜を形成する工程と、（２）上記工程（１）に続いて、上記パット酸化膜の上にアモルファスシリコンもしくは多結晶シリコンを形成する工程と、（３）上記工程（２）に続いて、アモルファスシリコンもしくは多結晶シリコンの上に酸化防止膜を形成する工程と、（４）上記工程（３）に続いて、所望の位置の上記酸化防止膜、アモルファスシリコンもしくは多結晶シリコン、パット酸化膜を除去させ、半導体基板表面を露出させる工程と、（５）上記工程（４）に続いて、上記パット酸化膜を後退させる工程と、（６）上記工程（５）に続いて、上記（４）工程のパット酸化膜の後退量をＴｎｍとし、上記（５）工程の基板エッチング量をＲｎｍとした場合、Ｔ／Ｒの範囲が１．５〜２．５となるように、等方性エッチング法にて半導体基板とアモルファスシリコンもしくは多結晶シリコンの一部を除去する工程と、（７）上記工程（６）に続いて、上記酸化防止膜をマスクとして、所定の深さの溝を形成する工程と、（８）上記工程（７）に続いて、上記パット酸化膜を後退させる工程と、（９）上記工程（８）に続いて、上記半導体基板に形成した溝部分を酸化する工程と、（１０）上記工程（９）に続いて、上記酸化させた溝内部に埋め込み絶縁膜を埋め込む工程と、（１１）上記工程（１０）に続いて、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、（１２）上記工程（１１）に続いて、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、（１３）上記工程（１２）に続いて、上記半導体基板の回路形成面の上に形成されたアモルファスシリコンもしくは多結晶シリコンと、上記パット酸化膜を除去する工程とを備える。
【００１９】
（D）半導体装置の製造方法において、（１）半導体基板の回路形成面にパット酸化膜を形成する工程と、（２）上記工程（１）に続いて、上記パット酸化膜の上にアモルファスシリコンもしくは多結晶シリコンを形成する工程と、（３）上記工程（２）に続いて、アモルファスシリコンもしくは多結晶シリコンの上に酸化防止膜を形成する工程と、（４）上記工程（３）に続いて、所望の位置の上記酸化防止膜、アモルファスシリコンもしくは多結晶シリコン、パット酸化膜を除去させ、半導体基板表面を露出させる工程と、（５）上記工程（４）に続いて、上記パット酸化膜を後退させる工程と、（６）上記工程（５）に続いて、上記（４）工程のパット酸化膜の後退量をＴｎｍとし、上記（５）工程の基板エッチング量をＲｎｍとした場合、Ｔ／Ｒの範囲が１．５〜２．５となるように、等方性エッチング法にて半導体基板とアモルファスシリコンもしくは多結晶シリコンの一部を除去する工程と、（７）上記工程（６）に続いて、上記酸化防止膜をマスクとして、所定の深さの溝を形成する工程と、（８）上記工程（７）に続いて、上記パット酸化膜を後退させる工程と、（９）上記工程（８）に続いて、等方性エッチング法にて半導体基板とアモルファスシリコンもしくは多結晶シリコンの一部を除去する工程と、（１０）上記工程（９）に続いて、上記半導体基板に形成した溝部分を酸化する工程と、（１１）上記工程（１０）に続いて、上記酸化させた溝内部に埋め込み絶縁膜を埋め込む工程と、（１２）上記工程（１１）に続いて、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、
（１３）上記工程（１２）に続いて、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、（１４）上記工程（１３）に続いて、上記半導体基板の回路形成面の上に形成されたアモルファスシリコンもしくは多結晶シリコンと上記パット酸化膜を除去する工程とを備える。
【００２０】
（Ｅ）半導体装置において、半導体基板の回路形成面にパット酸化膜を形成し、このパット酸化膜の上にアモルファスシリコンもしくは多結晶シリコンと酸化防止膜を順次形成し、所望の位置の上記酸化防止膜、パット酸化膜を除去し、半導体基板表面を露出し、上記パット酸化膜を後退させ、等方性エッチング法にて半導体基板とアモルファスシリコンもしくは多結晶シリコンの一部を除去し、上記酸化防止膜をマスクとして、所定の深さの溝を形成し、上記パット酸化膜を後退させ、上記半導体基板に形成した溝部分を酸化し、上記酸化させた溝内部に埋め込み絶縁膜を埋め込み、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去し、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去し、上記半導体基板の回路形成面の上に形成された上記パット酸化膜とアモルファスシリコンもしくは多結晶シリコンを除去することよって製造される。
【００２１】
（F）半導体装置において、半導体基板の回路形成面にパット酸化膜を形成し、このパット酸化膜の上にアモルファスシリコンもしくは多結晶シリコンと酸化防止膜を順次形成し、所望の位置の上記酸化防止膜、パット酸化膜を除去し、半導体基板表面を露出し、パット酸化膜の後退量をＴｎｍ、基板エッチング量をＲｎｍとした場合、Ｔ／Ｒの範囲が１．５〜２．５となるように、上記パット酸化膜を後退させ、等方性エッチング法にて半導体基板とアモルファスシリコンもしくは多結晶シリコンの一部を除去し、上記酸化防止膜をマスクとして、所定の深さの溝を形成し、パット酸化膜を後退させ、半導体基板の溝表面を除去し、上記半導体基板に形成した溝部分を酸化し、上記酸化させた溝内部に埋め込み絶縁膜を埋め込み、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去し、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去し、上記半導体基板の回路形成面の上に形成されたアモルファスシリコンもしくは多結晶シリコンと上記パット酸化膜を除去することよって製造される。
【００２２】
（Ｇ）半導体装置において、半導体基板の回路形成面にパット酸化膜を形成し、このパット酸化膜の上にアモルファスシリコンもしくは多結晶シリコンと酸化防止膜を順次形成し、所望の位置の上記酸化防止膜、パット酸化膜を除去し、半導体基板表面を露出し、パット酸化膜の後退量をＴｎｍ、基板エッチング量をＲｎｍとした場合、Ｔ／Ｒの範囲が１．５〜２．５となるように、上記パット酸化膜を後退させ、等方性エッチング法にて半導体基板とアモルファスシリコンもしくは多結晶シリコンの一部を除去し、上記酸化防止膜をマスクとして、所定の深さの溝を形成し、上記パット酸化膜を後退させ、上記半導体基板に形成した溝部分を酸化し、上記酸化させた溝内部に埋め込み絶縁膜を埋め込み、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去し、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去し、上記半導体基板の回路形成面の上に形成されたアモルファスシリコンもしくは多結晶シリコンと上記パット酸化膜を除去したことよって製造される。
【００２３】
（H）半導体装置において、半導体基板の回路形成面にパット酸化膜を形成し、このパット酸化膜の上にアモルファスシリコンもしくは多結晶シリコンと酸化防止膜を順次形成し、所望の位置の上記酸化防止膜、パット酸化膜を除去し、半導体基板表面を露出し、上記パット酸化膜を後退させ、等方性エッチング法にて半導体基板とアモルファスシリコンもしくは多結晶シリコンの一部を除去し、上記酸化防止膜をマスクとして、所定の深さの溝を形成し、パット酸化膜を後退させ、半導体基板の溝表面を除去し、上記半導体基板に形成した溝部分を酸化し、上記酸化させた溝内部に埋め込み絶縁膜を埋め込み、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去し、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去し、上記半導体基板の回路形成面の上に形成されたアモルファスシリコンもしくは多結晶シリコンと上記パット酸化膜を除去することよって製造される。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態を図を参照して説明する。
本発明の第１の実施例である半導体装置の溝分離構造の製造工程を図１、図２を用いて説明する。
【００２５】
図１は、本発明の第１の実施形態における半導体装置の断面構造図、図２はその製造工程の概略を示すフローチャートである。以下、図２のフローチャートに添って製造工程（１）〜（１２）を図１を参照しながら説明する。
【００２６】
（１）シリコン基板１の表面を熱酸化して厚さ約５ｎｍのパット酸化膜２を形成する｛図２のステップ（１０１）、（１０２）、図１の（ａ）｝。
【００２７】
（２）パット酸化膜２の上にアモルファスシリコンもしくは多結晶シリコン１７を約２０〜３０ｎｍ堆積する｛図２のステップ（１０３）、図１の（ｂ）｝。
【００２８】
（３）アモルファスシリコンもしくは多結晶シリコン１７の上に酸化防止膜（Ｓｉ３Ｎ４膜）３を厚さ約２００ｎｍ程度堆積する。｛図２のステップ（１０４）｝。
【００２９】
（４）酸化防止膜３上にホトレジスト１３を形成する｛図２のステップ工程（１０５）、図１の（ｃ）｝。
【００３０】
（５）通常の露光法を使用して、所望の位置のホトレジスト１３を除去した後、酸化防止膜３、アモルファスシリコンもしくは多結晶シリコン１７、パット酸化膜２をドライエッチング等により除去する。
この際、エッチングはパット酸化膜２で止まらず、通常、シリコン基板１の表面がオーバエッチングされる｛図２のステップ（１０６）、（１０７）、図１の（ｄ）｝。
【００３１】
（６）その後、ホトレジスト１３を除去し、パット酸化膜２をＨＦ等により後退させ、さらに等方性エッチング法（ウエット、もしくはドライエッチング法）を用いて露出したシリコン基板１とアモルファスシリコンもしくは多結晶シリコン１７の一部を除去する｛図２のステップ（１０８）〜（１１０）、図１の（ｅ）、（ｆ）｝。
このウエットエッチング法で使用される液は、基板洗浄の際に一般的に使用される、ＮＨ３、Ｈ２Ｏ、Ｈ２Ｏ２の混合液でもよい。また、このパット酸化膜２の後退量は０．１４μｍプロセスを考えた場合、約１０〜３０ｎｍが好ましく、また、等方性エッチング法にて露出したシリコン基板を除去する量は５〜１０ｎｍ程度が好ましい。
また、アモルファスシリコンもしくは多結晶シリコン１７はシリコン基板１に対してエッチングレートが速いため、より多く除去される。
【００３２】
（７）酸化防止膜３をマスクとして、シリコン基板１の表面の側壁がシリコン基板１に対して所定の角度（例えば図中Ａ部の角度が９０〜１１０度）を有する浅溝を形成する｛図２のステップ（１１１）、図１の（ｇ）｝。
【００３３】
（８）次に、パット酸化膜２をＨＦ等により約１０ｎｍエッチング除去して後退させる｛図２のステップ（１１２）、図１の（ｈ）｝。
【００３４】
（９）その後、例えば、９００〜１１００℃のドライ酸化雰囲気中で酸素濃度を希釈してシリコン基板１表面を約１０ｎｍ熱酸化し、溝部分に素子分離熱酸化膜５を形成する｛図２のステップ（１１３）、図１の（ｉ）｝。
【００３５】
（１０）化学気相蒸着（ＣＶＤ）法、スパッタ法等でシリコン酸化膜等の絶縁膜を堆積し、埋め込む（以下、埋め込み絶縁膜６とする）。この際、酸化防止膜３の端部と素子分離熱酸化膜５に生じる空間は埋込み絶縁膜６で満たされる。
また、これら埋め込み絶縁膜６等は一般に粗な膜であることから、埋め込み絶縁膜６の堆積後、緻密化を目的として、１１００℃前後のアニールまたは酸化雰囲気中でシリコン基板１を酸化させてもよい｛図２のステップ（１１４）、図１の（ｊ）｝。
【００３６】
（１１）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法あるいはドライエッチング法を使用してエッチバックする。この場合、酸化防止膜３はエッチングストッパーとなり、酸化防止膜３下のシリコン基板１がエッチングされることを防止する働きを持つ｛図２のステップ（１１５）、図１の（ｋ）｝。
【００３７】
（１２）そして、酸化防止膜３、アモルファスシリコンもしくは多結晶シリコン１７を除去し、さらにパット酸化膜２を数十パーセントのオーバエッチングで除去することで溝埋め込み構造は完了する｛図２のステップ（１１６）、図１の（ｌ）｝。
その後、トランジスタ構造の製造に必要な、例えばゲート酸化膜、ゲート電極の形成、不純物の導入、配線、層間絶縁膜等、多層配線構造の形成、表面保護膜の形成等を経て、半導体装置が完成する。
【００３８】
次に、本発明の第１の実施形態の作用効果について説明する。
埋込み絶縁膜６のリセス量を低減するためには、酸化防止膜３の中央近傍の酸化膜厚（図１の（ｋ）中のｔ１）を酸化防止膜３端部の下の酸化膜厚（図１の（ｋ）中のｔ０）に比べ厚くすればよい。原理的にはパット酸化膜２のオーバエッチング分だけ厚くすることができればリセス量を零にすることができる。
【００３９】
工程（５）において、パット酸化膜２後退後、シリコン基板１とアモルファスシリコンもしくは多結晶シリコン１７の角部を除去することで、酸化防止膜３端部下で空間が広く開く（図１の（ｆ））。この空間に素子分離熱酸化膜５、埋め込み絶縁膜６が充満されるので、溝上端部近傍で酸化膜を厚く形成することが可能となり、リセス量を低減することが可能となる。
【００４０】
本発明の第１の実施形態ではアモルファスシリコンもしくは多結晶シリコン１７の膜厚を２０〜３０ｎｍとしたが、当然ながら、この値はパット酸化膜２のオーバエッチング量に依存する。
【００４１】
また、シリコン基板１に不純物を打ち込む際に、シリコン基板１の表面には酸化膜を形成する場合があり、不純物を打ち込んだ後、この酸化膜は除去される。この際に埋め込み酸化膜６も除去され、リセス量が増加するので、この酸化膜厚分（オーバエッチング含む）を考慮してアモルファスシリコンもしくは多結晶シリコン１７の膜厚を決定してもよい。
【００４２】
また、工程（１１）の埋込み酸化膜６の除去で酸化防止膜３をエッチングストッパーとしたが、アモルファスシリコンもしくは多結晶シリコン１７をエッチングストッパーとして代用することが可能であれば、酸化防止膜３は不要となり、この場合のアモルファスもしくは多結晶シリコン１７の膜厚は１００〜２００ｎｍ程度となる。
【００４３】
また、シリコン基板１の角部（図８の（ｂ）のＡに対応する部分）をパット酸化膜２の後退後、等方性エッチングにより除去し、曲率を形成しやすくしている。
【００４４】
次に、第１の実施形態の効果について、図３を用いて説明する。
図３は、酸化防止膜３のエッチング後に、パット酸化膜２の後退なしにシリコン基板１の等方性エッチングを行なった際の実験結果を模式的に書いたものである。
【００４５】
図３の（ａ）に示すように、溝上端部のパット酸化膜２と接しているＡの箇所では基板形状が鋭角化してしまっている。
これは、パット酸化膜２に接しない領域ではあらゆる方向からエッチングが進行するが、パット酸化膜２に接している箇所では一方向からのエッチングとなるため、上記形状になったものである。そのため、溝上端部に大きな曲率を形成することが困難となる。
【００４６】
この等方性エッチングの前に、パット酸化膜２を後退させておけば、上記形状のように形状が鋭角化することはなく、しかも、等方性のエッチングでは、角部が優先的に除去されるため、図３の（ｂ）に示すような形状を得ることができ、この後の酸化で曲率が形成されやすいものとなる。
【００４７】
しかし、このパット酸化膜２の後退量Ｔとエッチング量Ｒとを適正に行なわないと、図４の（ａ）に示すように、Ａにおいて、また角部が形成され、曲率の形成が困難となる。図４の（ｂ）は、その様子を示したもので、Ｔ／Ｒを１から３まで０．５ステップで示したものである。図４の（ｂ）から明らかなように、Ｔ／Ｒが１．５から２．５では角部が除去された形状となっているが、Ｔ／Ｒ＝１では基板形状は垂直、また、Ｔ／Ｒが３では、段差が大きくなり、角部が形成されている。
【００４８】
Ｔ／Ｒ＝１や３で酸化すると、曲率を形成し難くなるため、Ｔ／Ｒは１．５〜２．５の範囲が好ましい。
【００４９】
次に、上記工程（７）のパット酸化膜２の後退の作用効果について図５を用いて説明する。
図５の（ａ）、（ｂ）の破線は酸化工程（７）終了後の形状を示しており、パット酸化膜２の端部ではシリコン基板１が除去され段差１４が生じている。この状態で酸化を行なうと、図５の（ａ）のように、さらに段差が鋭角となる。これは以下のような理由によるものである。
【００５０】
パット酸化膜２端部近傍では、酸化による体積膨張（約２倍）で酸化防止膜３が反り、その反力として酸化膜中に圧縮応力が生じる。酸化膜中に圧縮応力が生じると酸化が抑制されることが知られており、そのため、パット酸化膜２の端部近傍では酸化が抑制される。
【００５１】
一方、パット酸化膜２の端部より少し離れた領域ではこれらの影響が少ないことから、酸化がスムーズに進行し、結果として段差が鋭角となる。そのため、図５の（ｂ）のように、パット酸化膜２を後退させると、これらの影響が段差より遠ざかり、エッチングの際に生じた段差が酸化により除去されるので、滑らかな形状を形成することができる。
【００５２】
また、工程（７）でのシリコン基板１に溝を形成した後では、溝表面にドライエッチング時のダメージが生じる場合がある。このダメージ除去にはシリコン基板１の表面を数ｎｍ除去する必要があり、そのため、パット酸化膜２の端部のシリコン基板１は、さらに段差が大きくなる。
【００５３】
そのため、この処理の前に、ＨＦ等によりパット酸化膜２を後退しておくと、段差を軽減できるので、ドライエッチング時のダメージが生じる場合には、ダメージ除去の前に、パット酸化膜２を後退しておいた方が好ましい。
【００５４】
また、工程（２）において、パット酸化膜２上にアモルファスシリコンもしくは多結晶シリコン１７を堆積した。この材料の目的は、工程（６）での等方性エッチングの際に、酸化防止膜３の端部下の空間を広げることであり、この目的を達成できるのであれは、アモルファスシリコンもしくは多結晶シリコン１７に限定するものではない。
【００５５】
上記理由により、本発明の第１の実施形態によれば、溝上端の曲率を従来方法と同等に形成させることができ、さらに工程を簡略化する事ができる。
つまり、等方性エッチングを用いて基板１の上端部に曲率を形成するように構成したので、基板１の曲率を構成するための工程｛工程（５）〜（９）｝においいては、必要な酸化処理は１回｛工程（９）｝のみとなり、工程を簡略化することができる。
【００５６】
したがって、本発明の第１の実施形態によれば、製造工程を簡略化し、かつ、ウエハ数十枚を一括で処理するような場合でもリセス量を低減でき、さらに溝上端部に大きな曲率を形成できる半導体装置の製造方法及び製造装置を実現することができる。
【００５７】
次に、本発明の第２の実施形態である半導体装置の溝分離構造の製造工程を図６、図７を用いて説明する。
図６は本発明の第２の実施形態における半導体装置の断面構造図、図７はその製造工程の概略を示すフローチャートである。以下、図７のフローチャートに添って製造工程（１）〜（１５）を図６を参照しながら説明する。
【００５８】
（１）シリコン基板１の表面を熱酸化して厚さ約５ｎｍのパット酸化膜２を形成する｛図７のステップ（１０１）、（１０２）｝。
【００５９】
（２）パット酸化膜２の上にアモルファスシリコンもしくは多結晶シリコン１７を約２０〜３０ｎｍ堆積する｛図７のステップ（１０３）、図６の（ａ）｝。
【００６０】
（３）アモルファスシリコンもしくは多結晶シリコン１７の上に酸化防止膜（Ｓｉ３Ｎ４膜）３を厚さ約２００ｎｍ程度堆積する｛図７のステップ（１０４）｝。
【００６１】
（４）酸化防止膜３上にホトレジスト１３を形成する｛図７のステップ（１０５）、図６の（ｂ）｝。
【００６２】
（５）通常の露光法を使用して、所望の位置のホトレジスト１３を除去した後、酸化防止膜３、アモルファスシリコンもしくは多結晶シリコン１７、パット酸化膜２をドライエッチング等により除去する。この際、エッチングはパット酸化膜２で止まらず、通常シリコン基板１の表面がオーバエッチングされる｛図７のステップ（１０６）、（１０７）、図６の（ｃ）｝。
【００６３】
（６）その後、ホトレジスト１３を除去する｛図７のステップ（１０８）｝。
【００６４】
（７）酸化防止膜３の上に酸化膜１８を数十ｎｍ形成し、ドライエッチングを用いて、酸化防止膜３の側壁のみに、酸化膜１８を残す｛図７のステップ（１０９）、図６の（ｄ）｝。
【００６５】
（８）酸化防止膜３をマスクとして、シリコン基板１の表面の側壁がシリコン基板１に対して所定の角度（例えば、図中Ａ部の角度が９０〜１１０度）を有する浅溝を形成する｛図７のステップ（１１０）、図６の（ｅ）｝。
【００６６】
（９）ＨＦ等により、酸化膜１８を除去する。この時、パット酸化膜２は端部が除去され酸化防止膜３の端部より後退する｛図７のステップ（１１１）、図６の（ｆ）｝。
【００６７】
（１０）その後、等方性エッチング法（ウエット、もしくはドライエッチング法）を用いて露出したシリコン基板１とアモルファスシリコンもしくは多結晶シリコン１７の角部を除去する｛図７のステップ（１１２）、図６の（ｇ）｝。このウエットエッチング法での液は基板洗浄の際に一般的に使用される、ＮＨ３、Ｈ２Ｏ、Ｈ２Ｏ２の混合液でもよい。
また、このパット酸化膜２の後退量は０．１４μｍプロセスを考えた場合、約１０〜３０ｎｍが好ましく、また、等方性エッチング法て露出したシリコン基板１を除去する量は５〜１０ｎｍ程度が好ましい。この際、アモルファスシリコンもしくは多結晶シリコン１７はシリコン基板１に対してエッチングレートが速いため、より多く除去される。
【００６８】
（１１）次に、パット酸化膜２をＨＦ等により約１０ｎｍエッチング除去して後退させる｛図７のステップ（１１３）、図６の（ｈ）｝。
【００６９】
（１２）その後、例えば９００〜１１００℃のドライ酸化雰囲気中で酸素濃度を希釈してシリコン基板１の表面を約１０ｎｍ熱酸化し、溝部分に素子分離熱酸化膜５を形成する｛図７のステップ（１１４）、図６の（ｉ）｝。
【００７０】
（１３）化学気相蒸着（ＣＶＤ）法、スパッタ法等でシリコン酸化膜等の絶縁膜を堆積し、埋め込む。この際、酸化防止膜３の端部と素子分離熱酸化膜５に生じる空間は埋込み酸化膜６で満たされる。
また、これら埋め込み絶縁膜６等は一般に粗な膜であることから、埋め込み絶縁膜６の堆積後、緻密化を目的として、１１００℃前後のアニールまたは酸化雰囲気中でシリコン基板１を酸化させてもよい｛図７のステップ（１１５）、図６の（ｊ）｝。
【００７１】
（１４）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法あるいはドライエッチング法を使用してエッチバックする。この場合、酸化防止膜３はエッチングストッパーとなり、酸化防止膜３下のシリコン基板１がエッチングされることを防止する働きを持つ｛図７のステップ（１１６）、図６の（ｋ）｝。
【００７２】
（１５）そして、酸化防止膜３、アモルファスシリコンもしくは多結晶シリコン１７及びパット酸化膜２を除去することで溝埋め込み構造は完了する｛図７のステップ（１１７）、図６の（ｌ）｝。その後、トランジスタ構造製造に必要な、例えばゲート酸化膜、ゲート電極の形成、不純物の導入、配線、層間絶縁膜等、多層配線構造の形成、表面保護膜の形成等を経て、半導体装置が完成する。
【００７３】
次に、本発明の第２の実施形態の作用効果について説明する。
この第２の実施形態の、第１の実施形態と異なる箇所は、工程（７）で酸化膜１８を酸化防止膜側壁に形成し、その後、この酸化膜１８をマスクにシリコン基板１に溝を形成している点である。今後の半導体装置においては、シリコン基板１の幅（アクティブ幅）は素子寸法の微細化と共に小さくなる傾向にある。溝上端部のシリコン基板１に曲率半径を形成するために、酸化やシリコン基板１の除去を行なう必要があるが、これらを行なうとアクティブ幅（シリコン幅）の減少につながり、電気的な不良を生じる場合がある。そのため、あらかじめアクティブ幅を大きく形成することでこれら不具合をなくそうとするものである。
【００７４】
以上のように、本発明の第２の実施形態によれば、製造工程を簡略化し、かつ、ウエハ数十枚を一括で処理するような場合でもリセス量を低減でき、さらに溝上端部に大きな曲率を形成できる半導体装置の製造方法及び製造装置を実現することができる。
【００７５】
なお、本発明の第２の実施形態では工程（１）の後に、アモルファスシリコン膜または多結晶シリコン膜１７を堆積し、工程（１０）で等方性エッチングで酸化防止膜端部下の空間を拡げ、この空間に酸化膜を埋め込んだのもであるが、酸化防止膜４であるＳｉ３Ｎ４膜は上記エッチング液で少し除去されるので、アモルファスシリコン膜または多結晶シリコン膜１７を堆積しなくてもリセス量を低減することができる。
【００７６】
【発明の効果】
本発明によれば、酸化工程を増やさなくてもトランジスタや容量の耐圧特性を劣化させることのない半導体装置及び製造方法を実現することができる。
【００７７】
つまり、製造工程を簡略化し、かつ、ウエハ数十枚を一括で処理するような場合でもリセス量を低減でき、さらに溝上端部に大きな曲率を形成できる半導体装置の製造方法及び製造装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における半導体装置の断面構造図である。
【図２】本発明の第１の実施形態による半導体装置の製造工程の概略を示すフローチャートである。
【図３】シリコン基板の等方性エッチングを行なった際の実験結果の模式図である。
【図４】本発明に係る第１の実施形態の作用効果を説明する図である。
【図５】本発明に係る第１の実施形態の作用効果を説明する図である。
【図６】本発明の第２の実施形態における半導体装置の断面構造図である。
【図７】本発明の第２の実施形態による半導体装置の製造工程の概略を示すフローチャートである。
【図８】従来における半導体装置の溝分離構造の製造工程を説明する図である。
【図９】従来における半導体装置の溝分離構造の製造工程を説明する図である。
【符号の説明】
１ シリコン基板
２ パット酸化膜
３ 酸化防止膜
５ 素子分離熱酸化膜
６ 埋め込み絶縁膜
１３ ホトレジスト
１４ 基板段差
１６ リセス
１７ アモルファスシリコンまたは多結晶シリコン
【発明の属する技術分野】
本発明は、信頼性の高い溝分離構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体基板上で隣接したトランジスタ等の素子間を電気的に絶縁分離する構造としてＳＧＩ（Ｓｈａｌｌｏｗ Ｇｒｏｏｖｅ Ｉｓｏｌａｔｉｏｎ）構造がある。このＳＧＩ構造は加工寸法精度が従来まで用いられてきたＬＯＣＯＳ構造に比べ高いことから、０．２５μｍプロセス以降のデバイスに好適な構造となっている。
【０００３】
このＳＧＩ形成プロセスは、図８に示すように、シリコン基板１上にパット酸化膜２と酸化防止膜３とを堆積し、酸化防止膜３をマスクとしてシリコン基板１に溝を形成し（図８の（ｂ））、その溝内部を酸化する（図８の（ｃ））。
【０００４】
その後、埋込み絶縁膜６を埋め込み（図２（ｄ））、ＣＭＰで埋込み絶縁膜６を平坦化する（図８の（ｅ））。その後、酸化防止膜３とパット酸化膜２とを除去するものである（図８の（ｆ））。
【０００５】
しかしながら、溝上端部では図８の（ｃ）に示すように、溝内の酸化後のシリコン基板１の角部位置Ｌ’が酸化防止膜３の端部位置Ｌより内側に入った構造となり、この状態でパット酸化膜２を多く除去すると、埋込み絶縁膜６がパット酸化膜２より密度が粗なことから埋め込み絶縁膜６が多く除去され、溝上端部は埋込み絶縁膜が落込んだ形状（図８の（ｆ）の符号１６参照、以後、この落ち込みをリセスと言う）となる場合がある。
【０００６】
このように、溝上端部は埋込み絶縁膜が落込んだ形状で電極材料を形成すると、溝上端部で電界集中が発生し、ＭＯＳトランジスタのＶｔｈバラツキを引き起こす場合がある。そのため、例えば、Ｔａｉ−ｓｕ Ｐａｒｋ等が「Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ＩＥＤＭ ’９６、ｐｐ．７４７−７５０」に公表しているように、薄めたＨＦでパット酸化膜２をジャストエッチングし、そのリセス量を小さくする方法が記載されている。
【０００７】
また、このＳＧＩ構造では溝を異方性のドライエッチングを用いて形成することから、溝上端部には角部Ａが形成され（図８の（ｂ））、さらに、そのまま酸化した場合、溝上端部のＳｉ基板形状が図８の（ｃ）のように鋭角部４が形成される場合がある。このような鋭角部４が基板に存在すると電界集中や応力集中が発生するため、トランジスタの電気的特性に異常が生じる場合がある。
【０００８】
そのため、溝上端部の基板に曲率を形成する方法として、例えば、Ａ．Ｃｈａｔｔｅｒｊｅｅ等が「Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ＩＥＤＭ ’９６、ｐｐ．８２９−８３２」に公表している。
【０００９】
これは、図９の（ａ）のように、レジスト１３、ＴＥＯＳ膜１５、酸化防止膜３をパターンニングした後に、図９の（ｂ）のように、酸化によってＬＯＣＯＳ１２を形成する。その後、図９の（ｃ）のように、ＬＯＣＯＳ１２膜を除去して、酸化膜であるＴＥＯＳ膜１５を酸化防止膜３側壁に形成し、これをマスクとして、図９の（ｄ）のように溝を形成する。そして、図９の（ｅ）のように、この溝内部を酸化して、ＳＧＩの溝上端部に曲率を形成させる。
【００１０】
【発明が解決しようとする課題】
しかしながら、従来の技術において、リセス対策に関しては、ウエハ数十枚を一括で処理するような場合、酸化膜のエッチングバラツキがウエハ内、ウエハ間で生じ、パット酸化膜２が溝上端部以外で残留する場合がある。
【００１１】
そのため、一般的には、このパット酸化膜の除去は数十パーセントのオーバエッチングを行なっている。
【００１２】
そのため、ウエハ数十枚を一括で処理するような場合、上記リセス量は改善されにくかった。
【００１３】
また、溝上端部に曲率を形成する方法に関しては、上記基板形状を得るために、酸化工程２回、膜堆積工程１回を行なっており、工程が複雑であった。
【００１４】
本発明の目的は、製造工程を簡略化し、かつ、ウエハ数十枚を一括で処理するような場合でもリセス量を低減でき、さらに溝上端部に大きな曲率を形成できる半導体装置の製造方法及び製造装置を実現することである。
【００１５】
【課題を解決するための手段】
パット酸化膜と酸化防止膜の間にアモルファスシリコンもしくは多結晶シリコンを形成し、これらをパターニングした後に、パット酸化膜を後退させる。そして、パット酸化膜を後退させた後に形成される半導体基板表面の素子分離用溝上端部の角部とアモルファスシリコンもしくは多結晶シリコンの角部をエッチングにより除去させる。これにより、上記本発明の目的が達成される。
【００１６】
つまり、上記目的を達成するために、本発明は次のように構成される。
（A）半導体装置の製造方法において、
（１）半導体基板の回路形成面にパット酸化膜を形成する工程と、（２）上記工程（１）に続いて、上記パット酸化膜の上にアモルファスシリコンもしくは多結晶シリコンを形成する工程と、（３）上記工程（２）に続いて、アモルファスシリコンもしくは多結晶シリコンの上に酸化防止膜を形成する工程と、（４）上記工程（３）に続いて、所望の位置の上記酸化防止膜、アモルファスシリコンもしくは多結晶シリコン、パット酸化膜を除去し、半導体基板表面を露出させる工程と、（５）上記工程（４）に続いて、上記パット酸化膜を後退させる工程と、（６）上記工程（５）に続いて、等方性エッチング法にて半導体基板と、アモルファスシリコンもしくは多結晶シリコンの一部を除去する工程と、（７）上記工程（６）に続いて、上記酸化防止膜をマスクとして、所定の深さの溝を形成する工程と、（８）上記工程（７）に続いて、上記パット酸化膜を後退させる工程と、（９）上記工程（８）に続いて、上記半導体基板に形成した溝部分を酸化する工程と、（１０）上記工程（９）に続いて、上記酸化させた溝内部に埋め込み絶縁膜を埋め込む工程と、（１１）上記工程（１０）に続いて、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、（１２）上記工程（１１）に続いて、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、（１３）上記工程（１２）に続いて、上記半導体基板の回路形成面の上に形成されたアモルファスシリコンもしくは多結晶シリコンと上記パット酸化膜とを除去する工程とを備える。
【００１７】
（B）半導体装置の製造方法において、（１）半導体基板の回路形成面にパット酸化膜を形成する工程と、（２）上記工程（１）に続いて、上記パット酸化膜の上にアモルファスシリコンもしくは多結晶シリコンを形成する工程と、（３）上記工程（２）に続いて、アモルファスシリコンもしくは多結晶シリコンの上に酸化防止膜を形成する工程と、（４）上記工程（３）に続いて、所望の位置の上記酸化防止膜、アモルファスシリコンもしくは多結晶シリコン、パット酸化膜を除去し、半導体基板表面を露出させる工程と、（５）上記工程（４）に続いて、上記パット酸化膜を後退させる工程と、（６）上記工程（５）に続いて、等方性エッチング法にて半導体基板と、アモルファスシリコンもしくは多結晶シリコンの一部を除去する工程と、（７）上記工程（６）に続いて、上記酸化防止膜をマスクとして、所定の深さの溝を形成する工程と、（８）上記工程（７）に続いて、上記パット酸化膜を後退させる工程と、（９）上記工程（８）に続いて、半導体基板の溝表面を除去する工程と、（１０）上記工程（９）に続いて、上記半導体基板に形成した溝部分を酸化する工程と、（１１）上記工程（１０）に続いて、上記酸化させた溝内部に埋め込み絶縁膜を埋め込む工程と、（１２）上記工程（１１）に続いて、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、（１３）上記工程（１２）に続いて、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、（１４）上記工程（１３）に続いて、上記半導体基板の回路形成面の上に形成されたアモルファスシリコンもしくは多結晶シリコンと、上記パット酸化膜を除去する工程とを備える。
【００１８】
（C）半導体装置の製造方法において、（１）半導体基板の回路形成面にパット酸化膜を形成する工程と、（２）上記工程（１）に続いて、上記パット酸化膜の上にアモルファスシリコンもしくは多結晶シリコンを形成する工程と、（３）上記工程（２）に続いて、アモルファスシリコンもしくは多結晶シリコンの上に酸化防止膜を形成する工程と、（４）上記工程（３）に続いて、所望の位置の上記酸化防止膜、アモルファスシリコンもしくは多結晶シリコン、パット酸化膜を除去させ、半導体基板表面を露出させる工程と、（５）上記工程（４）に続いて、上記パット酸化膜を後退させる工程と、（６）上記工程（５）に続いて、上記（４）工程のパット酸化膜の後退量をＴｎｍとし、上記（５）工程の基板エッチング量をＲｎｍとした場合、Ｔ／Ｒの範囲が１．５〜２．５となるように、等方性エッチング法にて半導体基板とアモルファスシリコンもしくは多結晶シリコンの一部を除去する工程と、（７）上記工程（６）に続いて、上記酸化防止膜をマスクとして、所定の深さの溝を形成する工程と、（８）上記工程（７）に続いて、上記パット酸化膜を後退させる工程と、（９）上記工程（８）に続いて、上記半導体基板に形成した溝部分を酸化する工程と、（１０）上記工程（９）に続いて、上記酸化させた溝内部に埋め込み絶縁膜を埋め込む工程と、（１１）上記工程（１０）に続いて、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、（１２）上記工程（１１）に続いて、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、（１３）上記工程（１２）に続いて、上記半導体基板の回路形成面の上に形成されたアモルファスシリコンもしくは多結晶シリコンと、上記パット酸化膜を除去する工程とを備える。
【００１９】
（D）半導体装置の製造方法において、（１）半導体基板の回路形成面にパット酸化膜を形成する工程と、（２）上記工程（１）に続いて、上記パット酸化膜の上にアモルファスシリコンもしくは多結晶シリコンを形成する工程と、（３）上記工程（２）に続いて、アモルファスシリコンもしくは多結晶シリコンの上に酸化防止膜を形成する工程と、（４）上記工程（３）に続いて、所望の位置の上記酸化防止膜、アモルファスシリコンもしくは多結晶シリコン、パット酸化膜を除去させ、半導体基板表面を露出させる工程と、（５）上記工程（４）に続いて、上記パット酸化膜を後退させる工程と、（６）上記工程（５）に続いて、上記（４）工程のパット酸化膜の後退量をＴｎｍとし、上記（５）工程の基板エッチング量をＲｎｍとした場合、Ｔ／Ｒの範囲が１．５〜２．５となるように、等方性エッチング法にて半導体基板とアモルファスシリコンもしくは多結晶シリコンの一部を除去する工程と、（７）上記工程（６）に続いて、上記酸化防止膜をマスクとして、所定の深さの溝を形成する工程と、（８）上記工程（７）に続いて、上記パット酸化膜を後退させる工程と、（９）上記工程（８）に続いて、等方性エッチング法にて半導体基板とアモルファスシリコンもしくは多結晶シリコンの一部を除去する工程と、（１０）上記工程（９）に続いて、上記半導体基板に形成した溝部分を酸化する工程と、（１１）上記工程（１０）に続いて、上記酸化させた溝内部に埋め込み絶縁膜を埋め込む工程と、（１２）上記工程（１１）に続いて、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、
（１３）上記工程（１２）に続いて、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、（１４）上記工程（１３）に続いて、上記半導体基板の回路形成面の上に形成されたアモルファスシリコンもしくは多結晶シリコンと上記パット酸化膜を除去する工程とを備える。
【００２０】
（Ｅ）半導体装置において、半導体基板の回路形成面にパット酸化膜を形成し、このパット酸化膜の上にアモルファスシリコンもしくは多結晶シリコンと酸化防止膜を順次形成し、所望の位置の上記酸化防止膜、パット酸化膜を除去し、半導体基板表面を露出し、上記パット酸化膜を後退させ、等方性エッチング法にて半導体基板とアモルファスシリコンもしくは多結晶シリコンの一部を除去し、上記酸化防止膜をマスクとして、所定の深さの溝を形成し、上記パット酸化膜を後退させ、上記半導体基板に形成した溝部分を酸化し、上記酸化させた溝内部に埋め込み絶縁膜を埋め込み、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去し、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去し、上記半導体基板の回路形成面の上に形成された上記パット酸化膜とアモルファスシリコンもしくは多結晶シリコンを除去することよって製造される。
【００２１】
（F）半導体装置において、半導体基板の回路形成面にパット酸化膜を形成し、このパット酸化膜の上にアモルファスシリコンもしくは多結晶シリコンと酸化防止膜を順次形成し、所望の位置の上記酸化防止膜、パット酸化膜を除去し、半導体基板表面を露出し、パット酸化膜の後退量をＴｎｍ、基板エッチング量をＲｎｍとした場合、Ｔ／Ｒの範囲が１．５〜２．５となるように、上記パット酸化膜を後退させ、等方性エッチング法にて半導体基板とアモルファスシリコンもしくは多結晶シリコンの一部を除去し、上記酸化防止膜をマスクとして、所定の深さの溝を形成し、パット酸化膜を後退させ、半導体基板の溝表面を除去し、上記半導体基板に形成した溝部分を酸化し、上記酸化させた溝内部に埋め込み絶縁膜を埋め込み、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去し、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去し、上記半導体基板の回路形成面の上に形成されたアモルファスシリコンもしくは多結晶シリコンと上記パット酸化膜を除去することよって製造される。
【００２２】
（Ｇ）半導体装置において、半導体基板の回路形成面にパット酸化膜を形成し、このパット酸化膜の上にアモルファスシリコンもしくは多結晶シリコンと酸化防止膜を順次形成し、所望の位置の上記酸化防止膜、パット酸化膜を除去し、半導体基板表面を露出し、パット酸化膜の後退量をＴｎｍ、基板エッチング量をＲｎｍとした場合、Ｔ／Ｒの範囲が１．５〜２．５となるように、上記パット酸化膜を後退させ、等方性エッチング法にて半導体基板とアモルファスシリコンもしくは多結晶シリコンの一部を除去し、上記酸化防止膜をマスクとして、所定の深さの溝を形成し、上記パット酸化膜を後退させ、上記半導体基板に形成した溝部分を酸化し、上記酸化させた溝内部に埋め込み絶縁膜を埋め込み、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去し、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去し、上記半導体基板の回路形成面の上に形成されたアモルファスシリコンもしくは多結晶シリコンと上記パット酸化膜を除去したことよって製造される。
【００２３】
（H）半導体装置において、半導体基板の回路形成面にパット酸化膜を形成し、このパット酸化膜の上にアモルファスシリコンもしくは多結晶シリコンと酸化防止膜を順次形成し、所望の位置の上記酸化防止膜、パット酸化膜を除去し、半導体基板表面を露出し、上記パット酸化膜を後退させ、等方性エッチング法にて半導体基板とアモルファスシリコンもしくは多結晶シリコンの一部を除去し、上記酸化防止膜をマスクとして、所定の深さの溝を形成し、パット酸化膜を後退させ、半導体基板の溝表面を除去し、上記半導体基板に形成した溝部分を酸化し、上記酸化させた溝内部に埋め込み絶縁膜を埋め込み、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去し、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去し、上記半導体基板の回路形成面の上に形成されたアモルファスシリコンもしくは多結晶シリコンと上記パット酸化膜を除去することよって製造される。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態を図を参照して説明する。
本発明の第１の実施例である半導体装置の溝分離構造の製造工程を図１、図２を用いて説明する。
【００２５】
図１は、本発明の第１の実施形態における半導体装置の断面構造図、図２はその製造工程の概略を示すフローチャートである。以下、図２のフローチャートに添って製造工程（１）〜（１２）を図１を参照しながら説明する。
【００２６】
（１）シリコン基板１の表面を熱酸化して厚さ約５ｎｍのパット酸化膜２を形成する｛図２のステップ（１０１）、（１０２）、図１の（ａ）｝。
【００２７】
（２）パット酸化膜２の上にアモルファスシリコンもしくは多結晶シリコン１７を約２０〜３０ｎｍ堆積する｛図２のステップ（１０３）、図１の（ｂ）｝。
【００２８】
（３）アモルファスシリコンもしくは多結晶シリコン１７の上に酸化防止膜（Ｓｉ３Ｎ４膜）３を厚さ約２００ｎｍ程度堆積する。｛図２のステップ（１０４）｝。
【００２９】
（４）酸化防止膜３上にホトレジスト１３を形成する｛図２のステップ工程（１０５）、図１の（ｃ）｝。
【００３０】
（５）通常の露光法を使用して、所望の位置のホトレジスト１３を除去した後、酸化防止膜３、アモルファスシリコンもしくは多結晶シリコン１７、パット酸化膜２をドライエッチング等により除去する。
この際、エッチングはパット酸化膜２で止まらず、通常、シリコン基板１の表面がオーバエッチングされる｛図２のステップ（１０６）、（１０７）、図１の（ｄ）｝。
【００３１】
（６）その後、ホトレジスト１３を除去し、パット酸化膜２をＨＦ等により後退させ、さらに等方性エッチング法（ウエット、もしくはドライエッチング法）を用いて露出したシリコン基板１とアモルファスシリコンもしくは多結晶シリコン１７の一部を除去する｛図２のステップ（１０８）〜（１１０）、図１の（ｅ）、（ｆ）｝。
このウエットエッチング法で使用される液は、基板洗浄の際に一般的に使用される、ＮＨ３、Ｈ２Ｏ、Ｈ２Ｏ２の混合液でもよい。また、このパット酸化膜２の後退量は０．１４μｍプロセスを考えた場合、約１０〜３０ｎｍが好ましく、また、等方性エッチング法にて露出したシリコン基板を除去する量は５〜１０ｎｍ程度が好ましい。
また、アモルファスシリコンもしくは多結晶シリコン１７はシリコン基板１に対してエッチングレートが速いため、より多く除去される。
【００３２】
（７）酸化防止膜３をマスクとして、シリコン基板１の表面の側壁がシリコン基板１に対して所定の角度（例えば図中Ａ部の角度が９０〜１１０度）を有する浅溝を形成する｛図２のステップ（１１１）、図１の（ｇ）｝。
【００３３】
（８）次に、パット酸化膜２をＨＦ等により約１０ｎｍエッチング除去して後退させる｛図２のステップ（１１２）、図１の（ｈ）｝。
【００３４】
（９）その後、例えば、９００〜１１００℃のドライ酸化雰囲気中で酸素濃度を希釈してシリコン基板１表面を約１０ｎｍ熱酸化し、溝部分に素子分離熱酸化膜５を形成する｛図２のステップ（１１３）、図１の（ｉ）｝。
【００３５】
（１０）化学気相蒸着（ＣＶＤ）法、スパッタ法等でシリコン酸化膜等の絶縁膜を堆積し、埋め込む（以下、埋め込み絶縁膜６とする）。この際、酸化防止膜３の端部と素子分離熱酸化膜５に生じる空間は埋込み絶縁膜６で満たされる。
また、これら埋め込み絶縁膜６等は一般に粗な膜であることから、埋め込み絶縁膜６の堆積後、緻密化を目的として、１１００℃前後のアニールまたは酸化雰囲気中でシリコン基板１を酸化させてもよい｛図２のステップ（１１４）、図１の（ｊ）｝。
【００３６】
（１１）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法あるいはドライエッチング法を使用してエッチバックする。この場合、酸化防止膜３はエッチングストッパーとなり、酸化防止膜３下のシリコン基板１がエッチングされることを防止する働きを持つ｛図２のステップ（１１５）、図１の（ｋ）｝。
【００３７】
（１２）そして、酸化防止膜３、アモルファスシリコンもしくは多結晶シリコン１７を除去し、さらにパット酸化膜２を数十パーセントのオーバエッチングで除去することで溝埋め込み構造は完了する｛図２のステップ（１１６）、図１の（ｌ）｝。
その後、トランジスタ構造の製造に必要な、例えばゲート酸化膜、ゲート電極の形成、不純物の導入、配線、層間絶縁膜等、多層配線構造の形成、表面保護膜の形成等を経て、半導体装置が完成する。
【００３８】
次に、本発明の第１の実施形態の作用効果について説明する。
埋込み絶縁膜６のリセス量を低減するためには、酸化防止膜３の中央近傍の酸化膜厚（図１の（ｋ）中のｔ１）を酸化防止膜３端部の下の酸化膜厚（図１の（ｋ）中のｔ０）に比べ厚くすればよい。原理的にはパット酸化膜２のオーバエッチング分だけ厚くすることができればリセス量を零にすることができる。
【００３９】
工程（５）において、パット酸化膜２後退後、シリコン基板１とアモルファスシリコンもしくは多結晶シリコン１７の角部を除去することで、酸化防止膜３端部下で空間が広く開く（図１の（ｆ））。この空間に素子分離熱酸化膜５、埋め込み絶縁膜６が充満されるので、溝上端部近傍で酸化膜を厚く形成することが可能となり、リセス量を低減することが可能となる。
【００４０】
本発明の第１の実施形態ではアモルファスシリコンもしくは多結晶シリコン１７の膜厚を２０〜３０ｎｍとしたが、当然ながら、この値はパット酸化膜２のオーバエッチング量に依存する。
【００４１】
また、シリコン基板１に不純物を打ち込む際に、シリコン基板１の表面には酸化膜を形成する場合があり、不純物を打ち込んだ後、この酸化膜は除去される。この際に埋め込み酸化膜６も除去され、リセス量が増加するので、この酸化膜厚分（オーバエッチング含む）を考慮してアモルファスシリコンもしくは多結晶シリコン１７の膜厚を決定してもよい。
【００４２】
また、工程（１１）の埋込み酸化膜６の除去で酸化防止膜３をエッチングストッパーとしたが、アモルファスシリコンもしくは多結晶シリコン１７をエッチングストッパーとして代用することが可能であれば、酸化防止膜３は不要となり、この場合のアモルファスもしくは多結晶シリコン１７の膜厚は１００〜２００ｎｍ程度となる。
【００４３】
また、シリコン基板１の角部（図８の（ｂ）のＡに対応する部分）をパット酸化膜２の後退後、等方性エッチングにより除去し、曲率を形成しやすくしている。
【００４４】
次に、第１の実施形態の効果について、図３を用いて説明する。
図３は、酸化防止膜３のエッチング後に、パット酸化膜２の後退なしにシリコン基板１の等方性エッチングを行なった際の実験結果を模式的に書いたものである。
【００４５】
図３の（ａ）に示すように、溝上端部のパット酸化膜２と接しているＡの箇所では基板形状が鋭角化してしまっている。
これは、パット酸化膜２に接しない領域ではあらゆる方向からエッチングが進行するが、パット酸化膜２に接している箇所では一方向からのエッチングとなるため、上記形状になったものである。そのため、溝上端部に大きな曲率を形成することが困難となる。
【００４６】
この等方性エッチングの前に、パット酸化膜２を後退させておけば、上記形状のように形状が鋭角化することはなく、しかも、等方性のエッチングでは、角部が優先的に除去されるため、図３の（ｂ）に示すような形状を得ることができ、この後の酸化で曲率が形成されやすいものとなる。
【００４７】
しかし、このパット酸化膜２の後退量Ｔとエッチング量Ｒとを適正に行なわないと、図４の（ａ）に示すように、Ａにおいて、また角部が形成され、曲率の形成が困難となる。図４の（ｂ）は、その様子を示したもので、Ｔ／Ｒを１から３まで０．５ステップで示したものである。図４の（ｂ）から明らかなように、Ｔ／Ｒが１．５から２．５では角部が除去された形状となっているが、Ｔ／Ｒ＝１では基板形状は垂直、また、Ｔ／Ｒが３では、段差が大きくなり、角部が形成されている。
【００４８】
Ｔ／Ｒ＝１や３で酸化すると、曲率を形成し難くなるため、Ｔ／Ｒは１．５〜２．５の範囲が好ましい。
【００４９】
次に、上記工程（７）のパット酸化膜２の後退の作用効果について図５を用いて説明する。
図５の（ａ）、（ｂ）の破線は酸化工程（７）終了後の形状を示しており、パット酸化膜２の端部ではシリコン基板１が除去され段差１４が生じている。この状態で酸化を行なうと、図５の（ａ）のように、さらに段差が鋭角となる。これは以下のような理由によるものである。
【００５０】
パット酸化膜２端部近傍では、酸化による体積膨張（約２倍）で酸化防止膜３が反り、その反力として酸化膜中に圧縮応力が生じる。酸化膜中に圧縮応力が生じると酸化が抑制されることが知られており、そのため、パット酸化膜２の端部近傍では酸化が抑制される。
【００５１】
一方、パット酸化膜２の端部より少し離れた領域ではこれらの影響が少ないことから、酸化がスムーズに進行し、結果として段差が鋭角となる。そのため、図５の（ｂ）のように、パット酸化膜２を後退させると、これらの影響が段差より遠ざかり、エッチングの際に生じた段差が酸化により除去されるので、滑らかな形状を形成することができる。
【００５２】
また、工程（７）でのシリコン基板１に溝を形成した後では、溝表面にドライエッチング時のダメージが生じる場合がある。このダメージ除去にはシリコン基板１の表面を数ｎｍ除去する必要があり、そのため、パット酸化膜２の端部のシリコン基板１は、さらに段差が大きくなる。
【００５３】
そのため、この処理の前に、ＨＦ等によりパット酸化膜２を後退しておくと、段差を軽減できるので、ドライエッチング時のダメージが生じる場合には、ダメージ除去の前に、パット酸化膜２を後退しておいた方が好ましい。
【００５４】
また、工程（２）において、パット酸化膜２上にアモルファスシリコンもしくは多結晶シリコン１７を堆積した。この材料の目的は、工程（６）での等方性エッチングの際に、酸化防止膜３の端部下の空間を広げることであり、この目的を達成できるのであれは、アモルファスシリコンもしくは多結晶シリコン１７に限定するものではない。
【００５５】
上記理由により、本発明の第１の実施形態によれば、溝上端の曲率を従来方法と同等に形成させることができ、さらに工程を簡略化する事ができる。
つまり、等方性エッチングを用いて基板１の上端部に曲率を形成するように構成したので、基板１の曲率を構成するための工程｛工程（５）〜（９）｝においいては、必要な酸化処理は１回｛工程（９）｝のみとなり、工程を簡略化することができる。
【００５６】
したがって、本発明の第１の実施形態によれば、製造工程を簡略化し、かつ、ウエハ数十枚を一括で処理するような場合でもリセス量を低減でき、さらに溝上端部に大きな曲率を形成できる半導体装置の製造方法及び製造装置を実現することができる。
【００５７】
次に、本発明の第２の実施形態である半導体装置の溝分離構造の製造工程を図６、図７を用いて説明する。
図６は本発明の第２の実施形態における半導体装置の断面構造図、図７はその製造工程の概略を示すフローチャートである。以下、図７のフローチャートに添って製造工程（１）〜（１５）を図６を参照しながら説明する。
【００５８】
（１）シリコン基板１の表面を熱酸化して厚さ約５ｎｍのパット酸化膜２を形成する｛図７のステップ（１０１）、（１０２）｝。
【００５９】
（２）パット酸化膜２の上にアモルファスシリコンもしくは多結晶シリコン１７を約２０〜３０ｎｍ堆積する｛図７のステップ（１０３）、図６の（ａ）｝。
【００６０】
（３）アモルファスシリコンもしくは多結晶シリコン１７の上に酸化防止膜（Ｓｉ３Ｎ４膜）３を厚さ約２００ｎｍ程度堆積する｛図７のステップ（１０４）｝。
【００６１】
（４）酸化防止膜３上にホトレジスト１３を形成する｛図７のステップ（１０５）、図６の（ｂ）｝。
【００６２】
（５）通常の露光法を使用して、所望の位置のホトレジスト１３を除去した後、酸化防止膜３、アモルファスシリコンもしくは多結晶シリコン１７、パット酸化膜２をドライエッチング等により除去する。この際、エッチングはパット酸化膜２で止まらず、通常シリコン基板１の表面がオーバエッチングされる｛図７のステップ（１０６）、（１０７）、図６の（ｃ）｝。
【００６３】
（６）その後、ホトレジスト１３を除去する｛図７のステップ（１０８）｝。
【００６４】
（７）酸化防止膜３の上に酸化膜１８を数十ｎｍ形成し、ドライエッチングを用いて、酸化防止膜３の側壁のみに、酸化膜１８を残す｛図７のステップ（１０９）、図６の（ｄ）｝。
【００６５】
（８）酸化防止膜３をマスクとして、シリコン基板１の表面の側壁がシリコン基板１に対して所定の角度（例えば、図中Ａ部の角度が９０〜１１０度）を有する浅溝を形成する｛図７のステップ（１１０）、図６の（ｅ）｝。
【００６６】
（９）ＨＦ等により、酸化膜１８を除去する。この時、パット酸化膜２は端部が除去され酸化防止膜３の端部より後退する｛図７のステップ（１１１）、図６の（ｆ）｝。
【００６７】
（１０）その後、等方性エッチング法（ウエット、もしくはドライエッチング法）を用いて露出したシリコン基板１とアモルファスシリコンもしくは多結晶シリコン１７の角部を除去する｛図７のステップ（１１２）、図６の（ｇ）｝。このウエットエッチング法での液は基板洗浄の際に一般的に使用される、ＮＨ３、Ｈ２Ｏ、Ｈ２Ｏ２の混合液でもよい。
また、このパット酸化膜２の後退量は０．１４μｍプロセスを考えた場合、約１０〜３０ｎｍが好ましく、また、等方性エッチング法て露出したシリコン基板１を除去する量は５〜１０ｎｍ程度が好ましい。この際、アモルファスシリコンもしくは多結晶シリコン１７はシリコン基板１に対してエッチングレートが速いため、より多く除去される。
【００６８】
（１１）次に、パット酸化膜２をＨＦ等により約１０ｎｍエッチング除去して後退させる｛図７のステップ（１１３）、図６の（ｈ）｝。
【００６９】
（１２）その後、例えば９００〜１１００℃のドライ酸化雰囲気中で酸素濃度を希釈してシリコン基板１の表面を約１０ｎｍ熱酸化し、溝部分に素子分離熱酸化膜５を形成する｛図７のステップ（１１４）、図６の（ｉ）｝。
【００７０】
（１３）化学気相蒸着（ＣＶＤ）法、スパッタ法等でシリコン酸化膜等の絶縁膜を堆積し、埋め込む。この際、酸化防止膜３の端部と素子分離熱酸化膜５に生じる空間は埋込み酸化膜６で満たされる。
また、これら埋め込み絶縁膜６等は一般に粗な膜であることから、埋め込み絶縁膜６の堆積後、緻密化を目的として、１１００℃前後のアニールまたは酸化雰囲気中でシリコン基板１を酸化させてもよい｛図７のステップ（１１５）、図６の（ｊ）｝。
【００７１】
（１４）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法あるいはドライエッチング法を使用してエッチバックする。この場合、酸化防止膜３はエッチングストッパーとなり、酸化防止膜３下のシリコン基板１がエッチングされることを防止する働きを持つ｛図７のステップ（１１６）、図６の（ｋ）｝。
【００７２】
（１５）そして、酸化防止膜３、アモルファスシリコンもしくは多結晶シリコン１７及びパット酸化膜２を除去することで溝埋め込み構造は完了する｛図７のステップ（１１７）、図６の（ｌ）｝。その後、トランジスタ構造製造に必要な、例えばゲート酸化膜、ゲート電極の形成、不純物の導入、配線、層間絶縁膜等、多層配線構造の形成、表面保護膜の形成等を経て、半導体装置が完成する。
【００７３】
次に、本発明の第２の実施形態の作用効果について説明する。
この第２の実施形態の、第１の実施形態と異なる箇所は、工程（７）で酸化膜１８を酸化防止膜側壁に形成し、その後、この酸化膜１８をマスクにシリコン基板１に溝を形成している点である。今後の半導体装置においては、シリコン基板１の幅（アクティブ幅）は素子寸法の微細化と共に小さくなる傾向にある。溝上端部のシリコン基板１に曲率半径を形成するために、酸化やシリコン基板１の除去を行なう必要があるが、これらを行なうとアクティブ幅（シリコン幅）の減少につながり、電気的な不良を生じる場合がある。そのため、あらかじめアクティブ幅を大きく形成することでこれら不具合をなくそうとするものである。
【００７４】
以上のように、本発明の第２の実施形態によれば、製造工程を簡略化し、かつ、ウエハ数十枚を一括で処理するような場合でもリセス量を低減でき、さらに溝上端部に大きな曲率を形成できる半導体装置の製造方法及び製造装置を実現することができる。
【００７５】
なお、本発明の第２の実施形態では工程（１）の後に、アモルファスシリコン膜または多結晶シリコン膜１７を堆積し、工程（１０）で等方性エッチングで酸化防止膜端部下の空間を拡げ、この空間に酸化膜を埋め込んだのもであるが、酸化防止膜４であるＳｉ３Ｎ４膜は上記エッチング液で少し除去されるので、アモルファスシリコン膜または多結晶シリコン膜１７を堆積しなくてもリセス量を低減することができる。
【００７６】
【発明の効果】
本発明によれば、酸化工程を増やさなくてもトランジスタや容量の耐圧特性を劣化させることのない半導体装置及び製造方法を実現することができる。
【００７７】
つまり、製造工程を簡略化し、かつ、ウエハ数十枚を一括で処理するような場合でもリセス量を低減でき、さらに溝上端部に大きな曲率を形成できる半導体装置の製造方法及び製造装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における半導体装置の断面構造図である。
【図２】本発明の第１の実施形態による半導体装置の製造工程の概略を示すフローチャートである。
【図３】シリコン基板の等方性エッチングを行なった際の実験結果の模式図である。
【図４】本発明に係る第１の実施形態の作用効果を説明する図である。
【図５】本発明に係る第１の実施形態の作用効果を説明する図である。
【図６】本発明の第２の実施形態における半導体装置の断面構造図である。
【図７】本発明の第２の実施形態による半導体装置の製造工程の概略を示すフローチャートである。
【図８】従来における半導体装置の溝分離構造の製造工程を説明する図である。
【図９】従来における半導体装置の溝分離構造の製造工程を説明する図である。
【符号の説明】
１ シリコン基板
２ パット酸化膜
３ 酸化防止膜
５ 素子分離熱酸化膜
６ 埋め込み絶縁膜
１３ ホトレジスト
１４ 基板段差
１６ リセス
１７ アモルファスシリコンまたは多結晶シリコン
Claims (8)
- 半導体装置の製造方法において、
（１）半導体基板の回路形成面にパット酸化膜を形成する工程と、
（２）上記工程（１）に続いて、上記パット酸化膜の上にアモルファスシリコンもしくは多結晶シリコンを形成する工程と、
（３）上記工程（２）に続いて、アモルファスシリコンもしくは多結晶シリコンの上に酸化防止膜を形成する工程と、
（４）上記工程（３）に続いて、所望の位置の上記酸化防止膜、アモルファスシリコンもしくは多結晶シリコン、パット酸化膜を除去し、半導体基板表面を露出させる工程と、
（５）上記工程（４）に続いて、上記パット酸化膜を後退させる工程と、
（６）上記工程（５）に続いて、等方性エッチング法にて半導体基板と、アモルファスシリコンもしくは多結晶シリコンの一部を除去する工程と、
（７）上記工程（６）に続いて、上記酸化防止膜をマスクとして、所定の深さの溝を形成する工程と、
（８）上記工程（７）に続いて、上記パット酸化膜を後退させる工程と、
（９）上記工程（８）に続いて、上記半導体基板に形成した溝部分を酸化する工程と、
（１０）上記工程（９）に続いて、上記酸化させた溝内部に埋め込み絶縁膜を埋め込む工程と、
（１１）上記工程（１０）に続いて、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、
（１２）上記工程（１１）に続いて、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、
（１３）上記工程（１２）に続いて、上記半導体基板の回路形成面の上に形成されたアモルファスシリコンもしくは多結晶シリコンと上記パット酸化膜とを除去する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 半導体装置の製造方法において、
（１）半導体基板の回路形成面にパット酸化膜を形成する工程と、
（２）上記工程（１）に続いて、上記パット酸化膜の上にアモルファスシリコンもしくは多結晶シリコンを形成する工程と、
（３）上記工程（２）に続いて、アモルファスシリコンもしくは多結晶シリコンの上に酸化防止膜を形成する工程と、
（４）上記工程（３）に続いて、所望の位置の上記酸化防止膜、アモルファスシリコンもしくは多結晶シリコン、パット酸化膜を除去し、半導体基板表面を露出させる工程と、
（５）上記工程（４）に続いて、上記パット酸化膜を後退させる工程と、
（６）上記工程（５）に続いて、等方性エッチング法にて半導体基板と、アモルファスシリコンもしくは多結晶シリコンの一部を除去する工程と、
（７）上記工程（６）に続いて、上記酸化防止膜をマスクとして、所定の深さの溝を形成する工程と、
（８）上記工程（７）に続いて、上記パット酸化膜を後退させる工程と、
（９）上記工程（８）に続いて、半導体基板の溝表面を除去する工程と、
（１０）上記工程（９）に続いて、上記半導体基板に形成した溝部分を酸化する工程と、
（１１）上記工程（１０）に続いて、上記酸化させた溝内部に埋め込み絶縁膜を埋め込む工程と、
（１２）上記工程（１１）に続いて、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、
（１３）上記工程（１２）に続いて、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、
（１４）上記工程（１３）に続いて、上記半導体基板の回路形成面の上に形成されたアモルファスシリコンもしくは多結晶シリコンと、上記パット酸化膜を除去する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 半導体装置の製造方法において、
（１）半導体基板の回路形成面にパット酸化膜を形成する工程と、
（２）上記工程（１）に続いて、上記パット酸化膜の上にアモルファスシリコンもしくは多結晶シリコンを形成する工程と、
（３）上記工程（２）に続いて、アモルファスシリコンもしくは多結晶シリコンの上に酸化防止膜を形成する工程と、
（４）上記工程（３）に続いて、所望の位置の上記酸化防止膜、アモルファスシリコンもしくは多結晶シリコン、パット酸化膜を除去させ、半導体基板表面を露出させる工程と、
（５）上記工程（４）に続いて、上記パット酸化膜を後退させる工程と、
（６）上記工程（５）に続いて、上記（４）工程のパット酸化膜の後退量をＴｎｍとし、上記（５）工程の基板エッチング量をＲｎｍとした場合、Ｔ／Ｒの範囲が１．５〜２．５となるように、等方性エッチング法にて半導体基板とアモルファスシリコンもしくは多結晶シリコンの一部を除去する工程と、
（７）上記工程（６）に続いて、上記酸化防止膜をマスクとして、所定の深さの溝を形成する工程と、
（８）上記工程（７）に続いて、上記パット酸化膜を後退させる工程と、
（９）上記工程（８）に続いて、上記半導体基板に形成した溝部分を酸化する工程と、
（１０）上記工程（９）に続いて、上記酸化させた溝内部に埋め込み絶縁膜を埋め込む工程と、
（１１）上記工程（１０）に続いて、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、
（１２）上記工程（１１）に続いて、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、
（１３）上記工程（１２）に続いて、上記半導体基板の回路形成面の上に形成されたアモルファスシリコンもしくは多結晶シリコンと、上記パット酸化膜を除去する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 半導体装置の製造方法において、
（１）半導体基板の回路形成面にパット酸化膜を形成する工程と、
（２）上記工程（１）に続いて、上記パット酸化膜の上にアモルファスシリコンもしくは多結晶シリコンを形成する工程と、
（３）上記工程（２）に続いて、アモルファスシリコンもしくは多結晶シリコンの上に酸化防止膜を形成する工程と、
（４）上記工程（３）に続いて、所望の位置の上記酸化防止膜、アモルファスシリコンもしくは多結晶シリコン、パット酸化膜を除去させ、半導体基板表面を露出させる工程と、
（５）上記工程（４）に続いて、上記パット酸化膜を後退させる工程と、
（６）上記工程（５）に続いて、上記（４）工程のパット酸化膜の後退量をＴｎｍとし、上記（５）工程の基板エッチング量をＲｎｍとした場合、Ｔ／Ｒの範囲が１．５〜２．５となるように、等方性エッチング法にて半導体基板とアモルファスシリコンもしくは多結晶シリコンの一部を除去する工程と、
（７）上記工程（６）に続いて、上記酸化防止膜をマスクとして、所定の深さの溝を形成する工程と、
（８）上記工程（７）に続いて、上記パット酸化膜を後退させる工程と、
（９）上記工程（８）に続いて、等方性エッチング法にて半導体基板とアモルファスシリコンもしくは多結晶シリコンの一部を除去する工程と、
（１０）上記工程（９）に続いて、上記半導体基板に形成した溝部分を酸化する工程と、
（１１）上記工程（１０）に続いて、上記酸化させた溝内部に埋め込み絶縁膜を埋め込む工程と、
（１２）上記工程（１１）に続いて、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、
（１３）上記工程（１２）に続いて、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、
（１４）上記工程（１３）に続いて、上記半導体基板の回路形成面の上に形成されたアモルファスシリコンもしくは多結晶シリコンと上記パット酸化膜を除去する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 半導体基板の回路形成面にパット酸化膜を形成し、このパット酸化膜の上にアモルファスシリコンもしくは多結晶シリコンと酸化防止膜を順次形成し、所望の位置の上記酸化防止膜、パット酸化膜を除去し、半導体基板表面を露出し、上記パット酸化膜を後退させ、等方性エッチング法にて半導体基板とアモルファスシリコンもしくは多結晶シリコンの一部を除去し、上記酸化防止膜をマスクとして、所定の深さの溝を形成し、上記パット酸化膜を後退させ、上記半導体基板に形成した溝部分を酸化し、上記酸化させた溝内部に埋め込み絶縁膜を埋め込み、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去し、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去し、上記半導体基板の回路形成面の上に形成された上記パット酸化膜とアモルファスシリコンもしくは多結晶シリコンを除去することよって製造されることを特徴とする半導体装置。
- 半導体基板の回路形成面にパット酸化膜を形成し、このパット酸化膜の上にアモルファスシリコンもしくは多結晶シリコンと酸化防止膜を順次形成し、所望の位置の上記酸化防止膜、パット酸化膜を除去し、半導体基板表面を露出し、パット酸化膜の後退量をＴｎｍ、基板エッチング量をＲｎｍとした場合、Ｔ／Ｒの範囲が１．５〜２．５となるように、上記パット酸化膜を後退させ、等方性エッチング法にて半導体基板とアモルファスシリコンもしくは多結晶シリコンの一部を除去し、上記酸化防止膜をマスクとして、所定の深さの溝を形成し、パット酸化膜を後退させ、半導体基板の溝表面を除去し、上記半導体基板に形成した溝部分を酸化し、上記酸化させた溝内部に埋め込み絶縁膜を埋め込み、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去し、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去し、上記半導体基板の回路形成面の上に形成されたアモルファスシリコンもしくは多結晶シリコンと上記パット酸化膜を除去することよって製造されることを特徴とする半導体装置。
- 半導体基板の回路形成面にパット酸化膜を形成し、このパット酸化膜の上にアモルファスシリコンもしくは多結晶シリコンと酸化防止膜を順次形成し、所望の位置の上記酸化防止膜、パット酸化膜を除去し、半導体基板表面を露出し、パット酸化膜の後退量をＴｎｍ、基板エッチング量をＲｎｍとした場合、Ｔ／Ｒの範囲が１．５〜２．５となるように、上記パット酸化膜を後退させ、等方性エッチング法にて半導体基板とアモルファスシリコンもしくは多結晶シリコンの一部を除去し、上記酸化防止膜をマスクとして、所定の深さの溝を形成し、上記パット酸化膜を後退させ、上記半導体基板に形成した溝部分を酸化し、上記酸化させた溝内部に埋め込み絶縁膜を埋め込み、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去し、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去し、上記半導体基板の回路形成面の上に形成されたアモルファスシリコンもしくは多結晶シリコンと上記パット酸化膜を除去したことよって製造されることを特徴とする半導体装置。
- 半導体基板の回路形成面にパット酸化膜を形成し、このパット酸化膜の上にアモルファスシリコンもしくは多結晶シリコンと酸化防止膜を順次形成し、所望の位置の上記酸化防止膜、パット酸化膜を除去し、半導体基板表面を露出し、上記パット酸化膜を後退させ、等方性エッチング法にて半導体基板とアモルファスシリコンもしくは多結晶シリコンの一部を除去し、上記酸化防止膜をマスクとして、所定の深さの溝を形成し、パット酸化膜を後退させ、半導体基板の溝表面を除去し、上記半導体基板に形成した溝部分を酸化し、上記酸化させた溝内部に埋め込み絶縁膜を埋め込み、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去し、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去し、上記半導体基板の回路形成面の上に形成されたアモルファスシリコンもしくは多結晶シリコンと上記パット酸化膜を除去することよって製造されることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22816499A JP3609660B2 (ja) | 1999-08-12 | 1999-08-12 | 半導体装置の製造方法及び半導体装置 |
Applications Claiming Priority (1)
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