JPH11251318A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 シャロートレンチ法により形成した素子分離
膜を有する半導体装置及びその製造方法に関し、配線層
の加工精度を維持しつつエッチング残渣の発生を防止
し、且つ、素子分離膜の沈み込みによるトランジスタ特
性等への影響が生じない半導体装置の構造及びその製造
方法を提供する。 【解決手段】 半導体基板１０に形成した溝１６に埋め
込まれ、半導体基板１０上に突出した素子分離膜１８
と、素子分離膜１８により画定された素子領域３２上に
絶縁膜２２を介して形成され、素子分離膜１８上に延在
する配線層２６とを有し、配線層２６が、素子分離膜１
８上に延在する領域では素子分離膜１８に形成された溝
２０内に埋め込まれており、表面の高さが全体に渡って
素子分離膜１８の表面の高さとほぼ等しくなっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シャロートレンチ
法により形成した素子分離膜を有する半導体装置及びそ
の製造方法に関する。

【０００２】

【従来の技術】近年の半導体装置の製造技術の進歩に伴
い、サブミクロンからクォータミクロンの製品が製造さ
れようとしている。今後、さらに０．２ミクロン以下の
加工技術を使用したＬＳＩの製品化が期待されている。
このような高集積の半導体装置を実現するためには、素
子自体の微細化のみならず、素子と素子とを分離するた
めの素子分離手段をも微細化する必要がある。

【０００３】従来より、素子分離技術としては、製造工
程の簡便さ等の理由からＬＯＣＯＳ（LOCal Oxidation
of Silicon）法が広く用いられてきた。しかし、ＬＯＣ
ＯＳ法は、いわゆるバーズビークにより活性領域が狭ま
るという問題があり、素子を微細化するうえでは好まし
くない。活性領域を犠牲にすることなく分離が可能な素
子分離方法として、基板に形成した溝に絶縁膜を充填し
て素子分離膜とするシャロートレンチ法が提案されてお
り、ＬＯＣＯＳ法に置き換わる素子分離技術として期待
されている。シャロートレンチ法では、活性領域が小さ
くなることもなく、また、深さを分離幅と独立に設定で
きるので、分離幅を縮小しても分離特性を維持すること
ができる。

【０００４】また、シャロートレンチ法により形成した
素子分離膜は、基板上に突出する部分が少ないため、ゲ
ート電極などの微細なパターニングが必要なリソグラフ
ィー工程において、焦点深度を小さく設定して高解像度
且つ高精度でパターニングを行うことができる。一方、
シャロートレンチ法により形成した素子分離膜は素子分
離膜と活性領域との境界が急峻なため、素子分離膜がウ
ェーハプロセスの前処理において膜減りすると、素子分
離膜の表面が活性領域の表面よりも沈み込んでしまうこ
ととなる。この状態でこの領域にトランジスタを形成す
ると、沈んだ部分は寄生トランジスタとして動作するこ
ととなり、結果としてこの領域に閾値電圧の低いトラン
ジスタが形成されてしまうこととなる。このため、シャ
ロートレンチアイソレーションにおいては、素子分離膜
の表面が沈み込まないようにする必要がある。

【０００５】そこで、従来の半導体装置の製造方法で
は、図９（ａ）に示すように、素子分離膜１０２の高さ
をシリコン基板１００表面の高さよりも高くして前処理
による膜減りが生じても素子分離膜１０２の沈み込みが
起こらないように予めオフセットを設けておくことが行
われている。或いは、図９（ｂ）に示すように、トレン
チの側壁部分に寄生トランジスタの動作を抑止するため
のイオン注入層１１０を形成しておき、素子分離膜１０
２の膜減りによる寄生トランジスタの動作を防止するこ
とも行われている。

【０００６】また、図１０に示すように、シリコン基板
１００上に、ゲート絶縁膜となるシリコン酸化膜１１２
と、ゲート電極（下層部）となる多結晶シリコン膜１１
４と、エッチングマスクとなるシリコン窒化膜１１６と
を形成し（図１０（ａ））、次いで、エッチングにより
溝１１８を形成し（図１０（ｂ））、続いて、溝１１８
内に絶縁膜を埋め込んで素子分離膜１２０を形成し（図
１０（ｃ））、この後、ゲート電極（上層部）となる多
結晶シリコン膜１２２を堆積し（図１０（ｄ））、次い
で、多結晶シリコン膜１１４、１２２をパターニングし
てゲート電極１２４を形成することにより（図１０
（ｅ））、ゲート電極１２４が素子分離膜１２０の窪み
に形成されないようにすることも行われている。

【０００７】

【発明が解決しようとする課題】しかしながら、図９
（ａ）に示す従来の半導体装置の製造方法では、ゲート
電極１０６のパターニングの際に素子分離膜１０２の段
差部にエッチング残渣１２６が発生することがあり、こ
の残渣によって短絡不良をもたらすことがあった。ま
た、素子分離膜１０２の段差により、リソグラフィーに
おける焦点深度を大きく取る必要があり、これにより解
像度が劣化することもあった。

【０００８】また、図９（ｂ）に示す従来の半導体装置
の製造方法では、寄生トランジスタの動作を抑止するた
めのイオン注入層１１０と、シリコン基板中に形成され
た高濃度拡散層１０８との間に接合が形成され、寄生接
合容量が増加することがあった。また、これにより接合
部分における電界強度が強くなり、ＤＲＡＭではリフレ
ッシュ特性を劣化することもあった。

【０００９】また、図１０に示す半導体装置によれば、
多結晶シリコン膜１２２の表面は常にほぼ平坦にできる
のでリソグラフィーにおける焦点深度を小さくして解像
度を向上することができるが、ポリシリコン膜１１４、
１２２のパターニングの際に素子分離膜１２０の側壁部
にエッチング残渣１２６が発生することがあり、導電性
のこの残渣によって短絡不良をもたらすことがあった
（図１１）。

【００１０】また、ゲート電極１２４を、別々の工程で
形成した２層の多結晶シリコン膜１１４、１２２構造に
より構成するので、下層側の多結晶シリコン膜１１４の
表面に自然酸化膜が形成されていると、この酸化膜によ
ってエッチングがストップしてしまい、下層側の多結晶
シリコン膜１１４が残渣として残ることがあった。ま
た、段差部分のエッチング残渣１２６を除去するために
はオーバーエッチング量を多くしたり異方性を落とすこ
とも考えられるが、何れの方法によっても加工精度を維
持しつつエッチング残渣１２６を除去することはできな
かった。

【００１１】本発明の目的は、ゲート電極の加工精度を
維持しつつエッチング残渣の発生を防止し、且つ、素子
分離膜の沈み込みによるトランジスタ特性への影響が生
じない半導体装置の構造及びその製造方法を提供するこ
とにある。

【００１２】

【課題を解決するための手段】上記目的は、半導体基板
に形成した溝に埋め込まれ、前記半導体基板上に突出し
た素子分離膜と、前記素子分離膜により画定された素子
領域上に絶縁膜を介して形成され、前記素子分離膜上に
延在する配線層とを有し、前記配線層は、前記素子分離
膜上に延在する領域では前記素子分離膜に形成された溝
内に埋め込まれており、表面の高さが全体に渡って前記
素子分離膜の表面の高さとほぼ等しくなっていることを
特徴とする半導体装置によって達成される。このように
して半導体装置を構成することにより、エッチング残渣
が発生する工程を経ることなく配線層を形成することが
できるので、加工精度を犠牲にすることなく配線層を形
成することができる。

【００１３】また、上記の半導体装置において、前記配
線層は、前記素子領域上に形成された領域の膜厚が、前
記素子分離膜上に形成された領域の膜厚よりも厚いこと
が望ましい。このようにして半導体装置を構成すること
により、配線層と素子分離膜とがオーバーラップする領
域では素子分離膜は半導体基板上に突出することができ
る。これにより、例えば配線層をＭＯＳトランジスタの
ゲート電極に用いる場合にも、素子領域の周縁部に閾値
電圧の低い領域が形成されることはない。これにより、
電流−電圧特性にハンプが生じることを防止できる。

【００１４】また、上記の半導体装置において、前記配
線層は、一の導電層により構成されていることが望まし
い。また、上記目的は、半導体基板上にストッパ膜を形
成するストッパ膜形成工程と、前記ストッパ膜及び前記
半導体基板をエッチングし、前記ストッパ膜が形成され
た前記半導体基板の第１の領域に第１の溝を形成する第
１の溝形成工程と、前記ストッパ膜上を覆い、前記溝内
に埋め込まれ、表面がほぼ平坦化された第１の絶縁膜を
形成する第１の絶縁膜形成工程と、前記半導体基板の第
２の領域上の前記第１の絶縁膜をエッチングし、前記ス
トッパ膜の表面を露出する第２の溝を形成する第２の溝
形成工程と、前記第１の絶縁膜をマスクとして前記スト
ッパ膜をエッチングし、前記第２の領域の前記ストッパ
膜をエッチングするストッパ膜エッチング工程と、前記
第２の領域に露出した前記半導体基板表面に第２の絶縁
膜を形成する第２の絶縁膜形成工程と、前記第１の絶縁
膜及び前記第２の絶縁膜上に、前記ストッパ膜の膜厚よ
りも厚い導電膜を形成する導電膜形成工程と、前記導電
膜及び前記第１の絶縁膜を、表面が平坦となるように前
記ストッパ膜が露出するまで除去し、前記第１の領域に
前記第１の絶縁膜よりなる素子分離膜を、前記第２の領
域に前記導電膜よりなる配線層を形成する配線層形成工
程とを有することを特徴とする半導体装置の製造方法に
よっても達成される。このようにして半導体装置を製造
することにより、配線層の形成過程においてエッチング
残渣が生じることはないので、オーバーエッチング量を
増やすことなくエッチングの選択性を向上することがで
きる。これにより、配線層の加工精度を高めることがで
きる。また、配線層を埋め込むための第２の溝を形成す
る際のリソグラフィーは表面が平坦化された状態で行う
ので、リソグラフィーにおける焦点深度を浅くして解像
度を更に向上することができる。

【００１５】また、上記の半導体装置の製造方法におい
て、前記第２の溝形成工程では、前記ストッパ膜に対し
てエッチング選択性のある条件で前記第１の絶縁膜をエ
ッチングすることが望ましい。また、上記の半導体装置
の製造方法において、前記第２の溝形成工程では、前記
第１の絶縁膜のエッチング面の高さが前記半導体基板の
表面の高さよりも低くならないように前記第１の絶縁膜
をエッチングすることが望ましい。このようにすれば、
配線層と素子分離膜とのオーバーラップ領域では素子分
離膜表面が半導体基板の表面より沈み込むことはないの
で、素子領域の周縁部におけるＭＯＳトランジスタの閾
値電圧の低下などの問題が生じることはない。

【００１６】また、上記の半導体装置の製造方法におい
て、前記第２の溝形成工程では、前記第１の絶縁膜のエ
ッチング面の高さが、前記ストッパ膜の表面の高さより
も少なくとも１０ｎｍ以上低くなるように前記第１の絶
縁膜をエッチングすることが望ましい。このようにして
半導体装置を製造すれば、素子分離膜上における配線層
の電気抵抗を十分低くすることができる。

【００１７】また、上記の半導体装置の製造方法におい
て、前記配線層形成工程では、前記ストッパ膜をストッ
パとして前記導電膜及び前記第１の絶縁膜を除去するこ
とが望ましい。また、上記の半導体装置の製造方法にお
いて、前記ストッパ膜は、シリコン酸化膜とシリコン窒
化膜の積層膜であることが望ましい。

【００１８】また、上記の半導体装置の製造方法におい
て、前記ストッパ膜は、膜厚が５０ｎｍ以上であること
が望ましい。ストッパ膜の膜厚を少なくとも５０ｎｍ以
上形成しておけば、配線形成工程において導電膜及び第
１の絶縁膜を除去する際に下地の半導体基板に与えるダ
メージを抑えることができる。

【００１９】

【発明の実施の形態】本発明の一実施形態による半導体
装置及びその製造方法について図１乃至図８を用いて説
明する。図１は本実施形態による半導体装置の構造を示
す斜視図、図２は本実施形態による半導体装置の構造を
示す平面図及び断面図、図３乃至図８は本実施形態によ
る半導体装置の製造方法を示す工程断面図である。

【００２０】はじめに、本実施形態による半導体装置の
構造を図１及び図２を用いて説明する。なお、図２
（ｂ）は、図２（ａ）のＸ−Ｘ′線断面図である。シリ
コン基板１０には、シリコン基板１０中に埋め込まれ、
シリコン基板１０の表面上に突出する素子分離膜１８が
形成されている。こうして、シリコン基板１０には、素
子分離膜１８により画定された素子領域３２が形成され
ている。素子領域３２には、ゲート絶縁膜２４を介して
シリコン基板１０上に形成され、素子分離膜１８上に延
在するゲート電極２６が形成されている。ゲート電極２
６の両側の素子領域３２は、ＭＯＳトランジスタのソー
ス／ドレイン領域となる。素子分離膜１８上に延在する
領域のゲート電極２６は、素子領域３２に位置するゲー
ト電極２６の膜厚よりも薄くなっており、ゲート電極２
６の表面は、全体に渡って素子分離膜１８とほぼ等しい
高さになっている。また、ゲート電極２６は、同一工程
において形成した同一導電層により形成されている。

【００２１】このように本実施形態による半導体装置
は、ゲート電極２６の表面が、全体に渡って素子分離膜
１８とほぼ等しくなっており、また、ゲート電極２６が
同一導電層により形成されていることに特徴がある。こ
のようにして半導体装置を構成することにより、素子分
離膜１８はシリコン基板１８の表面よりも突出するの
で、素子分離膜１８上にゲート電極２６が延在する場合
にも、ＭＯＳトランジスタに閾値電圧の低い領域が形成
されることはなく、電流−電圧特性にハンプが生じるこ
とはない。

【００２２】次に、本実施形態による半導体装置の製造
方法について図３乃至図５を用いて説明する。図３乃至
図５は図２（ａ）におけるＸ−Ｘ′線断面における工程
断面図を示しており、図６乃至図８は図２（ａ）におけ
るＹ−Ｙ′線断面における工程断面図を示している。

【００２３】まず、シリコン基板１０上に、例えば熱酸
化法により膜厚約２ｎｍのシリコン酸化膜１２を形成す
る。次いで、シリコン酸化膜１２上に、例えばＣＶＤ法
により膜厚約２００ｎｍのシリコン窒化膜を形成する
（図３（ａ）、図６（ａ））。シリコン窒化膜１４は、
素子分離膜を埋め込む際の平坦化工程においてストッパ
として用いる膜である。

【００２４】なお、平坦化工程において下地のシリコン
基板１０にダメージを与えないためには、シリコン窒化
膜１４及びシリコン酸化膜１２のトータル膜厚として、
少なくとも５０ｎｍ以上堆積することが望ましい。続い
て、素子分離膜を形成すべき領域に開口部を有するフォ
トレジスト（図示せず）をマスクとして、シリコン窒化
膜１４、シリコン酸化膜１２、シリコン基板１０を異方
性エッチングし、シリコン基板１０に、素子分離膜を埋
め込むための深さ約４００ｎｍの溝１６を形成する（図
３（ｂ）、図６（ｂ））。溝の深さは、形成するデバイ
スの特性等に応じて適宜設定することが望ましい。

【００２５】この後、全面に、例えばＣＶＤ法により膜
厚約８００ｎｍのシリコン酸化膜１８を形成する（図３
（ｃ）、図６（ｃ））。これにより、溝１６内はシリコ
ン酸化膜１８により完全に埋め込まれる。次いで、例え
ばＣＭＰ（化学的機械的研磨：Chemical Mechanical Po
lishing）法によりシリコン酸化膜１８の表面を研磨
し、シリコン酸化膜１８の表面を平坦化する（図４
（ａ）、図７（ａ））。この際、研磨終了後に表面にシ
リコン窒化膜１４が露出しないようにする。

【００２６】続いて、通常のリソグラフィー技術を用
い、ゲート電極の反転パターンを有するフォトレジスト
（図示せず）を形成する。なお、このリソグラフィー
は、平坦化したシリコン酸化膜１８の表面上において行
われるので、リソグラフィーの焦点深度を十分に小さく
することができ、すなわち、解像度を向上することがで
きる。このように形成されたフォトレジストの加工精度
は、後工程で形成するゲート電極の加工精度を左右する
ものであり、このリソグラフィー工程における加工精度
を高めることにより、ゲート電極の加工精度をも高める
ことができる。

【００２７】この後、このように形成したフォトレジス
トをマスクとしてシリコン酸化膜１８を異方性エッチン
グし、シリコン酸化膜１８に、例えばエッチング面がシ
リコン基板１０の表面から約１００ｎｍの高さに位置す
る溝２０を形成する（図４（ｂ）、図７（ｂ））。な
お、溝２０を形成する際のエッチングでは、シリコン窒
化膜に対して選択的にシリコン酸化膜をエッチングしう
る条件によりシリコン酸化膜１８をエッチングする。溝
２０は、後工程でゲート電極を埋め込むためのものであ
る。

【００２８】ここで、シリコン酸化膜１８のエッチング
は、少なくともエッチングにより形成される溝の内部に
シリコン窒化膜１４が露出し、且つ、シリコン酸化膜１
８のエッチング面がシリコン窒化膜１４の下面よりも低
くならない範囲で行う必要がある。シリコン窒化膜１４
を露出させるのは、後工程でシリコン酸化膜１８をマス
クとしてシリコン窒化膜１４を除去するために必要であ
り、また、エッチング面がシリコン窒化膜１４の下面よ
り低くならないようにするのは、素子分離膜の表面がシ
リコン基板の表面よりも低くなって図９（ｂ）に示す従
来の半導体層の問題と同様の問題が生じる弊害を防止す
るためである。

【００２９】シリコン酸化膜１８をエッチングする膜厚
は、シリコン窒化膜１４の膜厚や、要求されるゲート電
極の抵抗値に応じて適宜設定することが望ましい。く、
ゲート電極の抵抗値の観点からは、少なくともシリコン
窒化膜１４の表面から、少なくとも約１０ｎｍ以上低い
領域までシリコン酸化膜１８をエッチングすることが望
ましい。

【００３０】次いで、溝２０内に露出しているシリコン
窒化膜１４を、シリコン酸化膜に対して選択性のあるエ
ッチング条件により異方性エッチングする。続いて、シ
リコン窒化膜１４を除去することにより表面に露出した
シリコン酸化膜１２を除去する（図４（ｃ）、図７
（ｃ））。これにより、溝２０内には、シリコン基板１
０が露出されることになる。

【００３１】露出したシリコン基板１０の領域は、ゲー
ト電極がゲート絶縁膜を介してシリコン基板１０上に延
在する領域となる。この後、例えば熱酸化法により、溝
２０内に露出したシリコン基板１０表面に、例えば膜厚
約４ｎｍのシリコン酸化膜よりなるゲート絶縁膜２２を
形成する。次いで、全面に、例えばＣＶＤ法により、膜
厚約３００ｎｍのアモルファスシリコン膜２４を堆積す
る（図５（ａ）、図８（ａ））。アモルファスシリコン
膜２４は、ゲート電極となる膜である。なお、アモルフ
ァスシリコン膜２４の膜厚は、少なくとも溝２０内を埋
め込むに十分な膜厚とする。

【００３２】続いて、例えばＣＭＰ法により、シリコン
窒化膜１４の表面がで露出するまでアモルファスシリコ
ン膜２４及びシリコン酸化膜１８を研磨する。これによ
り、溝２０内には、アモルファスシリコン膜２４よりな
り、ゲート絶縁膜２２を介してシリコン基板１０上に形
成されたゲート電極２６が形成される（図５（ｂ）、図
８（ｂ））。また、ゲート電極２６は、ほぼ全域に渡っ
てシリコン酸化膜１８により構成される素子分離膜とほ
ぼ等しい高さを有することとなる。

【００３３】このようにしてゲート電極２６を形成する
ことにより、ゲート電極２６を構成するためのアモルフ
ァスシリコン膜は、高選択比の異方性エッチングにより
パターニングする必要はないので、下地段差に起因する
エッチング残渣が生じることはない。また、ゲート電極
２６は、一の工程において堆積したアモルファスシリコ
ン膜２４により構成し、且つ、異方性エッチングにより
アモルファスシリコン膜２４をパターニングしないの
で、別々の工程で堆積した導電膜によりゲート電極を形
成する従来の半導体装置のように、導電膜界面の自然酸
化膜に起因するエッチング残渣が生じることもない。

【００３４】この後、例えばウェットエッチングによ
り、シリコン窒化膜１４を除去し、ソース／ドレイン領
域となる活性領域のシリコン基板１０を露出する（図５
（ｃ）、図８（ｃ））。次いで、通常のＭＯＳトランジ
スタの形成方法と同様にして、ゲート電極の側壁に形成
されたサイドウォール絶縁膜２８、ソース／ドレイン拡
散層３０等を形成する（図８（ｄ））。

【００３５】このように、本実施形態によれば、ゲート
電極２６を構成するためのアモルファスシリコン膜２４
を、異方性エッチングにより除去する工程を含まないの
で、下地の段差部にエッチング残渣が生じることはな
い。これにより、従来の半導体装置のようにエッチング
残渣により製造歩留りを落とすことなくゲート電極を形
成することができる。

【００３６】また、ゲート電極２６と素子分離膜（シリ
コン酸化膜１８）とのオーバーラップ領域において、素
子分離膜の沈み込みが生じることはないので、従来の半
導体装置のように、ＭＯＳトランジスタの閾値電圧が低
くなる領域が発生することはない。また、これを防止す
るためのイオン注入を行う必要もないので、高濃度拡散
層との間に接合が形成されて寄生接合容量が増加した
り、接合部分における電界強度が強くなるなどの弊害が
生じることもない。

【００３７】なお、上記実施形態では、ストッパ膜とし
てシリコン窒化膜１４とシリコン酸化膜１２との積層膜
を用いたが、素子分離膜となる膜に対してストッパとし
て機能しうる膜であれば、他の材料を用いてもよい。ま
た、上記実施形態では、導電膜を溝２０内に埋め込み、
その表面を研磨することによりゲート電極２６を形成す
るので、現在広く用いられているポリサイドゲートなど
の構造によりゲート電極２６の低抵抗化を図ることは困
難である。しかしながら、図８（ｅ）に示す工程の後、
例えば公知のサリサイドプロセスを用いゲート電極２６
上及び／又はソース／ドレイン拡散層３０上にシリサイ
ド膜を形成すれば、ゲート電極２６の抵抗、ソース／ド
レイン拡散層３０の拡散層抵抗を低減することができ
る。

【００３８】また、上記実施形態では、シリコン基板上
にＭＯＳトランジスタを形成する場合を例に説明した
が、他のデバイスの場合においても同様に適用すること
ができる。特に、素子領域から素子分離膜上に延在する
第１層目の導電層を高精度に加工する必要性がある場合
に、本願発明は極めて有効である。

【００３９】

【発明の効果】以上の通り、本発明によれば、半導体基
板に形成した溝に埋め込まれ、半導体基板上に突出した
素子分離膜と、素子分離膜により画定された素子領域上
に絶縁膜を介して形成され、素子分離膜上に延在する配
線層とにより半導体装置を構成し、配線層を、素子分離
膜上に延在する領域では素子分離膜に形成された溝内に
埋め込み、表面の高さを全体に渡って素子分離膜の表面
の高さとほぼ等しくしているので、エッチング残渣が発
生する工程を経ることなく配線層を形成することができ
る。これにより、加工精度を犠牲にすることなく配線層
を形成することができる。

【００４０】また、上記の半導体装置において、素子領
域上に形成された領域の配線層の膜厚を、素子分離膜上
に形成された領域の膜厚よりも厚くするので、配線層と
素子分離膜とがオーバーラップする領域では素子分離膜
は半導体基板上に突出させることができる。これによ
り、例えば配線層をＭＯＳトランジスタのゲート電極に
用いる場合にも、素子領域の周縁部に閾値電圧の低い領
域が形成されることはない。これにより、電流−電圧特
性にハンプが生じることを防止できる。

【００４１】また、半導体基板上にストッパ膜を形成す
るストッパ膜形成工程と、ストッパ膜及び半導体基板を
エッチングし、ストッパ膜が形成された半導体基板の第
１の領域に第１の溝を形成する第１の溝形成工程と、ス
トッパ膜上を覆い、溝内に埋め込まれ、表面がほぼ平坦
化された第１の絶縁膜を形成する第１の絶縁膜形成工程
と、半導体基板の第２の領域上の第１の絶縁膜をエッチ
ングし、ストッパ膜の表面を露出する第２の溝を形成す
る第２の溝形成工程と、第１の絶縁膜をマスクとしてス
トッパ膜をエッチングし、第２の領域のストッパ膜をエ
ッチングするストッパ膜エッチング工程と、第２の領域
に露出した半導体基板表面に第２の絶縁膜を形成する第
２の絶縁膜形成工程と、第１の絶縁膜及び第２の絶縁膜
上に、ストッパ膜の膜厚よりも厚い導電膜を形成する導
電膜形成工程と、導電膜及び第１の絶縁膜を、表面が平
坦となるようにストッパ膜が露出するまで除去し、第１
の領域に第１の絶縁膜よりなる素子分離膜を、第２の領
域に導電膜よりなる配線層を形成する配線層形成工程と
により半導体装置を製造するので、配線層の形成過程に
おいてエッチング残渣が生じることはない。これによ
り、オーバーエッチング量を増やすことなくエッチング
の選択性を向上することが可能となり、配線層の加工精
度を高めることができる。また、配線層を埋め込むため
の第２の溝を形成する際のリソグラフィーは表面が平坦
化された状態で行うので、リソグラフィーにおける焦点
深度を浅くして解像度を更に向上することができる。

【００４２】また、上記の半導体装置の製造方法におい
て、第２の溝形成工程では、第１の絶縁膜のエッチング
面の高さが半導体基板の表面の高さよりも低くならない
ように第１の絶縁膜をエッチングすることが望ましい。
このようにすれば、配線層と素子分離膜とのオーバーラ
ップ領域では素子分離膜表面が半導体基板の表面より沈
み込むことはないので、素子領域の周縁部におけるＭＯ
Ｓトランジスタの閾値電圧の低下などの問題が生じるこ
とはない。

【図面の簡単な説明】

【図１】本発明の一実施形態による半導体装置の構造を
示す斜視図である。

【図２】本発明の一実施形態による半導体装置の構造を
示す平面図及び断面図である。

【図３】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その１）である。

【図４】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その２）である。

【図５】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その３）である。

【図６】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その４）である。

【図７】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その５）である。

【図８】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その６）である。

【図９】従来の半導体装置の構造及び製造方法を示す概
略断面図（その１）である。

【図１０】従来の半導体装置の構造及び製造方法を示す
概略断面図（その２）である。

【図１１】従来の半導体装置における課題を説明する図
である。

【符号の説明】

１０…シリコン基板 １２…シリコン酸化膜 １４…シリコン窒化膜 １６…溝 １８…シリコン酸化膜（素子分離膜） ２０…溝 ２２…ゲート絶縁膜 ２４…アモルファスシリコン膜 ２６…ゲート電極 ２８…サイドウォール絶縁膜 ３０…ソース／ドレイン拡散層 ３２…素子領域 １００…シリコン基板 １０２…素子分離膜 １０４…ゲート絶縁膜 １０６…ゲート電極 １０８…高濃度拡散層（ソース／ドレイン拡散層） １１０…イオン注入層 １１２…シリコン酸化膜 １１４…多結晶シリコン膜 １１６…シリコン窒化膜 １１８…溝 １２０…素子分離膜 １２２…多結晶シリコン膜 １２４…ゲート電極 １２６…エッチング残渣

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板に形成した溝に埋め込まれ、
   前記半導体基板上に突出した素子分離膜と、 前記素子分離膜により画定された素子領域上に絶縁膜を
   介して形成され、前記素子分離膜上に延在する配線層と
   を有し、 前記配線層は、前記素子分離膜上に延在する領域では前
   記素子分離膜に形成された溝内に埋め込まれており、表
   面の高さが全体に渡って前記素子分離膜の表面の高さと
   ほぼ等しくなっていることを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記配線層は、前記素子領域上に形成された領域の膜厚
   が、前記素子分離膜上に形成された領域の膜厚よりも厚
   いことを特徴とする半導体装置。
3. 【請求項３】 請求項１又は２記載の半導体装置におい
   て、 前記配線層は、一の導電層により構成されていることを
   特徴とする半導体装置。
4. 【請求項４】 半導体基板上にストッパ膜を形成するス
   トッパ膜形成工程と、 前記ストッパ膜及び前記半導体基板をエッチングし、前
   記ストッパ膜が形成された前記半導体基板の第１の領域
   に第１の溝を形成する第１の溝形成工程と、 前記ストッパ膜上を覆い、前記溝内に埋め込まれ、表面
   がほぼ平坦化された第１の絶縁膜を形成する第１の絶縁
   膜形成工程と、 前記半導体基板の第２の領域上の前記第１の絶縁膜をエ
   ッチングし、前記ストッパ膜の表面を露出する第２の溝
   を形成する第２の溝形成工程と、 前記第１の絶縁膜をマスクとして前記ストッパ膜をエッ
   チングし、前記第２の領域の前記ストッパ膜をエッチン
   グするストッパ膜エッチング工程と、 前記第２の領域に露出した前記半導体基板表面に第２の
   絶縁膜を形成する第２の絶縁膜形成工程と、 前記第１の絶縁膜及び前記第２の絶縁膜上に、前記スト
   ッパ膜の膜厚よりも厚い導電膜を形成する導電膜形成工
   程と、 前記導電膜及び前記第１の絶縁膜を、表面が平坦となる
   ように前記ストッパ膜が露出するまで除去し、前記第１
   の領域に前記第１の絶縁膜よりなる素子分離膜を、前記
   第２の領域に前記導電膜よりなる配線層を形成する配線
   層形成工程とを有することを特徴とする半導体装置の製
   造方法。
5. 【請求項５】 請求項４記載の半導体装置の製造方法に
   おいて、 前記第２の溝形成工程では、前記ストッパ膜に対してエ
   ッチング選択性のある条件で前記第１の絶縁膜をエッチ
   ングすることを特徴とする半導体装置の製造方法。
6. 【請求項６】 請求項４又は５記載の半導体装置の製造
   方法において、 前記第２の溝形成工程では、前記第１の絶縁膜のエッチ
   ング面の高さが前記半導体基板の表面の高さよりも低く
   ならないように前記第１の絶縁膜をエッチングすること
   を特徴とする半導体装置の製造方法。
7. 【請求項７】 請求項６記載の半導体装置の製造方法に
   おいて、 前記第２の溝形成工程では、前記第１の絶縁膜のエッチ
   ング面の高さが、前記ストッパ膜の表面の高さよりも少
   なくとも１０ｎｍ以上低くなるように前記第１の絶縁膜
   をエッチングすることを特徴とする半導体装置の製造方
   法。
8. 【請求項８】 請求項４乃至７のいずれか１項に記載の
   半導体装置の製造方法において、 前記配線層形成工程では、前記ストッパ膜をストッパと
   して前記導電膜及び前記第１の絶縁膜を除去することを
   特徴とする半導体装置の製造方法。
9. 【請求項９】 請求項４乃至８のいずれか１項に記載の
   半導体装置の製造方法において、 前記ストッパ膜は、シリコン酸化膜とシリコン窒化膜の
   積層膜であることを特徴とする半導体装置の製造方法。
10. 【請求項１０】 請求項４乃至９のいずれか１項に記載
    の半導体装置の製造方法において、 前記ストッパ膜は、膜厚が５０ｎｍ以上であることを特
    徴とする半導体装置の製造方法。