JP2004247328A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】高耐圧トランジスタなどに適した素子分離領域の形成方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、（ａ）半導体基板１０の上に、第１絶縁層１２ａおよび第２絶縁層１４ａを形成し、（ｂ）前記第１絶縁層１２ａおよび第２絶縁層１４ａとをパターニングすることにより、ゲート絶縁層１２および研磨ストッパ層１４を形成し、（ｃ）前記半導体基板１０をエッチングすることによりトレンチ１６を形成し、（ｄ）前記トレンチ１６を充填するように、トレンチ絶縁層２０を形成し、（ｅ）前記研磨ストッパ層１４を除去すること、を含む。
【選択図】 図７

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、素子分離領域を有する半導体装置の製造方法に関する。
【０００２】
【背景技術】
半導体素子間を分離する技術の一つとして、基板上の半導体素子間にトレンチを設け、このトレンチに絶縁材を充填するトレンチ素子分離技術がある。以下に、この技術の一例を説明する。
【０００３】
図１３〜図１６は、従来のトレンチ素子分離技術を用いる素子分離領域の形成工程を模式的に示す断面図である。
【０００４】
まず、半導体基板１１０上に、パッド層となる第１絶縁層と、研磨ストッパ層となる第２絶縁層を形成する。ついで、第２絶縁層の上に、所定のパターンのレジスト層Ｒ１０を形成する。レジスト層Ｒ１０をマスクとして、第１絶縁層および第２絶縁層をエッチングすることにより、図１３に示すように、研磨ストッパ層１１４および絶縁層１１２をエッチングする。
次いで、図１４に示すように、レジスト層Ｒ１０をアッシング除去する。次に、ストッパ層１１４をマスクとして、半導体基板１１０をエッチングし、トレンチ１１６を形成する。その後、トレンチ１１６における半導体基板１１０の露出面を熱酸化し、トレンチ酸化膜１１８を形成する。ついで、トレンチ１１６を埋め込むようにして、第３絶縁層（図示せず）を全面に堆積する。
【０００５】
次に、図１５に示すように、ストッパ層１１４をストッパとして、第３絶縁層を平坦化する。これにより、トレンチ１１６にはトレンチ絶縁層１２０が形成される。次いで、ストッパ層１１４を熱リン酸を用いて除去する。また、絶縁層の突出部１２２は、フッ酸を含むエッチャントで等方性エッチングされ、図１６に示すようなトレンチ素子分離領域１２３が形成される。
【０００６】
【特許文献１】
特開２００１−８５５３３号公報
【０００７】
【発明が解決しようとする課題】
たとえば、液晶表示パネルなどの表示部を駆動する表示ドライバＩＣであり、大容量のＲＡＭを内蔵しているＬＣＤドライバなどには、高耐圧のトランジスタが搭載される。上述のトレンチ素子分離領域の技術を、高耐圧トランジスタの形成に適用する場合について説明する。図１６に示すように、トレンチ素子分離領域が形成された半導体基板の上に、ゲート絶縁層となる絶縁層１２４を形成する。高耐圧トランジスタでは、ゲート絶縁層の膜厚が１００ｎｍを超えることがある。膜厚が１００ｎｍを超えるようなゲート絶縁層を形成すると、トレンチ絶縁層１２０にストレスがかかり、図１６のＡ部に示されるように、トレンチ絶縁層１２０との境界部分の半導体基板１００内に結晶欠陥を引き起こすことがある。その結果、半導体装置の性能が低下することがある。
【０００８】
本発明の目的は、高耐圧トランジスタなどに適した素子分離領域の形成方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、
（ａ）半導体基板の上に、第１絶縁層および第２絶縁層を形成し、
（ｂ）前記第１絶縁層および第２絶縁層をパターニングすることにより、ゲート絶縁層および研磨ストッパ層を形成し、
（ｃ）前記半導体基板をエッチングすることによりトレンチを形成し、
（ｄ）前記トレンチを充填するように、トレンチ絶縁層を形成し、
（ｅ）前記研磨ストッパ層を除去すること、を含む。
【００１０】
本発明の半導体装置の製造方法によれば、トレンチ素子分離領域を形成する前に、ゲート絶縁層のための絶縁層が形成されている。そのため、トレンチ絶縁層は、厚い膜厚の絶縁層の形成によるストレスをうけることがない。その結果、半導体基板内に結晶欠陥が生じることを抑制でき、信頼性の高い半導体装置を製造することができる。
【００１１】
本発明の半導体装置の製造方法は、
（ａ）半導体基板の上に、第１絶縁層を形成した後、前記半導体基板に第１および第２の導電型のウエルを形成し、
（ｂ）前記第１絶縁層の上に第２絶縁層を形成した後、該第１絶縁層および該第２絶縁層をパターニングすることにより、ゲート絶縁層および研磨ストッパ層を形成し、
（ｃ）前記半導体基板をエッチングすることによりトレンチを形成し、
（ｄ）前記トレンチを充填するように、トレンチ絶縁層を形成し、
（ｅ）前記研磨ストッパ層を除去すること、を含む。
【００１２】
本発明の半導体装置の製造方法によれば、トレンチ素子分離領域が形成される前に、
第１および第２の導電型のウエルが形成されている。そのため、トレンチ絶縁層は、第１および第２の導電型のウエルの形成によるストレスをうけることがなく、良好なトレンチ素子分離領域を形成することができる。
【００１３】
本発明の半導体装置の製造方法において、前記（ａ）において、前記絶縁層には、前記第１および第２の導電型のウエルを形成する際のアライメントマークを形成すること、を含むことができる。この態様によれば、ウエル形成のためのアライメントマークをゲート絶縁層に形成することで、工程数の削減を図ることができる。
【００１４】
本発明の半導体装置の製造方法によれば、
（ａ）半導体基板の上に、犠牲膜を形成した後、前記半導体基板に第１および第２の導電型のウエルを形成し、
（ｂ）前記犠牲膜を除去した後、第１絶縁層および第２絶縁層を形成し、
（ｃ）前記第１絶縁層および前記第２絶縁層をパターニングすることにより、ゲート絶縁層および研磨ストッパ層を形成し、
（ｄ）前記半導体基板をエッチングすることによりトレンチを形成し、
（ｅ）前記トレンチを充填するように、トレンチ絶縁層を形成し、
（ｆ）前記研磨ストッパ層を除去すること、を含む。
【００１５】
本発明の半導体装置の製造方法によれば、犠牲膜を形成し、第１および第２の導電型のウエルを形成した後、ゲート絶縁層のための絶縁層が形成される。そのため、ゲート絶縁層のための絶縁層は、ウエル形成時の高温による加熱を受けたり、窒素雰囲気下にさらされることがない。その結果、良好なゲート絶縁層を形成することができる。
【００１６】
本発明の半導体装置の製造方法において、前記（ａ）において、前記犠牲膜をパターニングし、前記（ｂ）においてウエルを形成する際のアライメントマークを形成すること、を含むことができる。この態様によれば、犠牲膜にウエル形成のためのアライメントマークが形成され、工程数の増加を防ぐことができる。
【００１７】
本発明の半導体装置の製造方法において、前記研磨ストッパ層のエッチングは、ドライエッチングにより行なわれることができる。この態様によれば、研磨ストッパ層の除去の際に、研磨ストッパ層の下方にあるゲート絶縁層のための絶縁層へのダメージが軽減されたエッチングを行なうことができる。
【００１８】
【発明の実施の形態】
［第１の実施の形態］
次に、第１の実施の形態に係る半導体装置の製造プロセスについて説明する。図１〜図１１は、第１の実施の形態による半導体装置の製造工程を模式的に示す断面図である。
【００１９】
（１）まず、図１を参照しながら説明する。半導体基板１０上に、ゲート絶縁層のための第１絶縁層１２ａを形成する。第１絶縁層１２ａの材質としては、たとえば、酸化シリコンを挙げることができる。第１絶縁層１２ａが酸化シリコンからなる場合には、熱酸化法，ＣＶＤ法などにより形成することができる。第１絶縁層１２ａの膜厚は、たとえば、５０〜２５０ｎｍである。
【００２０】
次に、第１絶縁層１２ａ上に、研磨ストッパ層となる第２絶縁層１４ａを形成する。第２絶縁層１４ａとしては、たとえば窒化シリコン層，多結晶シリコン層および非晶質シリコン層のいずれかの単層構造であるか、または、窒化シリコン層と多結晶シリコン層と非晶質シリコン層との中から選択される少なくとも２種からなる多層構造などを挙げることができる。第２絶縁層１４ａの形成方法としては、公知の方法たとえばＣＶＤ法などを挙げることができる。第２絶縁層１４ａは、後のＣＭＰにおけるストッパとして機能するのに十分な膜厚、たとえば５０〜２００ｎｍの膜厚を有する。
【００２１】
ついで、第２絶縁層１４ａの上に、所定のパターンのレジスト層Ｒ１を形成する。
【００２２】
（２）次に、図２に示すように、レジスト層Ｒ１（図１参照）をマスクとして、第２絶縁層１４ａおよび第１絶縁層１２ａをエッチングし、研磨ストッパ層１４およびゲート絶縁層１２を形成する。このエッチングは、たとえば、ドライエッチングにより行われる。ついで、レジスト層Ｒ１をアッシングにより除去する。
【００２３】
ついで、図２に示すように、研磨ストッパ層１４をマスクとして、半導体基板１０をエッチングし、トレンチ１６を形成する。トレンチ１６の深さは、デバイスの設計で異なるが、たとえば２５０〜５００ｎｍである。半導体基板１０のエッチングは、ドライエッチングにより行うことができる。
【００２４】
（３）次に、図３に示すように、ゲート絶縁層１２の端部をエッチングする。ゲート絶縁層１２の端部のエッチングは、通常にエッチングを行なった場合に約３０ｎｍのエッチングが行なわれるような条件で行なう。このように、ゲート絶縁層１２の端部をエッチングすることにより、後のトレンチ酸化膜１８の形成において、トレンチ１６の上端部にトレンチ酸化膜１８を丸みを帯びるように形成することができる。
トレンチ絶縁層１６の上端部にトレンチ酸化膜１８が丸みを帯びて形成されることにより、段差がなくなるため、後の工程でトレンチ絶縁層を良好に形成することができる。
【００２５】
ついで、熱酸化法により、図３に示すように、トレンチ１６における半導体基板１０の露出面を酸化し、トレンチ酸化膜１８を形成する。トレンチ酸化膜１８の膜厚は、たとえば１０〜５０ｎｍである。
【００２６】
（４）次に、図４に示すように、トレンチ１６を埋め込むようにして、第３絶縁層２１を全面に堆積する。第３絶縁層２１の材質としては、たとえば酸化シリコンを挙げることができる。第３絶縁層２１の膜厚は、トレンチ１６を埋め込み、少なくとも研磨ストッパ層１４を覆うような膜厚、たとえば３６０〜１０００ｎｍである。第３絶縁層２１の堆積方法としては、たとえば高密度プラズマＣＶＤ法，熱ＣＶＤ法，ＴＥＯＳプラズマＣＶＤ法などを挙げることができる。
【００２７】
（５）次に、図５に示すように、第３絶縁層２１をＣＭＰ法により平坦化する。この平坦化は、研磨ストッパ層１４が露出するまで行う。つまり、研磨ストッパ層１４をストッパとして、第３絶縁層２１を平坦化する。
【００２８】
（６）次に、図６に示すように、研磨ストッパ層１４に挟まれた位置に形成されている第３絶縁層２１を除去する。第３絶縁層２１の除去は、たとえば、フッ酸によるウェットエッチングにより行なうことができる。これにより、トレンチ１６には、第３絶縁層２１が埋め込まれたトレンチ絶縁層２０が形成される。なお、フッ酸によるエッチングは、第３絶縁層２１を除去する役割を果すとともに、研磨ストッパ層１４の上面に形成されている自然酸化膜を除去する役割を果す。このように、研磨ストッパ層１４の上面の自然酸化膜を除去することにより、後の工程で行なわれる研磨ストッパ層１４の除去を良好に行なうことができる。
【００２９】
（７）次に、図７に示すように、研磨ストッパ層１４を除去する。研磨ストッパ層１４の除去は、たとえば、ドライエッチングにより行なわれる。このドライエッチングは、ＳＦ_６およびＣＨＦ_３の少なくともいずれか一方を含むエッチングガスにより行なわれる。このように、研磨ストッパ層１４をドライエッチングによりエッチングする場合、たとえば、熱燐酸により研磨ストッパ層１４を除去する場合に比べて、研磨ストッパ層１４の下層にあるゲート絶縁層１２に与えるダメージを軽減できる。そのため、良好なゲート絶縁層１２を形成することができる。このようにして、トレンチ素子分離領域１００が形成される。
【００３０】
（８）次に、図８に示すように、熱酸化法により、半導体基板１０の露出面に、酸化シリコンからなる犠牲酸化膜２２を形成する。犠牲酸化膜２２の膜厚は、たとえば１０〜５０ｎｍである。
【００３１】
次に、ｎ型およびｐ型のウエルの形成を行なう。まず、ｎ型のレトログレードウエル３０の形成を行なう。図８に示すように、犠牲酸化膜２２および絶縁層２０の上方に、ウエル３０が形成されない領域を覆うようにレジスト層Ｒ２を形成する。このレジスト層Ｒ２をマスクとして、リン，ヒ素などのｎ型不純物２４を１回もしくは複数回にわたって半導体基板１０に注入することにより、半導体基板１０内にｎ型レトログレードウエル３０を形成する。なお、レトログレードウエルは、半導体基板１０の深い位置において、ウエルの不純物濃度のピークがあるウエルをいう。
【００３２】
（９）次に、図９に示すように、犠牲酸化膜２２および絶縁層２０の表面に、レジスト層Ｒ３を形成する。このレジスト層Ｒ３をマスクとして、ボロンなどのｐ型不純物２６を１回もしくは複数回にわたって半導体基板１０に注入することにより、半導体基板１０内にｐ型のレトログレードウエル３２を形成する。ついで、レジスト層Ｒ３をアッシングにより除去する。その後、犠牲酸化膜２２を除去する。
【００３３】
（１０）次に、半導体基板１０の上、トレンチ素子分離領域１００により画定された素子領域の上に、ゲート電極となる導電層（図示せず）を形成する。導電層としては、たとえば、多結晶シリコン層を形成することができる。ついで、多結晶シリコン層の表面に、金属シリサイド層を形成する。金属シリサイド層の材質としては、タングステン，チタン，モリブデンなどのシリサイドなどが挙げられ、その形成方法としては、スタッパリング法やＣＶＤ法などを挙げることができる。
【００３４】
次に、金属シリサイド層の上方に所定のパターンを有するマスク層を形成する。マスク層としては、たとえば、レジスト層、酸化膜からなるハードマスクを挙げることができる。ついで、金属シリサイド層および多結晶シリコン層をマスク層を用いてエッチングする。これにより、図１０に示すように、金属シリサイド層４６および多結晶シリコン層４４からなるゲート電極４２が形成される。
【００３５】
次に、ｎ型レトログレードウエル３０を覆うレジスト層（図示せず）を形成する。このレジスト層をマスクとして、ｐ型レトログレードウエル３２中に、リンなどをイオン注入する。これにより、図１０に示すように、ｐ型レトログレードウエル３２中に、ソース領域またはドレイン領域を構成する低濃度のｎ型不純物拡散層５０ａを形成する。その後、レジスト層をアッシングにより除去する。
【００３６】
次に、ｐ型レトログレードウエル３２を覆うレジスト層（図示せず）を形成する。このレジスト層をマスクとして、ｎ型レトログレードウエル３０中に、ボロンなどをイオン注入する。これにより、図１０に示すように、ｎ型レトログレードウエル３０中に、ソース領域またはドレイン領域を構成する低濃度のｐ型不純物拡散層６０ａを形成する。その後、レジスト層をアッシングにより除去する。
【００３７】
次に、ＣＶＤ法などによって、絶縁層（図示しない）、たとえばシリコン窒化膜，シリコン酸化膜などを全面に形成する。
【００３８】
（１１）次いで、図１１に示すように、反応性イオンエッチングなどによって、絶縁層を異方性エッチングすることにより、サイドウォール絶縁層７０を形成する。
【００３９】
次に、ｎ型レトログレードウエル３０を覆うレジスト層（図示せず）を形成する。このレジスト層と、ゲート電極４６と、サイドウォール絶縁膜７０とをマスクとして、リンなどの不純物を、ｐ型レトログレードウエル３２中にイオン注入をする。これにより、図１１に示すように、高濃度のｎ型不純物拡散層５０ｂが形成され、ＬＤＤ構造のｎ型不純物拡散層５０が形成される。その後、レジスト層をアッシングにより除去する。
【００４０】
次に、ｐ型レトログレードウエル３２を覆うレジスト層（図示せず）を形成する。このレジスト層と、ゲート電極４６と、サイドウォール絶縁膜７０とをマスクとして、ボロンなどの不純物を、ｎ型レトログレードウエル３０中にイオン注入をする。これにより、図１１に示すように、高濃度のｐ型不純物拡散層６０ｂが形成され、ＬＤＤ構造のｐ型不純物拡散層６０が形成される。その後、レジスト層をアッシングにより除去する。
【００４１】
以上の工程により、本実施の形態にかかる半導体装置を形成することができる。 本実施の形態の半導体装置の製造方法の利点は以下の通りである。本実施の形態の半導体装置の製造方法によれば、トレンチ素子分離領域１００の形成前に、ゲート絶縁層１２が形成されている。そのため、トレンチ絶縁層２０は、ゲート絶縁層１２となる第１絶縁層１２ａの形成によるストレスを受けることがない。たとえば、ＬＣＤドライバＩＣなどに用いられる高耐圧トランジスタでは、ゲート絶縁層１２の膜厚が１００ｎｍを超える場合がある。このような場合に、トレンチ素子分離領域を形成した後、後の工程でゲート絶縁層１２となる第１絶縁層１２ａを形成すると、第１絶縁層１２ａの形成時にトレンチ絶縁層２０は、ストレスを受けることになり、半導体基板１０内に結晶欠陥が生じることがあり、半導体装置の信頼性が損なわれることがある。しかし、本実施の形態によれば、そのような問題が生じることなく、良好なトレンチ素子分離領域１００を形成することができる。
【００４２】
なお、本実施の形態では、ｎ型およびｐ型レトログレートウエル３０、３２の形成をトレンチ絶縁層２０が形成された後に行なう方法について説明したが、ｎ型およびｐ型レトログレートウエル３０、３２の形成の順序は、これに限定されることはない。
【００４３】
また、工程（１）においては、第１絶縁層１２ａの上に酸化窒化シリコン膜などの絶縁層を形成し、その上に研磨ストッパ層１４となる第２絶縁層１４ａを形成してもよい。ゲート絶縁層１２と、研磨ストッパ層１４との間に酸化窒化シリコン膜などの絶縁層が形成されている場合、酸化窒化シリコン膜が研磨ストッパ層１４を除去する際のストッパ層となり、ゲート絶縁層１２が研磨ストッパ層１４の除去によるダメージを受けることを防ぐことができる。その結果、良好なゲート絶縁層１２を形成することができる。
【００４４】
［第２の実施の形態］
次に、第２の実施の形態の半導体装置の製造方法について図１２を参照しながら説明する。なお、以下の説明では、第１の実施の形態と同様に行なうことができる工程については、その詳細な説明を省略し、同じ図面を参照して説明する。
【００４５】
（１）まず、第１の実施の形態と同様にして、図１に示すように、半導体基板１０上に、ゲート絶縁層となる第１絶縁層１２ａを形成する。第１絶縁層１２ａは、第１の実施の形態と同様に形成することができる。ついで、第１絶縁層１２ａは、所定のパターンを有するようにエッチングされる。このエッチングにより形成されたパターンは、後のｎ型およびｐ型のレトログレートウエル３０、３２の形成時のアライメントマーク（図示せず）となる。
【００４６】
（２）次に、図１２に示すように、半導体基板１０内にｎ型のレトログレードウエル３０を形成する。具体的には、第１の実施の形態の工程（８）と同様に行なう。次に、図１２に示すように、半導体基板１０内にｐ型のレトログレードウエル３２を形成する。具体的には、第１の実施の形態の工程（９）と同様に行なう。
【００４７】
（３）次に、図１に示すように、第１絶縁層１２ａの上に、研磨ストッパ層１４となる第２絶縁層１４ａを形成する。第２絶縁層１４ａは、第１の実施の形態と同様にして形成することができる。
【００４８】
そして、第１の実施の形態の（２）〜（７）、（１０）および（１１）を同様に行なうことで、本実施の形態にかかる半導体装置を形成することができる。
【００４９】
本実施の形態の製造方法による利点は以下のとおりである。
【００５０】
（Ａ）本実施の形態によれば、ｎ型およびｐ型レトログレートウエル３０、３２の形成は、トレンチ素子分離領域１００の形成前に行なわれる。そのため、トレンチ絶縁層２０は、ｎ型およびｐ型レトログレートウエル３０、３２形成の際の高温での加熱をうけることがない。その結果、良好なトレンチ素子分離領域１００を形成することができる。
【００５１】
（Ｂ）ｎ型およびｐ型レトログレートウエル３０、３２の形成の際に使用されるアライメントマークは、第１絶縁層１２ａをパターニングして形成されている。そのため、工程を増加させることなくｎ型およびｐ型レトログレートウエル３０、３２を形成することができる。
【００５２】
（Ｃ）第１の実施の形態と同様に、トレンチ素子領域１００を形成する前に、ゲート絶縁層１２となる第１絶縁層１２ａが形成されている。そのため、第１の実施の形態と同様の効果を有し、第１絶縁層１２ａの形成の際に、トレンチ絶縁層２０にストレスがかかることで基板内の結晶欠陥が生じることを抑制することができる。その結果、信頼性が向上した半導体装置を製造することができる。
【００５３】
［第３の実施の形態］
次に、第３の実施の形態について説明する。第３の実施の形態は、第２の実施の形態の変形例であり、第１の実施の形態と同様に行なうことができる工程については、その詳細な説明を省略し、同様の図面を参照しながら説明する。
【００５４】
（１）まず、半導体基板１０の上に、犠牲膜（図示せず）を形成する。犠牲膜としては、たとえば、酸化シリコン層、窒化酸化シリコン層を挙げることができ、酸化シリコン層を形成する場合は、熱酸化法、ＣＶＤ法などにより形成される。ついで、犠牲膜をパターニングして、ｎ型およびｐ型レトログレートウエル形成のためのアライメントマークを形成する。
【００５５】
（２）次に、第１の実施の形態の（８）および（９）と同様に行ない、ｎ型のレトログレードウエル３０（図８参照）と、ｐ型のレトログレードウエル３２（図９参照）を形成する。ついで、犠牲膜を除去する。
【００５６】
（３）次に、第１の実施の形態の（１）〜（７）、（１０）および（１１）と同様の工程を行ない、本実施の形態にかかる半導体装置を製造することができる。
【００５７】
本実施の形態の製造方法の利点は以下のとおりである。
【００５８】
（Ａ）本実施の形態の製造方法によれば、ｎ型およびｐ型のレトログレートウエル３０、３２の形成後に、ゲート絶縁層１２となる第１絶縁層１２ａが形成されている。そのため、第１絶縁層１２ａは、ｎ型およびｐ型レトログレートウエル３０、３２形成時の高温による加熱を受けることがない。また、ｎ型およびｐ型レトログレートウエル３０、３２の形成は、通常窒素雰囲気下で行なわれる。そのため、ゲート絶縁層１２を形成した後に、ウエルの形成を行なう場合、ゲート絶縁層１２は窒化されてしまう。しかし、本実施の形態によれば、ゲート絶縁層１２は、ウエルのを形成後に形成されておりゲート絶縁層１２が窒化されることを防ぐことができる。その結果、良好な状態のゲート絶縁層１２を形成することができ、信頼性が向上した半導体装置を製造することができる。
【００５９】
（Ｂ）第１の実施の形態および第２の実施の形態と同様に、トレンチ素子分離領域の形成の前に、ゲート絶縁層１２となる第１絶縁層１２ａと、ｎ型およびｐ型レトログレートウエル３０、３２とが形成されている。そのため、第１の実施の形態および第２の実施の形態と同じ効果を有し、トレンチ絶縁層２０にかかるストレスを軽減させることができる。
【図面の簡単な説明】
【図１】第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図２】第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図３】第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図４】第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図５】第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図６】第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図７】第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図８】第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図９】第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図１０】第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図１１】第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図１２】第２の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図１３】従来例による半導体装置の製造方法の工程を模式的に示す断面図。
【図１４】従来例による半導体装置の製造方法の工程を模式的に示す断面図。
【図１５】従来例による半導体装置の製造方法の工程を模式的に示す断面図。
【図１６】従来例による半導体装置の製造方法の工程を模式的に示す断面図。
【符号の説明】
１０ 半導体基板、 １２ ゲート絶縁層、 １２ａ 第１絶縁層、 １４ 研磨ストッパ層、 １４ａ 第２絶縁層、 １６ トレンチ、 １８ トレンチ酸化層、 ２０ トレンチ絶縁層、 ２１ 第３絶縁層、 ２２ 犠牲酸化膜、 ２４ ｎ型不純物、 ２６ ｐ型不純物、 ３０ ｎ型レトログレードウエル、３２ ｐ型レトログレードウエル、 ４２ ゲート電極、 ４４ 多結晶シリコン層、 ４６ 金属シリサイド層、 ５０ａ低濃度ｎ型不純物層、 ５０ｂ 高濃度ｎ型不純物層、 ５０ ｎ型不純物拡散層、 ６０ａ 低濃度ｐ型不純物層、 ６０ｂ 高濃度ｐ型不純物層、 ６０ ｐ型不純物拡散層、 ７０ サイドウォール絶縁層、 １００ トレンチ素子分離領域、 Ｒ１、Ｒ２、Ｒ３ レジスト層

Claims (7)

1. （ａ）半導体基板の上に、第１絶縁層および第２絶縁層を形成し、
   （ｂ）前記第１絶縁層および前記第２絶縁層とをパターニングすることにより、ゲート絶縁層および研磨ストッパ層を形成し、
   （ｃ）前記半導体基板をエッチングすることによりトレンチを形成し、
   （ｄ）前記トレンチを充填するように、トレンチ絶縁層を形成し、
   （ｅ）前記研磨ストッパ層を除去すること、
   を含む、半導体装置の製造方法。
2. （ａ）半導体基板の上に、第１絶縁層を形成した後、前記半導体基板に第１および第２の導電型のウエルを形成し、
   （ｂ）前記第１絶縁層の上に第２絶縁層を形成した後、該第１絶縁層および該第２絶縁層をパターニングすることにより、ゲート絶縁層および研磨ストッパ層を形成し、
   （ｃ）前記半導体基板をエッチングすることによりトレンチを形成し、
   （ｄ）前記トレンチを充填するように、トレンチ絶縁層を形成し、
   （ｅ）前記研磨ストッパ層を除去すること、
   を含む、半導体装置の製造方法。
3. 請求項２において、
   前記（ａ）において、前記第１絶縁層をパターニングして、前記第１および第２の導電型のウエルを形成する際のアライメントマークを形成すること、を含む、半導体装置の製造方法。
4. （ａ）半導体基板の上に、犠牲膜を形成した後、前記半導体基板に第１および第２の導電型のウエルを形成し、
   （ｂ）前記犠牲膜を除去した後、第１絶縁層および第２絶縁層を形成し、
   （ｃ）前記第１絶縁層および前記第２絶縁層をパターニングすることにより、ゲート絶縁層および研磨ストッパ層を形成し、
   （ｄ）前記半導体基板をエッチングすることによりトレンチを形成し、
   （ｅ）前記トレンチを充填するように、トレンチ絶縁層を形成し、
   （ｆ）前記研磨ストッパ層を除去すること、
   を含む、半導体装置の製造方法。
5. 請求項４において、
   前記（ａ）において、前記犠牲膜をパターニングして、前記第１および第２の導電型のウエルを形成する際のアライメントマークを形成すること、を含む、半導体装置の製造方法。
6. 請求項１〜５のいずれかにおいて
   前記研磨ストッパ層の除去は、ドライエッチングにより行なわれる、半導体装置の製造方法。
7. 請求項１〜６のいずれかにおいて、
   前記第１絶縁層の膜厚は、１００ｎｍ以上である、半導体装置の製造方法。

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