KR100273615B1 - 반도체장치및그제조방법 - Google Patents
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Abstract
반도체 장치는, 소자 분리를 위한 트렌치가 형성되는 반도체 기판과, 소자 분리 산화막이 반도체 기판의 표면으로부터 돌출되는 방식으로 트렌치 내부에 매립되는 상기 소자 분리 산화막을 포함한다. 반도체 기판상에 소자 형성 영역을 규정하는 소자 분리 절연막인 소자 분리 산화막은 반도체 기판의 표면 위에 돌출부를 갖는다. 돌출부는 트렌치의 폭보다 넓은 폭을 갖는다. 트렌치내의 반도체 기판과 접촉하여 형성된 돌출부 및 콘택트 부분은 열 산화막으로 형성되며, 돌출부 및 콘택트 부분 이외의 부분은 CVD 이산화막으로 형성된다.
Description
본 발명은 전반적으로 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 트렌치형 소자 분리 구조(trench type element isolation structure)를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 소자 분리 기법으로서는, 소자 분리 영역에 열 산화막이 선택적으로 형성되는 LOCOS(local oxidation of silicon) 방법이 가장 많이 사용된다. 그러나, LOCOS 방법에서는, 산화막이 형성될 때, "버즈 비크(bird's beak)"로 지칭되는 횡방향으로의 산화막의 확대가 발생될 것이다. 따라서, 소자 형성 영역은 설계된 값보다 더 좁게 될 것이다. 이에 따라, 1 미크론 이하의 간격을 갖는 소자 형성 영역을 분리하는 것은 실질적으로 어렵다.
이러한 LOCOS 방법이 갖는 문제를 해결하기 위해, 반도체 기판내에 트렌치를 형성한 후 형성된 트렌치내에 산화막을 매립시키는 트렌치형 소자 분리 구조가 제안되어 왔다. 그러나, 이러한 트렌치형 소자 분리 구조는 다음과 같은 문제점을 가지고 있다. 즉, 반도체 기판에 형성된 트렌치내에 매립된 절연막의 표면이 반도체 기판의 표면보다 낮게 되어, 트렌치의 에지 부분에 계단형 부분(stepped portion)이 생성되면, 에지 부분에 전계 집중이 발생되므로, 누설 전류가 증가될 수 있다. 이러한 환경하에서, 이러한 계단형 부분을 갖지 않는 트렌치형 소자 분리 구조에 대해 두 가지 제조 방법이 제안되었다.
(1) JP-A-7-176604 호에는, 매립된 소자 분리 영역의 에지 부분에, 매립된 소자 분리 영역의 표면과 실리콘 기판의 표면 사이의 계단형 부분에 의해 유발되는 전계 집중을 완화하기 위해, 다음과 같은 방식으로 실리콘 기판의 코너(corners)를 둥글게 할 수 있는 트렌치형 소자 분리 구조가 개시되어 있다. 즉, 실리콘 기판상에 형성된 제 1 산화막을 사이드 에칭(side-etch)한 후, 열 산화 방법에 의해 제 3 산화막을 형성하는데, 이 방법은 소자 분리 트렌치를 형성할 때 실리콘 기판에 발생되는 결함 등을 제거하도록 사용된다. 이 때, 제 1 산화막의 사이드 에칭에 의해 노출되는 실리콘 기판의 에지 부분이 열 산화를 통해 산화된다. 또한, 제 1 산화막상에 형성되는 다결정 실리콘막의 부피가 열산화를 통해 팽창된다. 따라서, 실리콘 기판의 코너가 둥글게 된다. 그러나, 트렌치형 소자 분리 구조에서도, 실리콘 기판의 코너가 둥글게 되기 때문에, 소자 형성 영역이 좁게 된다는 문제가 존재한다.
(2) JP-A-5-47919 호에는, 소자 형성 영역의 에지 부분에 둥근 부분을 형성하기 위해, 선택적인 산화를 통해 실리콘 기판의 트렌치 홈내에 매립된 SiO2막을 성장시켜서, 버즈 비크 및 버즈 헤드(bird's head) 형상을 모두 형성하는 트렌치형 소자 분리 구조가 개시되어 있다. 그러나, 트렌치형 소자 분리 구조는 MOS 유형 FET의 게이트 내전압 및 누설 전류 오동작의 개선에 관련되며, 버즈 비크 및 버즈 헤드 모두가 형성되기 때문에, 소자 형성 영역이 좁게 되는 문제가 존재한다.
본 발명의 목적은, 버즈 비크를 형성하지 않고 트렌치형 소자 분리 구조를 갖는 반도체 장치와 그 제조 방법을 제공하는 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 단면도,
도 2a 내지 도 2d는 도 1에 도시된 반도체 장치의 제조 방법을 나타내는 단면도,
도 3a 내지 도 3e는 도 1에 도시된 반도체 장치의 제조 방법을 나타내는 단면도,
도 4a 내지 도 4b는 도 3e에 도시된 제조 단계에서 다결정 실리콘막 및 제 1 산화막이 일괄 모드(batch mode)로 이방성 에칭되는 경우에 형성된 트렌치 분리 구조를 나타내는 단면도,
도 5는 도 3e에 도시된 제조 단계에서 다결정 실리콘막이 이방성 에칭되며 제 1 산화막이 등방성 에칭되는 경우에 형성된 트렌치 분리 구조를 나타내는 단면도,
도 6a 내지 도 6d는 도 3e에 도시된 트렌치 분리 구조를 갖는 NMOS 트랜지스터의 제조 방법을 나타내는 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 5 : 트렌치
9 : 실리콘 산화막 9' : 돌출부
전술한 목적을 달성하기 위해, 본 발명의 하나의 관점에 따른 반도체 장치는, 소자 분리를 위한 트렌치가 형성되는 반도체 기판과, 반도체 기판의 표면으로부터 소자 분리 산화막이 돌출되는 방식으로 트렌치 내부에 매립되는 소자 분리 산화막을 포함하며, 소자 분리 산화막이 반도체 기판의 표면 위에 돌출부를 갖고, 돌출부가 트렌치의 폭보다 넓은 폭을 갖는 반도체 장치로 특징지워진다.
본 발명의 하나의 관점에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 제 1 산화막을 형성하는 제 1 단계와, 제 1 절연막상에 산화 용이한 막(easily oxidizable film)을 형성하는 제 2 단계와, 산화 용이한 막상에 산화 억제 절연막(anti-oxidation insulating film)을 형성하는 제 3 단계와, 산화 억제 절연막을 패터닝하는 제 4 단계와, 패터닝된 산화 억제 절연막을 마스크로서 사용함으로써 산화 용이한 막, 제 1 산화막 및 반도체 기판을 에칭하여 산화 용이한 막, 제 1 산화막 및 반도체 기판내에 트렌치를 형성하는 제 5 단계와, 트렌치의 측표면으로부터 노출되는 산화 용이한 막의 노출된 부분을 산화하여 제 2 산화막을 형성하고, 트렌치의 하부 및 측표면으로부터 노출되는 반도체 기판의 노출된 부분을 산화하여 제 3 산화막을 형성하는 제 6 단계와, 트렌치가 제 4 산화막에 의해 매립되는 방식으로 산화 억제 절연막상에 제 4 산화막을 형성하는 제 7 단계와, 제 4 산화막을 연마하여 산화 억제 절연막을 노출시키는 제 8 단계와, 산화 억제 막, 산화 용이한 막 및 제 1 산화막을 제거하여 적어도 제 2 내지 제 4 산화막을 포함하는 소자 분리 산화막을 형성하는 제 9 단계를 포함하는 트렌치형 소자 분리 구조를 갖는 반도체 장치의 제조 방법에 의해 특징지워진다.
선택적으로, 제 9 단계에서, 산화 억제 막 및 산화 용이한 막만을 제거할 수도 있다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치는, 소자 분리를 위한 트렌치(5)가 형성되는 반도체 기판(1)과, 실리콘 산화막(9)이 반도체 기판(1)의 표면으로부터 돌출되는 방식으로 트렌치(5)내에 매립되는 실리콘 산화막(9)을 구비한다. 실리콘 산화막(9)은 트렌치(5)의 폭 W보다 더 넓은 폭 W'를 갖는 돌출부(9')를 가지며, 반도체 기판(1)의 표면 위에 위치한다.
도 2a 내지 도 2d와 도 3a 내지 도 3e를 참조하여, 도 1에 도시된 반도체 장치의 제조 방법에 대해 기술한다.
도 2a에 도시된 바와 같이, 산화 확산 기법을 사용하여 800℃의 온도 조건 하에서 P-타입 실리콘 반도체 기판(1)상에 약 100Å의 두께를 갖는 제 1 산화막(열 산화막)(2)을 형성한다. 그 후, CVD(Chemical Vapor Deposition) 공정에 의해 620℃의 온도 조건 하에서 제 1 산화막(2)상에 약 500Å의 두께를 갖는 다결정 실리콘막(산화 용이한 막)(3)을 형성한다. CVD 공정에 의해 780℃의 온도 조건 하에서 다결정 실리콘막(3)상에 약 1500Å의 두께를 갖는 실리콘 질화막(산화 억제 절연막)(4)을 형성한 후, 도 2b에 도시된 바와 같이, 포토리소그래피 공정 및 이방성 에칭 공정 모두를 사용하여 실리콘 질화막(4)을 패터닝시켜서 다결정 실리콘막(3)의 일부를 노출시킨다. 이 경우, 실리콘 질화막(4)의 이방성 에칭 공정은 CF4/Ar=120/800sccm, 1.7Torr 및 750W의 분위기에서 병렬 플레이트형 에칭 챔버(parallel plate type etching chamber)를 사용하여 수행된다.
이후, 도 2c에 도시된 바와 같이, 패터닝된 실리콘 질화막(4)을 마스크로서 사용하여 다결정 실리콘막(3), 제 1 산화막(2) 및 반도체 기판(1)을 에칭하여 소자를 분리하기 위한 트렌치(5)를 형성하는데, 이 트렌치(5)는 다결정 실리콘막(3), 제 1 산화막(2) 및 반도체 기판(1)으로의 약 0.7㎛의 깊이를 갖는다. 이 단계에서, He/HBr/Cl2=400/15/200sccm, 425mTorr 및 225W의 분위기에서 병렬 플레이트형 에칭 챔버를 사용하여 에칭 공정을 수행한다.
후속하여, 트렌치(5)의 측표면에서 노출되는 다결정 실리콘막(3)의 노출된 부분과, 트렌치(5)의 측면 및 하부면에서 노출되는 반도체 기판(1)의 노출된 부분 모두는 800℃의 온도 조건 하에서 산화된다. 그 결과, 약 200Å의 두께를 갖는 제 2 산화막(열 산화막)(6)과 약 150Å의 두께를 갖는 제 3 산화막(열 산화막)(7)이 형성된다(도 2d 참조).
이어서, 도 3a에 도시된 바와 같이, 트렌치(5)에 제 4 산화막(8)을 채우는 방식으로 CVD 공정에 의해 680℃의 온도 조건 하에서 반도체 기판(1)의 전체 표면상에 약 10,000Å의 두께를 갖는 제 4 산화막(화학 기상 침착된 실리콘 이산화막)(8)을 침착한다. 이 경우, 도 3b에 도시된 바와 같이, 제 4 산화막(8)은 제 2 산화막(6) 및 제 3 산화막(7)과 함께 소자 분리 산화막(9)을 형성할 수도 있다. 따라서, 소자 분리 산화막(9)이 반도체 기판(1)의 표면 위에 돌출부(9')를 갖는 방식으로 소자 분리 산화막(9)이 제조되며, 여기서 돌출부(9')는 트렌치(5)의 폭 W보다 더 넓은 폭 W'를 갖는다. 그 후, 도 3c에 도시된 바와 같이, 실리콘 질화막(4)이 노출될 때까지 소자 분리 산화막(9)을 연마하도록 화학 기계적 연마(chemical mechanical polishing : CMP) 방법을 이용하여 소자 분리 산화막(9)을 연마한다. 이 경우, 화학 기계적 연마 공정 동작은 70rpm의 회전 속도와 300g/cm2의 압력 조건 하에서 행해진다.
이어서, 도 3d에 도시된 바와 같이, 170℃의 열 인산액(thermal phosphoric acid fluid)을 사용하여 실리콘 질화막(4)을 제거한다. 이 때, 소자 분리 산화막(9)도 또한 제거된다. 그러나, 소자 분리 산화막(9)이 다결정 실리콘막(3)에 형성된 트렌치(5)내에 돌출부(9')를 가지며, 또한 실리콘 질화막(4)이 제거될 때 돌출부(9')가 다결정 실리콘막(3)으로 덮히기 때문에, 반도체 기판(1)의 표면보다 더 낮은 소자 분리 산화막(9) 부분이 제거될 염려는 없다. 따라서, 트렌치(5)에 계단형 부분이 생성되지 않는다.
후속하여, 도 3e에 도시된 바와 같이, 다결정 실리콘막(3) 및 제 1 산화막(2)을 모두 제거하여, 버즈 비크가 없는 트렌치형 소자 분리 구조를 완성할 수 있다.
도 3e의 제조 단계에서, 에칭 공정을 사용하여 다결정 실리콘막(3) 및 제 1 산화막(2)을 모두 제거할 수 있음에 주의해야 한다. 이 대안적인 경우에서, 이하의 두 가지 제거 방법이 사용될 수 있다.
(1) 다결정 실리콘막(3) 및 제 1 산화막(2)을 모두 일괄 방식(batch manner)으로 이방성 에칭하는 제거 방법을 들 수 있다.
이 제거 방법에 따르면, 소자 분리 산화막(9)의 상부가 또한 에칭되며, 돌출부(9')의 상부가 마찬가지로 약간 에칭된다. 도 4a에 도시한 바와 같이, 에칭 공정 후, 다결정 실리콘(3)의 부분(3') 및 제 1 산화막(2)의 부분(2') 모두, 소자 분리 산화막(9)의 돌출부(9') 아래에 남게 된다. 예를 들어, 이후에 수행되는 게이트 산화막을 형성하는 단계에서, 열 산화 공정에서 다결정 실리콘막(3)의 나머지 부분(3')이 열 산화되어, 나머지 부분(3')은 산화막으로 된다. 따라서, 이 제거 방법에 따르면, 소자 분리 산화막(9)과, 산화막으로 되는 다결정 실리콘(3)의 부분(3')과, 제 1 산화막(2)의 부분(2')이 통합된 형태로 형성하여, 도 4b에 도시된 바와 같이 트렌치 분리 구조를 완성한다.
(2) 다결정 실리콘막(3)을 이방성 에칭하고, 제 1 산화막(2)을 등방성 에칭하는 제거 방법을 들 수 있다.
이 제거 방법에 따르면, 제 1 산화막(2)이 등방성 에칭될 때, CVD 이산화막인 소자 분리 산화막(9)의 에칭 속도가 열 산화막인 제 1 산화막(2)의 에칭 속도보다 빠르기 때문에, 소자 분리 산화막(9)의 상부 및 돌출부(9') 모두가 상당히 에칭된다. 또한, 소자 분리 산화막(9)의 돌출부(9') 아래에서, 돌출부(9')가 마스크로서 작용하기 때문에 제 1 산화막(2)에 대한 에칭 공정이 약간 방해를 받게 된다. 따라서, 이 제거 방법에 따라, 도 5에 도시된 트렌치 분리 구조가 형성된다.
도 3e에 도시된 단계에서 다결정 실리콘막(3) 및 제 1 산화막(2) 모두가 제거되지만, 다결정 실리콘막(3)만이 제거되고 또한 제 1 산화막(2)이 예를 들어 게이트 산화막으로서 사용될 수 있음을 알아야 한다. 또한, 다결정 실리콘막(3) 대신에, 비정질 실리콘막과 같은, 다른 산화 용이한 막이 사용될 수 있다.
JP-A-9-8118 호에는, 본 실시예의 제조 방법과 유사한 방법, 즉, 다결정 실리콘막의 노출된 부분을 열 산화하여 트렌치형 소자 분리 구조를 형성하는 방법이 개시되어 있다. 개시된 방법에서는, 실리콘 기판을 에칭하는데 사용되는 마스크 막중 하나를 구성하는 다결정 실리콘막이 포토리소그래피 공정을 통해 에칭된 후, 열 산화를 통해 횡방향을 따라 열 산화막이 확대된다. 그 후, 실리콘 기판이 에칭되어서, BPSG막을 내부에 용이하게 매립시킬 수 있는 V 형상의 트렌치가 형성된다. 그러나, 다결정 실리콘으로의 열 산화막의 형성으로 인해 이러한 V 형상의 트렌치가 형성되기 때문에, 열산화막은 V 형상의 트렌치가 형성된 후에 제거되므로, 소자 분리막으로서 이용되지 못한다.
다음에, 도 6a 내지 도 6d를 참조하여, 도 3e에 도시된 트렌치형 소자 분리 구조를 갖는 NMOS 트랜지스터의 제조 방법에 대해 기술한다.
도 2a 내지 도 2d 및 도 3a 내지 도 3e에 도시된 바와 유사한 제조 단계를 수행하는 동안, 도 6a에 도시된 바와 같이, 소자 형성 영역(11)을 규정하는데 사용되는 소자 분리 산화막(12)이 P-타입 실리콘 반도체 기판(10)에 형성된다. 그 후, 소자 형성 영역(12)에서 반도체 기판(10)상에 게이트 산화막(13)이 형성되고, 이어서 CVD 공정을 통해 게이트 산화막(13)상에 다결정 실리콘막(14)이 침착된다. 그 후, 도 6b에 도시된 바와 같이, 포토리소그래피 공정 및 건식 에칭 공정에 의해 다결정 실리콘막(14) 및 게이트 산화막(13)이 패터닝되어서, 게이트 전극(15)이 형성된다.
이어서, 게이트 전극(15)을 마스크로서 사용하는 동안, 이온 주입 공정을 통해 소자 형성 영역(12)에서 반도체 기판(10)으로 비소(As)와 같은 N-타입 불순물이 주입된다. 그 후, 도 6c에 도시된 바와 같이, 열 확산에 의해 게이트 전극(15)의 양 측면 상에 N-타입 불순물 확산층(16)이 형성된다. 그 후, 소자 분리 산화막(12)이 층간 절연막(17)에 의해 매립되는 방식으로 반도체 기판(10)의 전체 표면상에 층간 절연막(17)을 형성하고, 이어서 층간 절연막(17)내에 콘택트 홀(18)을 형성하여, 게이트 전극(15)상의 N-타입 불순물 확산층(16)의 각 부분 및 다결정 실리콘막(14)의 부분을 노출시킨다.
후속하여, 도 6d에 도시된 바와 같이, 콘택트 홀(18)을 알루미늄막으로 채우는 방식으로, 반도체 기판(10)의 전체 표면상에 알루미늄막을 침착시키고, 그 후 포토리소그래피 공정 및 건식 에칭 공정을 통해 침착된 알루미늄막을 패터닝시켜서 알루미늄 배선(15)을 형성한다. 그 후, 500℃의 온도 조건 하에서 열 처리를 행하여서, 알루미늄과 실리콘간의 전기 접속이 더 나은 상태로 설정될 수 있도록 한다. 그 결과, NMOS 트랜지스터가 완성될 수 있다.
이 방식으로 제조된 NMOS 트랜지스터에서는, LOCOS 방법을 통해 산화막이 형성될 때 버즈 비크가 형성되는 문제점이 존재하지 않는다. 따라서, 매우 미세한 패턴으로 NMOS 트랜지스터를 제조할 수 있다. 또한, 소자 분리 영역의 에지의 소자 분리 산화막(12)의 표면이 반도체 기판(10)의 표면보다 낮지 않기 때문에, 기생 트랜지스터가 형성되는 것을 억제할 수 있으며, 또한 소자 분리 영역의 에지에서 발생하는 전계 집중으로 인해 유발되는 누설 전류가 억제될 수 있다.
Claims (9)
- 반도체 장치에 있어서,소자 분리를 위한 트렌치가 형성되는 반도체 기판과,소자 분리 산화막(an element isolation oxide film)으로서, 상기 소자 분리 산화막이 상기 반도체 기판의 표면으로부터 돌출되는 방식으로 상기 트렌치내에 매립되는, 상기 소자 분리 산화막을 포함하며,상기 소자 분리 산화막은 상기 반도체 기판의 표면 위에 돌출부를 갖고, 상기 돌출부는 상기 트렌치의 폭보다 더 넓은 폭을 가지며, 상기 돌출부는 상기 반도체 기판과 이격되어 있는 반도체 장치.
- 제 1 항에 있어서,상기 트렌치 및 상기 소자 분리 산화막의 상기 돌출부내의 상기 반도체 기판과 접촉되어 형성되는 콘택트 부분(a contact portion)은 열 산화막으로 형성되며,상기 콘택트 부분 및 상기 소자 분리 산화막의 상기 돌출부 이외의 부분은 화학 기상 침착된 실리콘 이산화막으로 형성되는 반도체 장치.
- 제 1 항에 있어서,상기 소자 분리 산화막은 상기 반도체 기판상에 소자 형성 영역을 규정하도록 사용되는 소자 분리 절연막이며,상기 반도체 장치는 상기 소자 형성 영역에 형성된 트랜지스터를 더 포함하는 반도체 장치.
- 트렌치형 소자 분리 구조(a trench type element isolation structure)를 갖는 반도체 장치를 제조하는 방법에 있어서,반도체 기판상에 제 1 산화막을 형성하는 제 1 단계와,상기 제 1 산화막상에 산화 용이한 막(an easily oxidizable film)을 형성하는 제 2 단계와,상기 산화 용이한 막상에 산화 억제 절연막(an anti-oxidation insulating film)을 형성하는 제 3 단계와,상기 산화 억제 절연막을 패터닝하는 제 4 단계와,상기 산화 용이한 막을 에칭하는 제 5 단계로서, 상기 제 1 산화막 및 상기 반도체 기판은 상기 패터닝된 산화 억제 절연막을 마스크로서 사용하여 상기 산화 용이한 막, 상기 제 1 산화막 및 상기 반도체 기판내에 트렌치를 형성하는, 상기 제 5 단계와,상기 트렌치의 측표면으로부터 노출되는 상기 산화 용이한 막의 노출된 부분을 산화하여 제 2 산화막을 형성하고, 상기 트렌치의 하부 및 측표면으로부터 노출되는 상기 반도체 기판의 노출된 부분을 산화하여 제 3 산화막을 형성하는 제 6 단계와,상기 트렌치가 상기 제 4 산화막에 의해 매립되는 방식으로 상기 산화 억제 절연막상에 제 4 산화막을 형성하는 제 7 단계와,상기 제 4 산화막을 연마하여 상기 산화 억제 절연막을 노출시키는 제 8 단계와,상기 산화 억제 막, 상기 산화 용이한 막 및 상기 제 1 산화막을 제거하여 적어도 상기 제 2 내지 제 4 산화막을 갖는 소자 분리 산화막을 형성하는 제 9 단계를 포함하는 반도체 장치의 제조 방법.
- 제 4 항에 있어서,상기 제 1 내지 제 3 산화막은 열 산화막이며,상기 산화 용이한 막은 다결정 실리콘막 및 비정질 실리콘막중 하나이고,상기 산화 억제 절연막은 실리콘 질화막이며,상기 제 4 산화막은 화학 기상 침착된 실리콘 이산화막인 반도체 장치의 제조 방법.
- 제 5 항에 있어서,상기 제 9 단계는 일괄 방식(a batch manner)으로 상기 산화 용이한 막 및 상기 제 1 산화막을 이방성 에칭하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제 5 항에 있어서,상기 제 9 단계는 상기 산화 용이한 막을 이방성 에칭하는 단계와 상기 제 1 산화막을 등방성 에칭하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제 4 항에 있어서,상기 소자 분리 산화막에 의해 규정된 소자 형성 영역에 트랜지스터를 형성하는 제 10 단계를 더 포함하는 반도체 장치의 제조 방법.
- 트렌치형 소자 분리 구조를 갖는 반도체 장치를 제조하는 방법에 있어서,반도체 기판상에 제 1 산화막을 형성하는 제 1 단계와,상기 제 1 산화막상에 산화 용이한 막을 형성하는 제 2 단계와,상기 산화 용이한 막상에 산화 억제 절연막을 형성하는 제 3 단계와,상기 산화 억제 절연막을 패터닝하는 제 4 단계와,상기 산화 용이한 막을 에칭하는 제 5 단계로서, 상기 제 1 산화막 및 상기 반도체 기판은 상기 패터닝된 산화 억제 절연막을 마스크로서 사용하여 상기 산화 용이한 막, 상기 제 1 산화막 및 상기 반도체 기판내에 트렌치를 형성하는, 상기 제 5 단계와,상기 트렌치의 측표면으로부터 노출되는 상기 산화 용이한 막의 노출된 부분을 산화하여 제 2 산화막을 형성하고, 상기 트렌치의 하부 및 측표면으로부터 노출되는 상기 반도체 기판의 노출된 부분을 산화하여 제 3 산화막을 형성하는 제 6 단계와,상기 트렌치가 상기 제 4 산화막에 의해 매립되는 방식으로 상기 산화 억제 절연막상에 제 4 산화막을 형성하는 제 7 단계와,상기 제 4 산화막을 연마하여 상기 산화 억제 절연막을 노출시키는 제 8 단계와,상기 산화 억제 막 및 상기 산화 용이한 막을 제거하는 제 9 단계를 포함하는 반도체 장치의 제조 방법.
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| KR100431995B1 (ko) * | 2002-07-10 | 2004-05-20 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 제조방법 |
| KR100469761B1 (ko) * | 2002-07-11 | 2005-02-02 | 매그나칩 반도체 유한회사 | 소자분리막 형성 방법 |
| US6828212B2 (en) * | 2002-10-22 | 2004-12-07 | Atmel Corporation | Method of forming shallow trench isolation structure in a semiconductor device |
| KR100473736B1 (ko) * | 2002-10-28 | 2005-03-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 소자 분리막 형성 방법 |
| US7119403B2 (en) * | 2003-10-16 | 2006-10-10 | International Business Machines Corporation | High performance strained CMOS devices |
| US20110115018A1 (en) * | 2009-11-13 | 2011-05-19 | Maxim Integrated Products, Inc. | Mos power transistor |
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|---|---|---|---|---|
| US3962717A (en) * | 1974-10-29 | 1976-06-08 | Fairchild Camera And Instrument Corporation | Oxide isolated integrated injection logic with selective guard ring |
| FR2575333B1 (fr) * | 1984-12-21 | 1987-01-23 | Radiotechnique Compelec | Dispositif de protection d'un circuit integre contre les decharges electrostatiques |
| US5234861A (en) * | 1989-06-30 | 1993-08-10 | Honeywell Inc. | Method for forming variable width isolation structures |
| FR2666174B1 (fr) * | 1990-08-21 | 1997-03-21 | Sgs Thomson Microelectronics | Composant semiconducteur haute tension a faible courant de fuite. |
| JP3208575B2 (ja) * | 1991-08-16 | 2001-09-17 | ソニー株式会社 | 半導体装置の製法 |
| US5350941A (en) * | 1992-09-23 | 1994-09-27 | Texas Instruments Incorporated | Trench isolation structure having a trench formed in a LOCOS structure and a channel stop region on the sidewalls of the trench |
| US5433794A (en) * | 1992-12-10 | 1995-07-18 | Micron Technology, Inc. | Spacers used to form isolation trenches with improved corners |
| JP2955459B2 (ja) * | 1993-12-20 | 1999-10-04 | 株式会社東芝 | 半導体装置の製造方法 |
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| JP3092478B2 (ja) * | 1995-06-16 | 2000-09-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5753962A (en) * | 1996-09-16 | 1998-05-19 | Micron Technology, Inc. | Texturized polycrystalline silicon to aid field oxide formation |
| US6097076A (en) * | 1997-03-25 | 2000-08-01 | Micron Technology, Inc. | Self-aligned isolation trench |
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| US6005279A (en) * | 1997-12-18 | 1999-12-21 | Advanced Micro Devices, Inc. | Trench edge spacer formation |
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