JP2003017556A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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trench isolation
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Kojiro Yuzuriha
幸二郎 杠
Naoki Tsuji
直樹 辻
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Abstract

(57)【要約】 （修正有） 【課題】 広幅トレンチ分離帯を形成しても、シリコン
基板のえぐれが生じないトレンチ分離帯を形成する半導
体装置の製造方法および半導体装置を提供する。 【解決手段】 シリコン基板１上に、酸化シリコン層２
ａ、多結晶体シリコン層３ａ、窒化シリコン層４ｂを含
む多層膜を形成する工程と、多層膜をパターニングし、
シリコン基板にトレンチをエッチングする工程と、トレ
ンチの内壁面に内壁シリコン酸化膜７を形成する工程
と、トレンチを埋めるトレンチ酸化層８ａを形成する工
程と、窒化シリコン層が露出するようにトレンチ酸化層
をＣＭＰ研磨する工程と、ＣＭＰ研磨されたトレンチ酸
化膜を、高さの調整のために、内壁シリコン酸化膜の厚
さ以下の厚さだけエッチングする工程とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、より具体的にはトレンチ分離帯を
有する半導体装置およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】ＤＲＡＭ(Dynamic Random Access Memor
y)、ＳＲＡＭ(Static Random AccessMemory)、フラッシ
ュメモリ等の半導体装置には、半導体基板の多くの箇所
に絶縁分離帯が設けられている。従来はＬＯＣＯＳ(Loc
al Oxidation of Silicon)分離が用いられていたが、上
記の半導体装置の微細化の進展につれ、分離帯には微細
化に適したトレンチ分離帯が専ら用いられるようになっ
ている。
【０００３】次に、図面を用いて一般的なトレンチ分離
帯の製造方法について説明する。まず、シリコン基板１
０１上に、たとえば厚さ５０ｎｍの下敷き酸化シリコン
層(ＳｉＯ2膜)１０２を形成する。下敷き酸化シリコン
層１０２は、トレンチ分離帯の高さ調整のために形成さ
れる。次いで、下敷き酸化シリコン層の上に厚さ１００
ｎｍの多結晶体シリコン層１０３を堆積し、さらにその
上に厚さ３００ｎｍの窒化シリコン層(ＳｉＮ膜)１０４
を堆積する（図１５）。窒化シリコン層１０４は、ＣＭ
Ｐ研磨におけるストッパ層として機能する。
【０００４】この後、トレンチ分離帯を設けたい領域に
対応したフォトレジストパターン１０５を形成し、この
フォトレジストパターンをマスクに用いて窒化シリコン
層１０４をパターニングする（図１６）。この後、フォ
トレジストパターン１０５を除去した後、パターニング
された窒化シリコン層１０４ａをマスクに用いて、多結
晶体シリコン層１０３および酸化シリコン層１０２をエ
ッチングする。さらに、これらのパターンをマスクに用
いて、たとえば深さ０．５μｍのトレンチ１０６をシリ
コン基板に形成する（図１７）。多結晶体シリコン層１
０３は、内壁酸化シリコン膜が形成されやすいことに加
えて、トレンチ分離帯に埋め込まれた酸化シリコン膜の
エッチングを行なう際に、シリコン基板を保護する。
【０００５】この後、トレンチ表面のダメージ層を除去
した後、トレンチ内壁に酸化シリコン膜（以後、内壁酸
化膜）１０７を、たとえば厚さ１２０ｎｍ形成する（図
１８）。この内壁酸化膜１０７は、後述するようにシリ
コン基板１０１の短絡防止絶縁膜として機能するととも
に、トレンチを埋め込む埋込酸化膜とシリコン基板１０
１との熱膨張係数の差によるストレスの緩和層として機
能する。
【０００６】次いで、内壁酸化膜１０７が形成されたト
レンチ１０６を埋めるように、上述の埋込絶縁層１０８
を厚さ１μｍ堆積する（図１９）。この後、酸化シリコ
ン(ＳｉＯ2)を主成分としたスラリーを使って、ＣＭＰ
研磨を行なう。ＣＭＰ研磨はウェハ面内の研磨レートを
考慮して少なくとも窒化シリコン層１０４ａが露出する
ように研磨する（図２０）。
【０００７】このＣＭＰ研磨の際、研磨レートの不均一
性を考えてＨＤＰ膜の厚さの１０％分、オーバーエッチ
ングすると、窒化シリコン層１０４ａが１００ｎｍ研磨
される領域が出てくる。この後、トレンチ分離の高さの
調整のために埋込酸化膜１０８ａを２５０ｎｍ低くする
ように、ＨＦ液によるエッチングを行なう（図２１）。
次に、窒化シリコン層、多結晶体シリコン層および下敷
きの酸化シリコン層を除去すると、図２２に示すよう
に、シリコン基板面からの高さが約５０ｎｍのトレンチ
分離帯を形成することができる。
【０００８】上記の方法を用いることによって、通常の
幅を有するトレンチ分離帯を形成することができる。通
常の幅のトレンチ分離帯の形成では、図２０に示すよう
に、トレンチ酸化膜の上面と窒化シリコン層の上面とが
共通の面になる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
方法によって、広幅トレンチ分離帯を形成するために、
広幅トレンチにトレンチ酸化層を埋め込むと、図２３に
示すような形状のトレンチ酸化層１０８が形成される。
この後、トレンチ酸化層をＣＭＰ研磨して、窒化シリコ
ン層１０４ａを露出させると、広幅トレンチのトレンチ
酸化膜１０８ａの上面は、ディッシングにより窒化シリ
コン層１０４ａの上面よりも低くなり、凹んだ形状とな
る（図２４）。以後の説明で、このトレンチ酸化膜を埋
込酸化膜と呼ぶ場合がある。具体的には、広幅トレンチ
の埋込酸化膜１０８ａの上面は、窒化シリコン層１０４
ａの上面よりも、たとえば１００ｎｍ低くなる。
【００１０】この後に、トレンチ分離帯の高さ調整のた
めに埋込酸化膜を、たとえば厚さ２５０ｎｍ減じるＨＦ
液によるエッチングを行なう。このＨＦ液によるエッチ
ングにより、図２５に示すように、広幅トレンチの側壁
上部において、下敷き酸化シリコン層１０２の端部の下
でシリコン基板１０１が露出することがあった。この
後、多結晶体シリコン層１０３ａをエッチングによって
除去すると、同じシリコンである露出したシリコン基板
の部分がエッチされる。この結果、露出したシリコンの
部分は内方にえぐられ、図２６に示すように、キャビテ
ィ１１１が形成される。
【００１１】このようなえぐれが発生すると、広幅トレ
ンチ分離帯は、シリコン基板のそれぞれの領域を確実に
絶縁層によって隔絶する機能を十分果たすことができな
い。このため、短絡等が発生する。
【００１２】上記のような、トレンチ分離帯の埋込酸化
膜のエッチングに起因して、シリコン基板がえぐれる現
象は、従来から知られており、シリコン基板のえぐれを
防止する方法がいくつか提案されている。たとえば、研
磨により平坦化されたのち埋込酸化膜をエッチングし
て、半導体素子形成を予定している活性領域上の酸化膜
との段差を軽減する方法が提案されている（特開2000-6
8365）。しかし、この方法は、広幅トレンチ分離帯の埋
込絶縁層のＣＭＰ研磨によってディッシングが発生する
ことを想定していない。このため、本発明が対象とする
広幅トレンチ分離帯の形成には用いることはできない。
【００１３】また、トレンチの内壁のみならず、シリコ
ン基板表面より上部に突き出した埋込酸化膜の側面に
も、分離帯の高さ調整のエッチングに対して耐エッチン
グ性の高い熱酸化膜を形成する方法が提案されている
（特開平10-340950）。しかし、この方法は、広幅トレ
ンチ分離帯の埋込絶縁層のＣＭＰ研磨においてディッシ
ングが生じた場合には、効果がない。
【００１４】また、従来、半導体素子が形成される活性
領域１３０の間が広くなる場合、広幅の大分離領域を作
製できないために、図２７に示すような構造を設けてい
た。図２７において、活性領域１３０の間にはダミーの
活性領域１２５が多数配列され、その間にトレンチ分離
帯１１０が形成されている。ダミーの活性領域１２５の
配列のために基部が固められ、ＣＭＰ研磨処理をしても
ディッシングは生じない。上記のダミーの活性領域の一
辺の長さＬ1はたとえば２〜５μｍであり、ダミーの活
性領域の間の間隔Ｓ1はたとえば２〜５μｍであり、ダ
ミーの活性領域と半導体素子が形成される活性領域１３
０との間隔Ｓ2はたとえば２〜１０μｍである。
【００１５】上記のようなダミーの活性領域を形成する
場合、ＣＡＤ上で細かい複雑なパターンを作成する必要
があった。このＣＡＤ上の作業は複雑で長時間の作業に
わたる場合が多かった。
【００１６】さらに、配線を分離帯の上に配置する場
合、大分離帯を形成しないですむように、図２８に示す
ように、配線を分割し、かつ分離帯にダミーの活性領域
を配列していた。図２８のダミーの活性領域のサイズＬ
1はたとえば２〜５μｍであり、ダミーの活性領域の間
の間隔Ｓ1はたとえば２〜５μｍであり、およびダミー
の活性領域と配線との間の距離Ｓ3はたとえば２〜１０
μｍである。
【００１７】上記のような構造を採用すると、（ａ）配
線のレイアウトに大きな制約を受け、また（ｂ）配線間
に無駄な領域、すなわち幅（Ｌ1＋２Ｓ3）を形成してい
た。このような無駄な領域は、半導体素子の微細化にと
って大きな障害となっていた。
【００１８】本発明は、広幅トレンチ分離帯を形成して
も、シリコン基板のえぐれが発生しないトレンチ分離帯
を形成する半導体装置の製造方法およびそのトレンチ分
離帯を備えた半導体装置を提供することを主目的とす
る。その主目的の達成により、複雑なダミーの活性領域
の配列を不必要とし、また、配線を分割して無駄な領域
の形成を不必要とすることを副次的な目的とする。
【００１９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン基板の主表面の上に、酸化シリコン
層、それより上層に位置する多結晶体シリコン層、およ
びそれより上層に位置する窒化シリコン層を含む多層膜
を形成する工程を備える。この製造方法は、さらに、そ
の多層膜をパターニングし、さらに、シリコン基板に素
子分離用のトレンチをエッチングする工程と、多層膜の
側壁を含むトレンチの内壁面を酸化してその内壁を覆う
内壁酸化シリコン膜を形成する工程と、内壁酸化シリコ
ン膜に被覆されたトレンチを埋めるとともに窒化シリコ
ン層の上面に接するトレンチ酸化層を形成する工程とを
備える。また、この製造方法は、トレンチ酸化層と窒化
シリコン層とをＣＭＰ研磨して、窒化シリコン層の厚さ
を所定厚さとして、その窒化シリコン層が露出するよう
にＣＭＰ研磨する工程と、トレンチ酸化層がＣＭＰ研磨
されて形成されたトレンチ酸化膜を、トレンチ分離帯高
さの調整のために、内壁酸化シリコン膜の厚さ以下の厚
さだけエッチングする工程とを備える（請求項１）。
【００２０】上記の構成により、広幅トレンチ分離帯に
おけるＣＭＰ研磨処理のディッシングによってトレンチ
酸化膜（埋込酸化膜）の中央部上面がどれほど深く落ち
込んでも、高さ調整のためのエッチングによってシリコ
ン基板が露出することはない。広幅トレンチ分離帯にお
いて、高さ調整のエッチング前、シリコン基板の端部
は、成膜ままの内壁酸化膜とその上のデッシングによっ
て落ち込んだトレンチ酸化膜によって保護されている。
すなわち、シリコン基板の端部は、少なくとも成膜まま
の内壁酸化シリコン膜によって保護されている。高さ調
整のエッチングにおいて、内壁酸化シリコン膜の厚さ以
下の厚さ分のトレンチ酸化膜のエッチングを行なえば、
同じ酸化シリコン物である内壁酸化シリコン膜が全てエ
ッチングされることはない。このため、トレンチ分離帯
の高さ調整のエッチングにおいてシリコン基板の端部が
露出することはない。
【００２１】この後、シリコン基板上の多結晶体シリコ
ン層を除去する選択エッチングを行なう。シリコン基板
の端部が露出していれば、多結晶体シリコンをエッチン
グするエッチング液によってシリコン基板はエッチング
され、えぐられる。しかし、シリコン基板の端部が露出
していないので、シリコン基板がこのエッチングによっ
てえぐられることはない。
【００２２】この多結晶体シリコン層の除去の後、下敷
き用の酸化シリコン層をエッチングして除去するが、こ
のとき同じ酸化シリコン物であるトレンチ酸化層はエッ
チングされるが、シリコン基板はエッチングされない。
このため、シリコン基板がえぐられることはない。
【００２３】要約すれば、上記の構成により、トレンチ
分離帯の高さ調整エッチング後、多結晶体シリコンエッ
チング前に、シリコン基板の端部が露出することはない
ので、シリコン基板がえぐられることはなくなる。な
お、上記の多層膜において、ＣＭＰ研磨の際のストッパ
層となる窒化シリコン層と下敷き酸化シリコン層との間
に、多結晶体シリコン層を配置する理由は、次の通りで
ある。内壁酸化シリコン膜を形成するための内壁の酸化
処理の際に、多結晶体シリコン層の端部が酸化されて、
内壁酸化シリコン膜を形成する。この多結晶体シリコン
層の端部に形成された内壁酸化シリコン膜は、第１のト
レンチ分離帯においてシリコン基板の主表面より上方に
盛り上がり、電界集中を避けることができる。このよう
な電界集中を避ける目的で、上記の多結晶体シリコン層
を形成する。
【００２４】なお、上記のトレンチ分離帯の高さ調整の
エッチングは、ＣＭＰ研磨処理によってディッシングを
生じない通常の幅のトレンチ分離帯の高さ調整のための
エッチングである。この高さ調整のエッチングの際、通
常の幅のトレンチ分離帯でも、広幅トレンチ分離帯のト
レンチ酸化層と同じ厚さ分だけエッチングされること
は、言うまでもない。この高さ調整のエッチングは、エ
ッチング液の濃度、温度等に応じて、エッチング液に浸
漬する時間で調整する。また、ドライエッチングでエッ
チングする場合には、所定のエッチング厚さ調整要因を
加減することにより行なう。
【００２５】本発明の半導体装置の製造方法では、ＣＭ
Ｐ研磨後の窒化シリコン層の厚さと、多結晶体シリコン
層の厚さとの合計を、内壁酸化シリコン膜の厚さに比べ
て、所望の分離高さから、所望の高さ調整のためのエッ
チングの最大ばらつきよる変化分を減じた分以上大きく
することができる（請求項２）。
【００２６】この構成により、広幅トレンチ分離帯では
シリコン基板のえぐれを防止して、通常の幅のトレンチ
分離帯では、その高さをシリコン基板面から２０ｎｍ〜
８０ｎｍ程度の高さとすることができる。すなわち、通
常の幅のトレンチ分離帯では、ＣＭＰ研磨処理後のトレ
ンチ酸化層の上面は、窒化シリコン層の上面と同じ高さ
である。すなわち、ＣＭＰ研磨後の窒化シリコン層の厚
さをｔ1とし、多結晶体シリコン層の厚さをｔ2とし、酸
化シリコン層の厚さをｔ3とすると、ＣＭＰ研磨処理後
のトレンチ酸化層の上面は、シリコン基板面から（ｔ1
＋ｔ2＋ｔ3）だけ高い。
【００２７】この後、高さ調整のエッチングを内壁酸化
シリコン膜の厚さ以下エッチングする。このエッチング
厚さを最大のｄとすると、高さ調整用のエッチング後の
トレンチ酸化膜の上面のシリコン基板面からの高さは、
（ｔ1＋ｔ2＋ｔ3-ｄ）となる。このあと、トレンチ酸化
膜がエッチングされるのは、シリコン基板上の酸化シリ
コン層を除去するエッチングによってである。シリコン
基板上の酸化シリコン層がエッチングによって除去され
る際、トレンチ酸化膜もほぼ同じ厚さ分エッチングされ
る。この結果、トレンチ酸化層の上面のシリコン基板面
からの高さは、（ｔ1＋ｔ2-ｄ）となる。
【００２８】この高さは、従来の分離帯の高さ５０ｎｍ
程度、すなわち２０〜８０ｎｍの範囲とすることが望ま
しい。ただし、高さ調整のエッチングにおいて、内壁酸
化シリコン層の厚さｄをエッチングすることはなく、そ
れより高さ調整のためのエッチングの最大ばらつき分、
すなわち、たとえば２０ｎｍ程度減じた厚さ分をエッチ
ングする。このため、上記の範囲０〜６０ｎｍの範囲と
なる。
【００２９】本発明の半導体装置の製造方法では、窒化
シリコン層は、ＣＭＰ研磨において、減厚される分を見
込んで成膜することが好ましい。（請求項３）。
【００３０】この構成により、ＣＭＰ研磨処理におい
て、ストッパ層である窒化シリコン層において確実にＣ
ＭＰ研磨処理を停止し、かつトレンチ分離帯の高さ調整
のエッチングにおいてシリコン基板上の多層膜を保護す
ることができる。
【００３１】本発明の半導体装置の製造方法では、高さ
の調整のエッチングにおけるトレンチ酸化膜のエッチン
グレートが、内壁酸化シリコン膜のエッチングレートよ
りも大きいように、トレンチ酸化層を形成することがで
きる（請求項４）。
【００３２】この構成により、トレンチ酸化層に対して
所定の高さ減厚するエッチングを行い、さらに内壁酸化
シリコン膜によるシリコン基板の保護を確実なものとす
ることができる。ただし、トレンチ酸化層のエッチング
レートをあまり小さくすることも望ましくなく、所定の
エッチングレート以下とすることが望ましい。
【００３３】本発明の半導体装置の製造方法では、トレ
ンチ酸化層の形成において、ＨＤＰ(High Density Plas
ma)法を用いて酸化層を成膜することができる（請求項
５）。
【００３４】ＨＤＰ法によれば高い密度の酸化シリコン
層（埋込酸化膜）を形成することができる。このため、
トレンチ分離帯の絶縁性を確実なものとすることができ
る。このトレンチ絶縁層は、ＨＤＰ膜でなく、ＣＶＤ法
によってＴＥＯＳ(Tetra-Ethyl-Ortho-Silicate)膜を形
成してもよいし、ＨＴＯ(High Temperature Oxidation)
膜を形成してもよい。
【００３５】本発明の半導体装置の製造方法では、トレ
ンチ分離帯高さ調整のために行なうエッチングにフッ酸
を用いることができる（請求項６）。
【００３６】この構成により、トレンチ酸化層を選択的
に高いエッチングレートでエッチングすることができ
る。また、上記のトレンチ分離帯高さ調整のエッチング
には、ドライエッチングを用いてもよい。ドライエッチ
ングによれば、トレンチ酸化層を選択的にエッチングす
ることができない場合もあるが、トレンチ酸化層を内壁
酸化シリコン膜の厚さ以下エッチングするかぎり、シリ
コン基板の端部が露出することはない。トレンチの周縁
部のシリコン基板上の部分は、窒化シリコン層、多結晶
体シリコン層および酸化シリコン層によって保護されて
いる。この部分が、内壁酸化シリコン膜よりも早期にエ
ッチングによって除去されることはない。
【００３７】本発明の半導体装置の製造方法では、トレ
ンチは、平面的に見て少なくとも１つの活性領域を含む
シリコン基板の大分離帯領域において、大分離帯領域に
含まれるそれぞれの活性領域の縁周に沿って形成された
活性領域外周壁と、大分離帯領域の縁周に沿って形成さ
れた大分離帯領域内周壁との間の分離領域がエッチング
されることによって形成され、内壁酸化シリコン膜は、
活性領域外周壁と大分離帯領域内周壁とに形成され、ト
レンチ酸化層が前記トレンチを埋めるように形成される
ことができる（請求項７）。
【００３８】この構成により、大分離帯領域にダミーの
活性領域を配列する必要がなくなり、半導体装置の設計
等において、たとえばＣＡＤ上で長時間、複雑なパター
ンを形成する作業をする必要がなくなる。このため、半
導体装置の製造コストを低下させ、また、構造が簡素化
された結果、歩留り向上を得ることが可能になる。
【００３９】本発明の半導体装置の製造方法では、トレ
ンチは、平面的に見て、シリコン基板上の層間絶縁膜の
上面に接する配線に沿って帯状に、シリコン基板に形成
されることができる（請求項８）。
【００４０】従来、配線の幅が大きく、層間絶縁膜の厚
さが薄いために、寄生容量の発生が見込まれる箇所に
は、配線を設けることができなかった。したがって、配
線のレイアウトに対して大きな制約を受けていた。上記
の構成により、配線の直下のシリコン基板内に広幅トレ
ンチ分離帯を設けることにより、絶縁層の厚さを非常に
厚くすることができ、寄生容量を無視することができる
ようになる。この結果、配線のレイアウトの自由度を拡
大することができ、たとえば半導体装置の小型化に貢献
することが可能となる。
【００４１】本発明の半導体装置の製造方法では、配線
が並んで配置された第１および第２の配線であり、トレ
ンチが、平面的に見て第１および第２の配線を含む帯状
領域として形成されることができる（請求項９）。
【００４２】上記のように２本の配線が設けられる場
合、平面的に見てその間にダミーの活性領域を配列して
いた。この配線間のダミーの活性領域は無駄な領域であ
る。上記の構成により、ダミーの活性領域を配線間に配
置しないので、半導体装置の小型化に寄与することがで
きる。また、配線のレイアウトも自由にできるようにな
り、このレイアウトの自由度の拡大からも半導体装置の
小型化に寄与することができる。
【００４３】本発明の半導体装置は、第１のトレンチ分
離帯と、第１のトレンチ分離帯より幅の広い第２のトレ
ンチ分離帯とを備える装置である。この装置は、第１お
よび第２のトレンチ分離帯が、上記の本発明のいずれか
の半導体装置の製造方法によって製造された半導体装置
である（請求項１０）。
【００４４】この構成により、シリコン基板のえぐれな
しに広幅トレンチ分離帯を形成し、かつ通常の幅のトレ
ンチ分離帯の高さを従来と同じ高さにすることができ
る。このため、従来、ダミーの活性領域を配列していた
大分離領域を、本発明の広幅トレンチ分離帯によって構
成することができるようになる。この結果、ダミー活性
領域の配列を形成するＣＡＤ作業をなくすことが可能と
なる。
【００４５】本発明の半導体装置は、シリコン基板に、
第１のトレンチ分離帯と、第１のトレンチ分離帯より幅
の広い第２のトレンチ分離帯とを備える装置である。こ
の半導体装置では、第１のトレンチ分離帯の上面の位置
がシリコン基板面から２０ｎｍ〜８０ｎｍ高い位置にあ
る。また、第２のトレンチ分離帯の上面の位置がシリコ
ン基板の主表面よりも低い位置にあり、第２のトレンチ
分離帯のトレンチの内壁を覆う内壁酸化膜のトレンチの
周縁部の厚さがトレンチの底部における厚さよりも薄
く、第２のトレンチ分離帯が、その第２のトレンチを埋
める酸化シリコン膜のＣＭＰ研磨の際に、ディッシング
を生じるほどの幅を有する（請求項１１）。
【００４６】この構成により、第２のトレンチ分離帯が
ＣＭＰ研磨の際にディッシングを生じるほど広幅の大分
離領域であっても、シリコン基板のえぐれのない広幅ト
レンチ分離帯を形成することができる。このとき、通常
の幅のトレンチ分離帯の高さを通常の高さ範囲にするこ
とができる。この結果、大分離領域をダミーの活性領域
を用いずに構成することができ、ダミーの活性領域の配
列を形成するためのＣＡＤ作業を省略することが可能と
なる。
【００４７】上記本発明の半導体装置では、第２のトレ
ンチ分離帯の幅は、狭い箇所でも６μｍあるようにでき
る（請求項１２）。
【００４８】このような狭い幅の場合でも、最低１つの
ダミーの活性領域を形成しなければならなかったが、上
記の構成により、ダミーの活性領域をなくすことができ
る。
【００４９】上記本発明の半導体装置では、第２のトレ
ンチ分離帯の領域に半導体素子が設けられる活性領域が
含まれ、その活性領域を囲む外周壁が内壁酸化シリコン
膜に覆われ、第２のトレンチ分離帯の幅は、その第２の
トレンチを埋める酸化シリコン膜の幅から構成される
（請求項１３）。
【００５０】上記のような活性領域を含む大分離領域
を、本発明の広幅トレンチ分離帯によって構成すること
が可能となる。この結果、ダミーの活性領域を形成する
工数を省略することができる。活性領域を含んでいても
広幅トレンチ分離帯の幅は、あくまでトレンチを埋める
トレンチ酸化膜の幅で決定される。
【００５１】上記本発明の半導体装置では、シリコン基
板の上に層間絶縁膜と、その層間絶縁膜の上面に接する
配線とを有し、第２のトレンチ分離帯は、平面的に見
て、配線に沿って配線を含むように配置されている（請
求項１４）。
【００５２】この構成により、配線とシリコン基板の不
純物領域との間に絶縁膜を挟む寄生容量が形成され、半
導体装置の誤動作の原因となる場合がある。このため、
配線のレイアウトに大きな制約を受ける場合があった。
上記の構成により、配線を自由にレイアウトすることが
できるようになる。この結果、配線のレイアウトの自由
度を高めることができる。さらに、この配線のレイアウ
トの自由度の増大を、たとえば半導体装置の小型化に用
いることが可能となる。
【００５３】上記本発明の半導体装置では、配線が並行
する複数本の配線から構成され、第２のトレンチ分離帯
が、平面的に見て、複数本の配線に沿って複数本の配線
をともに含むように配置されることができる（請求項１
５）。
【００５４】この構成により、配線のレイアウトの自由
度を高めることができる。さらに、平面的に見て、複数
本の配線間に、無駄な領域であるダミーの活性領域を設
けるという、従来構造において生じていた無駄な領域を
省くことができる。この結果、半導体装置の小型化に寄
与することが可能となる。
【００５５】
【発明の実施の形態】次に図面を用いて本発明の実施の
形態について説明する。
【００５６】（実施の形態１）図１〜図７は、本発明の
実施の形態１における製造方法において広幅トレンチ分
離帯を形成する方法を説明する図である。まず、シリコ
ン基板１上に、高さ調整用の下敷き酸化シリコン層のＳ
ｉＯ2膜２を形成し、次いで、そのＳｉＯ2膜の上面に多
結晶体シリコン層３を成膜する。次に、多結晶体シリコ
ン層３の上面に窒化シリコン層４を成膜する。この窒化
シリコン層の厚さは薄めにする。本実施の形態では、た
とえば１５０ｎｍの厚さとする（図１）。
【００５７】この後、窒化シリコン層２の上に広幅トレ
ンチを設けるフォトレジストパターン５を形成する。次
いで、そのフォトレジストパターン５をマスクとして用
いて、窒化シリコン層４をエッチングし、さらに、それ
らをマスクに用いてシリコン基板１に広幅トレンチ６を
設ける（図２）。
【００５８】その後、窒化シリコン層４の下側の広幅ト
レンチの内壁面を酸化して、トレンチ内壁面が内壁酸化
膜７で覆われるようにする（図３）。内壁酸化膜の厚さ
はおよそ１２０ｎｍとする。このとき窒化シリコン層４
ａは、ほとんど酸化されない。この後、内壁酸化膜で覆
われた広幅トレンチを埋めるように、酸化シリコン（Ｓ
ｉＯ2）を主成分とする埋込酸化膜８をＨＤＰ(High Den
sity Plasma)法によって成膜する。以後の説明におい
て、ＨＤＰ法を用いて成膜した酸化シリコン膜をＨＤＰ
膜と呼ぶ。ＨＤＰ膜８の厚さは約１０００ｎｍ（１μ
ｍ）とする（図４）。
【００５９】ＨＤＰ膜の成膜にあたっては、ガス成分と
して、アルゴン（Ａｒ）、酸素およびシラン（Ｓｉ
Ｈ4）を用い、その混合割合を、Ａｒ／Ｏ2／ＳｉＨ4＝
（４０〜１００）／（４０〜１００）／（４０〜１０
０）ｓｃｃｍとする。このときの膜形成時のチャンバ温
度は、１００℃程度とする。
【００６０】高密度プラズマを用いずに、化学的気相蒸
着法（CVD:Chemical Vapor Deposition)によりＳｉＯ2
膜を埋め込んでもよい。このＣＶＤ法によるＳｉＯ2膜
としてＴＥＯＳ(Tetra-Ethyl-Ortho-Silicate)膜を埋め
込む場合には、混合ガスの割合は、TEOS／Ｎ2＝（８０
〜１２０）／（１８０〜２２０）ｓｃｃｍとし、６００
〜７００℃で成膜する。また、同様にＣＶＤ法によるＳ
ｉＯ2膜としてＨＴＯ(High Temperature Oxidation)膜
を埋め込む場合には、ＤＣＳ(Di-Chloro-Silane)／Ｎ2
Ｏ／Ｎ2＝（１３０〜１７０）／（１３０〜１７０）／
（４５０〜５５０）ｓｃｃｍとして、７２０〜７８０℃
で成膜する。
【００６１】上記トレンチのＳｉＯ2膜による埋め込み
の後、窒化シリコン膜４ａが露出するまで、ＨＤＰ膜８
および窒化シリコン膜をＣＭＰ研磨する。図５は、上記
のＣＭＰ研磨の結果、窒化シリコン膜４ｂが露出した状
態を示す図である。図５において、ＣＭＰ研磨によって
大分離トレンチを埋めるＨＤＰ膜にディッシングが生
じ、ＨＤＰ膜８ａの上面は、窒化シリコン膜４ｂの上面
より低くなっている。
【００６２】図５において。ＣＭＰ研磨終了時のＨＤＰ
膜８と窒化シリコン膜４との高さの相違Δｈは、ディッ
シングのため、２００ｎｍ程度となる。この結果、ＨＤ
Ｐ膜８の上面の高さは、シリコン基板１の表面とほぼ同
じ高さになる。
【００６３】この後のトレンチ分離の高さ調整のための
ＨＤＰ膜のフッ酸によるエッチングにおいて、エッチ深
さを内壁酸化膜の厚さｄよりも薄い１００ｎｍ程度に抑
える（図６）。埋込酸化膜の高さ調整のためのエッチン
グにおいて、エッチ深さを内壁酸化膜の厚さｄよりも薄
くすれば、ＣＭＰ研磨のディッシングによって、埋込酸
化膜の上面の位置がどのように落ち込んでも、シリコン
基板が露出することはない。
【００６４】この高さ調整のエッチングは、ＨＦ液エッ
チングのように湿式エッチングでも、プラズマエッチン
グ等のドライエッチングでもよい。ＨＦ液によるエッチ
ングでは、埋込酸化膜のみがエッチングされ、窒化シリ
コン膜４はエッチングされない。また、埋込酸化膜の高
さ調整にドライエッチングを用いると、埋込酸化膜８だ
けでなく窒化シリコン膜４もエッチングされる。いずれ
の場合でも、埋込酸化膜のエッチング深さを内壁酸化膜
の厚さｄ以下とすれば、このエッチングの時点でシリコ
ン基板が露出することはない。
【００６５】ドライエッチングの場合には、窒化シリコ
ン膜も、多結晶体シリコン膜も、下敷きシリコン膜もエ
ッチングされる。しかし、下敷き酸化シリコン膜２ａ
と、多結晶体シリコン膜３ａと、窒化シリコン膜４ｂと
の厚さ合計を、トレンチの上部コーナーにおける、内壁
酸化膜の厚さと埋込酸化膜の厚さとの合計よりも、容易
に厚くすることができる。このため、上記トレンチ分離
帯の高さ調整のエッチングの時点で、シリコン基板が露
出することはない（図７参照）。
【００６６】多結晶体シリコンのエッチングの際にシリ
コン基板が露出していなければ、シリコン基板は内壁酸
化膜７に被覆されており、多結晶体シリコン層の除去の
エッチングでこの内壁酸化膜が減厚されることはない。
したがって、シリコン基板がえぐられることもない。
【００６７】上記の広幅トレンチ分離帯の形成と並行し
て、通常の幅のトレンチ分離帯も形成される。図８は、
通常の幅のトレンチにおいて埋込酸化膜をＣＭＰ研磨し
た段階の断面図を示す。広幅トレンチの埋込酸化膜と異
なり、ディッシングは発生しない。このため、埋込酸化
膜８ａの上面は、窒化シリコン層４ｂの上面と同じ共通
の面上にある。したがって、埋込酸化膜８ａの上面は、
シリコン基板１の面よりも、（ｔ1＋ｔ2＋ｔ3）だけ高
い位置に位置している。ただし、ｔ1は窒化シリコン層
の厚さ、ｔ2は多結晶体シリコン層の厚さ、ｔ3は下敷き
酸化シリコン層の厚さである。
【００６８】次いで、埋込酸化膜に対して高さ調整のた
めのエッチングを行なう。本発明では、この高さ調整の
ためのエッチングにおいて、内壁酸化膜７の厚さｄ以下
の厚さ分を減厚する。図９は、その最大減厚ｄ分エッチ
ングした図を示す。図９において、埋込酸化膜８ｂの上
面は、シリコン基板１の面から（ｔ1＋ｔ2＋ｔ3-ｄ）高
い位置に位置している。しかしながら通常の高さ調整の
エッチングでは、ウエットエッチングの最大のばらつき
を見込んで、その分だけ少なめにエッチングする。たと
えば、内壁シリコン膜の厚さが１２０ｎｍの場合、２０
ｎｍ程度薄いエッチングを行なうのが普通である。した
がって、そのときのエッチングの厚さｄ 1は、（ｄ-２０
ｎｍ）と考えてよい。
【００６９】次に、図１０に示すように、シリコン基板
１の上の窒化シリコン層４ｂ、多結晶体シリコン層３ａ
および下敷き酸化シリコン層２ａを、それぞれ異なるエ
ッチング液を用いて除去する。埋込酸化膜は酸化シリコ
ン膜から構成されるので、窒化シリコン層４ｂおよび多
結晶体シリコン層３ａを除去するエッチングでは、埋込
酸化膜はわずかしかエッチングされない。しかし、下敷
き酸化シリコン膜２ａのエッチングの際には、埋込酸化
膜はほぼ同じ厚さｔ3だけエッチングされる。このた
め、最終的な埋込酸化膜の上面のシリコン基板面からの
高さは、（ｔ1＋ｔ2-ｄ1）となる。この高さが、従来と
同じ所望の高さである５０ｎｍ程度、すなわち２０ｎｍ
〜８０ｎｍとなるように、窒化シリコン層の厚さ等を設
定する。通常ｄ1は内壁酸化膜厚ｄよりウエットエッチ
ングの最大ばらつき分だけ少なめに設定する。また実際
には、窒化シリコン層４ｂ，多結晶シリコン層３ａを除
去するエッチング、その他の洗浄処理によって、埋め込
み酸化膜は膜減りするため、（ｔ1＋ｔ2-ｄ1）は所望の
埋め込み酸化膜高さ以上、すなわち、（ｔ1＋ｔ2-ｄ1）
≧（所望の厚さ）となるように設定する。言い換える
と、（ｔ1＋ｔ2）は所望の埋め込み高さに高さ調整のた
めのウエットエッチング量をたしたものより高くなるよ
うに、すなわち、（ｔ1＋ｔ2）≧（所望の高さ＋ｄ1）
となるように設定する。さらに言い換えると、（ｔ1＋
ｔ2）は、内壁シリコン膜の厚さに比べて、所望の埋め
込み高さから、ウエットエッチングの最大ばらつきを減
じたもの以上になるように設定する。たとえば（ｔ1＋
ｔ2）は、内壁シリコン膜より０〜６０ｎｍ以上大きく
設定する。また、上記の窒化シリコン層の厚さｔ1は、
ＣＭＰ研磨処理によって、埋込酸化膜の最初の厚さの数
％〜１０％程度分をＣＭＰ研削された後の厚さなので、
その分も見込んで成膜する。
【００７０】次に、通常の幅のトレンチ分離帯の具体例
を説明する。通常の幅のトレンチでは、ＣＭＰ研磨を行
なった後の時点でのＨＤＰ膜８ｃの上面高さは、シリコ
ン基板より２００ｎｍ程度高い。この後、高さ調整用エ
ッチング（ｄ-２０ｎｍ）を行ない、さらに下敷きＳｉ
Ｏ2膜を除去した後では、通常の幅のトレンチを埋める
ＨＤＰ膜の上面は、シリコン基板表面からの高さ約５０
ｎｍに位置する。この高さは、言うまでもなく、従来の
製造方法によって製造した通常の幅サイズのトレンチ分
離帯の高さと同じである。
【００７１】したがって、本発明の製造方法によってト
レンチ分離帯を製造することにより、（ａ1）広幅トレ
ンチ分離帯では、トレンチ幅によらず、シリコン基板に
えぐれ等を発生させることなく確実に分離帯を形成する
ことができ、また、（ａ2）通常の幅サイズのトレンチ
分離帯では、従来と同じレベルの高さの分離帯を形成す
ることができる。従来、大きな幅サイズのトレンチ分離
帯を形成できないために、複雑なフォトレジストパター
ンを形成して、ダミーの活性領域等を形成していた。本
発明法によれば、必要な位置に、必要なサイズの分離帯
を容易に形成することができる。このため、次のような
効果を得ることができる。 （Ａ1）フォトレジストパターンの設計のために、非常
に複雑なＣＡＤ上の作業を省略することができる。 （Ａ2）従来、配線にともなって発生する寄生容量を避
けるために、配線の位置は限定されていた。本発明の製
造方法により大分離のトレンチ分離帯を配線の直下のシ
リコン基板に設けることにより、寄生容量を避けること
ができる。このため、配線パターンの設計の自由度を高
めることができる。 （Ａ3）さらに、複数本の配線を並行に配置する場合、
配線間にダミーの活性領域を設けていた。上記の配線の
直下に大きな幅のトレンチ分離帯を設けることにより、
ダミーの活性領域を設ける必要がなくなる。このため、
半導体チップのサイズを縮小することが可能になる。
【００７２】（実施の形態２）図１１は、本発明の実施
の形態２における製造方法を用いて形成した広幅トレン
チ分離帯を含む半導体装置を示す模式図である。半導体
素子が形成される活性領域３０は、広幅トレンチ分離帯
によって囲まれている。この活性領域３０を囲むトレン
チの壁には、内壁酸化膜７が形成されている。この内壁
酸化膜７は、広幅トレンチ分離帯２０の形成において、
高さ調整用エッチングや下敷き酸化膜の除去エッチング
の際にシリコン基板が露出しないように保護膜として働
いている。
【００７３】図１１における広幅トレンチ分離帯の形成
方法は、次に示すように実施の形態１における広幅トレ
ンチ分離帯の製造方法と同じである。 （Ｓ1）下敷き酸化シリコン膜／多結晶体シリコン膜／
シリコン窒化膜からなる多層膜をシリコン基板上に成膜
する。 （Ｓ2）広幅トレンチ分離帯のフォトレジストパターン
を製作して、シリコン基板に広幅トレンチを形成する。 （Ｓ3）広幅トレンチの内壁に内壁酸化シリコン膜を形
成する。 （Ｓ4）広幅トレンチを埋め込む埋込酸化シリコン膜を
成膜する。 （Ｓ5）ＣＭＰ研磨処理により、埋込酸化シリコン膜と
シリコン窒化膜とを研磨して、シリコン窒化膜を露出さ
せる。ＣＭＰ研磨終了時点では、（シリコン窒化膜の厚
さｔ1）＋（多結晶体シリコン膜の厚さｔ2）の合計が、
「内壁酸化膜の厚さｄ」と「トレンチ分離の所望の高さ
から高さ調整のエッチングの最大ばらつきを減じた長
さ」との和以上となるように調整する。 （Ｓ6）埋込酸化シリコン膜の高さ調整のエッチングを
行なうにあたり、埋込酸化シリコン膜を、上記の内壁酸
化膜の厚さ以下だけエッチングする。 （Ｓ7）多層膜を除去するエッチングを行なう。
【００７４】上記の広幅トレンチ分離帯の製造方法は、
本発明の実施の形態における広幅トレンチ分離帯のすべ
てに対して適用される。
【００７５】従来、図２７に示すように、半導体素子を
設ける活性領域の間の間隔が広い場合、広幅トレンチ分
離帯を形成することができなかったために、上述のよう
に、複雑なパターンのダミー活性領域を多数設けてい
た。本発明の製造方法における広幅トレンチ分離領域を
形成することにより、多数のダミー活性領域が配置され
る複雑なフォトレジストパターンを製作する必要がなく
なる。このため、ＣＡＤを用いた長時間にわたるフォト
レジストパターン製作作業をなくすことができる。ま
た、上記ダミーの活性領域を形成する処理工程に比べ
て、本発明の広幅トレンチ分離帯の形成の処理工程はパ
ターンが入り組んでおらず、処理工程もシンプルであ
る。この結果、ＣＡＤの複雑作業の省略による製造コス
トの低減および製造の歩留り向上を得ることができる。
【００７６】（実施の形態３）図１２は、本発明の実施
の形態３における半導体装置の製造方法により形成した
広幅トレンチ分離帯を示す図である。同図において、膜
配線１５は、層間絶縁膜１４に接して形成されている。
膜配線１５は、半導体装置としては広幅の導体であるの
で、膜配線の直下に分離帯がなければ、シリコン基板１
内の不純物領域１ａと膜配線１５との間に無視できない
寄生容量が発生する場合がある。
【００７７】しかしながら、図１２に示すように、膜配
線１５の直下に広幅トレンチ分離帯２０を膜配線に沿う
ように設けることにより、導体間の誘電体層の厚さを十
分厚くすることができる。このため、寄生容量の発生の
おそれなく、膜配線を配置することができるようにな
る。この結果、半導体装置の設計において、配線パター
ンの自由度を大幅に向上させることが可能になる。
【００７８】上記のような配線による寄生容量の防止の
ために広幅トレンチ分離帯が用いられるのは、たとえ
ば、図１３に示す半導体記憶装置のメモリアレイ３５を
取り囲む周辺領域３６である。この周辺領域には、デコ
ーダ領域３６ａ，３６ｂやセンスアンプ領域３６ｃが設
けられており、このような領域において配線に付随して
寄生容量の発生が認められる場合があった。従来、広幅
トレンチ分離帯を容易に形成できない場合、寄生容量の
発生を抑制するために、配線パターンを変えて、不純物
領域１ａの上を避けていた。配線は、半導体装置におい
て大きな比重を占めるものであり、上記のような配線パ
ターンに対する制約は、半導体装置の微細化の要求のな
かで半導体装置の設計を困難にしていた。本発明は、上
記の配線の設計への制限を取り払い、配線パターンの設
計の自由度を大きく向上させるものである。
【００７９】（実施の形態４）図１４は、本発明の実施
の形態４における製造方法を用いて形成した広幅トレン
チ分離帯を含む半導体装置の部分的な平面図である。図
１４において、２本の配線３１，３２が、並行して並べ
られている。これらの配線３１，３２は、図１２に示し
た配線１５と同様に、シリコン基板の上に配置された層
間絶縁膜の上面に接して形成されている。半導体素子が
形成されるシリコン基板の活性領域３０の周囲に、内壁
酸化膜７が形成されている点は図１１の場合と同様であ
る。
【００８０】図１４に示すように、本発明の実施の形態
４の半導体装置では、２本の配線３１，３２は、配線と
して短絡しない最小限の間隔がとられている。図２８に
示した従来の半導体装置では、平面的に見て２本の配線
の間に、短絡しない最小限の間隔より大きい幅（２Ｓ3
＋Ｌ1）のダミーの活性領域を設けていた。
【００８１】しかしながら、本発明の製造方法により広
幅トレンチ分離帯を設けることにより、上記配線間の無
駄な幅（２Ｓ2＋Ｌ1）の領域を設ける必要がなくなる。
このため、半導体装置の小型化を推進することができ
る。さらに、配線のレイアウトの自由度を増すことがで
きる。このレイアウトの自由度増大を、たとえば半導体
装置の小型化に有益に作用させることが可能である。
【００８２】なお、上記２本の配線は、絶縁層を間に介
在させれば、短絡しない最小限の間隔まで接近させても
よい。また、２本の配線に分ける必要がなければ、１本
に統合してもよい。
【００８３】上記において、本発明の実施の形態につい
て説明を行なったが、上記に開示された本発明の実施の
形態は、あくまで例示であって、本発明の範囲はこれら
発明の実施の形態に限定されない。本発明の範囲は、特
許請求の範囲の記載によって示され、さらに特許請求の
範囲の記載と均等の意味および範囲内でのすべての変更
を含むものである。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置の製造方
法において、シリコン基板に下敷き酸化シリコン層/多
結晶体シリコン層/窒化シリコン層、を形成した段階の
断面図である。
【図２】 図１のシリコン基板の上にフォトレジストパ
ターンを配置して、広幅トレンチを設けた段階の断面図
である。
【図３】 図２の広幅トレンチの内壁に、内壁酸化膜を
形成した段階の断面図である。
【図４】 図３の広幅トレンチにＨＤＰ膜を埋め込んだ
段階の断面図である。
【図５】 図４のシリコン基板上のＨＤＰ膜をＣＭＰ研
磨した段階の断面図である。
【図６】 図５のシリコン基板上のＨＤＰ膜に高さ調整
のエッチングを施した段階の断面図である。
【図７】 図６のシリコン基板上の窒化シリコン層と多
結晶体シリコン層とを除去した段階の断面図である。
【図８】 本発明の実施の形態１の通常の幅のトレンチ
分離帯の形成において、埋込酸化層と窒化シリコン層と
をＣＭＰ研磨した段階の断面図である。
【図９】 図８の埋込酸化膜を、高さ調整のために内壁
酸化膜の厚さ分だけエッチングした段階の断面図であ
る。
【図１０】 図９のシリコン基板の上の窒化シリコン
層、多結晶体シリコン層および下敷き酸化シリコン層を
エッチングによって除去した段階の断面図である。
【図１１】 本発明の実施の形態２における半導体装置
を説明する模式図である。
【図１２】 本発明の実施の形態３における半導体装置
を説明する模式図である。
【図１３】 本発明の実施の形態３における半導体装置
の広幅トレンチ分離帯が配置される領域を説明する模式
図である。
【図１４】 本発明の実施の形態４における半導体装置
を説明する模式図である。
【図１５】 従来の半導体装置の製造方法において、シ
リコン基板の上面に接して下敷き酸化シリコン層、多結
晶体シリコン層および窒化シリコン層を、順次、形成し
た段階の断面図である。
【図１６】 図１５のシリコン基板上にフォトレジスト
パターンを配置して窒化シリコン層をエッチングした段
階の断面図である。
【図１７】 図１５のシリコン基板に、通常の幅のトレ
ンチを設けた段階の断面図である。
【図１８】 図１７のトレンチ内面に内壁酸化膜を形成
した段階の断面図である。
【図１９】 従来の半導体装置の製造において、通常の
幅のトレンチを埋込酸化膜を埋め込んだ段階の断面図で
ある。
【図２０】 図１９のシリコン基板上の埋込酸化膜をＣ
ＭＰ研磨した段階の断面図である。
【図２１】 図２０のシリコン基板上の埋込酸化膜を高
さ調整のためにエッチングした段階の断面図である。
【図２２】 図２１のシリコン基板上の下敷き酸化層/
多結晶体シリコン層/窒化シリコン層を除去した段階の
断面図である。
【図２３】 従来の半導体装置の製造において、広幅ト
レンチを埋込酸化膜で埋め込んだ段階の断面図である。
【図２４】 図２３のシリコン基板上の埋込酸化膜と窒
化シリコン層とにＣＭＰ研磨処理を施した段階の断面図
である。
【図２５】 図２４のシリコン基板の埋込酸化膜を高さ
調整のためにエッチングして、シリコン基板が露出した
段階の断面図である。
【図２６】 図２５のシリコン基板上の多結晶体シリコ
ン層を除去するエッチングを行なった段階の断面図であ
る。
【図２７】 従来の半導体装置において半導体素子を形
成する活性領域を取り囲む分離領域に、多数のダミーの
活性領域を配列した構成を示す平面図である。
【図２８】 従来の半導体装置において、２本の配線の
下方のシリコン基板に多数のダミーの活性領域を配列し
た構成を示す平面図である。
【符号の説明】
１ シリコン基板、２，２ａ，２ｂ 下敷き酸化シリコ
ン層、３，３ａ，３ｂ多結晶体シリコン層、４，４ａ，
４ｂ 窒化シリコン層、５ フォトレジストパターン、
６ トレンチ、７ 内壁酸化シリコン膜、８，８ａ，８
ｂ，８ｃ 埋込酸化膜（ＨＤＰ膜）、１４ 層間絶縁
膜、１５ 配線、２０ 広幅トレンチ分離帯、３０ 活
性領域、３１，３２ 配線、３５ メモリアレイ領域、
３６ 周辺領域、３６ａ，３６ｂ デコーダ回路領域、
３６ｃ センスアンプ回路領域、ｔ1 窒化シリコン層
の厚さ、ｔ2 多多結晶体シリコン層の厚さ、ｔ3 酸化
シリコン層の厚さ、ｄ 内壁酸化シリコン膜の厚さ、Ｌ
1 ダミー活性領域のサイズ、Ｓ1 ダミー活性領域間の
間隔、Ｓ2 ダミー活性領域と活性領域との距離、Ｓ3
ダミー活性領域と配線との距離、Δｈ ＣＭＰ研磨のデ
ィッシングにより埋込酸化層の上面の窒化シリコン層上
面からの低下分。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA14 AA35 AA44 AA47 AA74 AA77 AA79 BA01 BA02 BA08 CA11 CA17 DA02 DA04 DA23 DA24 DA28 DA33 5F033 UU01 XX24

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板の主表面の上に、酸化シリ
    コン層、それより上層に位置する多結晶体シリコン層、
    およびそれより上層に位置する窒化シリコン層を含む多
    層膜を形成する工程と、 前記多層膜をパターニングし、さらに、前記シリコン基
    板に素子分離用のトレンチをエッチングする工程と、 前記多層膜の側壁を含む前記トレンチの内壁面を酸化し
    てその内壁を覆う内壁酸化シリコン膜を形成する工程
    と、 前記内壁酸化シリコン膜に被覆されたトレンチを埋める
    とともに前記窒化シリコン層の上面に接するトレンチ酸
    化層を形成する工程と、 前記トレンチ酸化層と前記窒化シリコン層とをＣＭＰ研
    磨して、前記窒化シリコン層の厚さを所定厚さとして、
    その窒化シリコン層が露出するようにＣＭＰ研磨する工
    程と、 前記トレンチ酸化層がＣＭＰ研磨されて形成されたトレ
    ンチ酸化膜を、トレンチ分離帯高さの調整のために、前
    記内壁酸化シリコン膜の厚さ以下の厚さだけエッチング
    する工程とを備える、半導体装置の製造方法。
  2. 【請求項２】 前記ＣＭＰ研磨後の窒化シリコン層の厚
    さと、前記多結晶体シリコン層の厚さとの合計が、前記
    内壁酸化シリコン膜の厚さに比べて、所望の分離高さか
    らトレンチ分離高さ調整のための前記エッチングの最大
    ばらつきによる高さの変化分を減じた分以上大きい、請
    求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 前記窒化シリコン層は、前記ＣＭＰ研磨
    において減厚される分を見込んで成膜する、請求項１ま
    たは２に記載の半導体装置の製造方法。
  4. 【請求項４】 前記高さの調整のエッチングにおける前
    記トレンチ酸化膜のエッチングレートが、前記内壁酸化
    シリコン膜のエッチングレートよりも大きいように、前
    記トレンチ酸化層を形成する、請求項１〜３のいずれか
    に記載の半導体装置の製造方法。
  5. 【請求項５】 前記トレンチ酸化層の形成において、Ｈ
    ＤＰ(High DensityPlasma)法を用いて酸化層を成膜す
    る、請求項１〜４のいずれかに記載の半導体装置の製造
    方法。
  6. 【請求項６】 前記トレンチ分離帯高さ調整のために行
    なうエッチングにフッ酸を用いる、請求項１〜５のいず
    れかに記載の半導体装置の製造方法。
  7. 【請求項７】 前記トレンチは、平面的に見て少なくと
    も１つの活性領域を含むシリコン基板の大分離帯領域に
    おいて、前記大分離帯領域に含まれるそれぞれの活性領
    域の縁周に沿って形成された活性領域外周壁と、前記大
    分離帯領域の縁周に沿って形成された大分離帯領域内周
    壁との間の分離領域がエッチングされることによって形
    成され、前記内壁酸化シリコン膜は、前記活性領域外周
    壁と前記大分離帯領域内周壁とに形成され、前記トレン
    チ酸化層が前記トレンチを埋めるように形成される、請
    求項１〜６のいずれかに記載の半導体装置の製造方法。
  8. 【請求項８】 前記トレンチは、平面的に見て、シリコ
    ン基板上の層間絶縁膜の上面に接する配線に沿って帯状
    に、前記シリコン基板に形成される、請求項１〜７のい
    ずれかに記載の半導体装置の製造方法。
  9. 【請求項９】 前記配線が並んで配置された第１および
    第２の配線であり、前記トレンチが、平面的に見て前記
    第１および第２の配線を含む帯状領域として形成され
    る、請求項１〜７のいずれかに記載の半導体装置の製造
    方法。
  10. 【請求項１０】 第１のトレンチ分離帯と、前記第１の
    トレンチ分離帯より幅の広い第２のトレンチ分離帯とを
    備える半導体装置であって、前記第１および第２のトレ
    ンチ分離帯が、前記請求項１〜９のいずれかに記載の半
    導体装置の製造方法によって製造された半導体装置。
  11. 【請求項１１】 シリコン基板に、第１のトレンチ分離
    帯と、前記第１のトレンチ分離帯より幅の広い第２のト
    レンチ分離帯とを備える半導体装置であって、 前記第１のトレンチ分離帯の上面の位置が、シリコン基
    板の主表面から２０ｎｍ〜８０ｎｍ高い位置にあり、 前記第２のトレンチ分離帯の上面の位置がシリコン基板
    の主表面よりも低い位値にあり、前記第２のトレンチ分
    離帯のトレンチの内壁を覆う内壁酸化シリコン膜の前記
    第２のトレンチの開口周縁部の厚さが前記トレンチの底
    部における厚さよりも薄く、 前記第２のトレンチ分離帯が、その第２のトレンチを埋
    める酸化シリコン膜のＣＭＰ研磨の際に、ディッシング
    を生じるほどの幅を有する、半導体装置。
  12. 【請求項１２】 前記第２のトレンチ分離帯の幅は、狭
    い箇所でも６μｍある、請求項１１に記載の半導体装
    置。
  13. 【請求項１３】 前記第２のトレンチ分離帯の領域に半
    導体素子が設けられる活性領域が含まれ、その活性領域
    を囲む外周壁が前記内壁酸化シリコン膜に覆われ、第２
    のトレンチ分離帯の幅は、その第２のトレンチを埋める
    酸化シリコン膜の幅から構成される、請求項１１または
    １２に記載の半導体装置。
  14. 【請求項１４】 前記シリコン基板の上に層間絶縁膜
    と、その層間絶縁膜の上面に接する配線とを有し、 前記第２のトレンチ分離帯は、平面的に見て、前記配線
    に沿って前記配線を含むように配置されている、請求項
    １１〜１３のいずれかに記載の半導体装置。
  15. 【請求項１５】 前記配線が並行する複数本の配線から
    構成され、前記第２のトレンチ分離帯が、平面的に見
    て、前記複数本の配線に沿って前記複数本の配線をとも
    に含むように配置されている、請求項１４に記載の半導
    体装置。
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