TW512486B - Semiconductor device and manufacturing method thereof - Google Patents

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TW512486B
TW512486B TW090132756A TW90132756A TW512486B TW 512486 B TW512486 B TW 512486B TW 090132756 A TW090132756 A TW 090132756A TW 90132756 A TW90132756 A TW 90132756A TW 512486 B TW512486 B TW 512486B
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film
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silicon
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Kojiro Yuzuriha
Naoki Tsuji
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Mitsubishi Electric Corp
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Description

512486 五、發明說明（1) 【發明之背景】 【發明之領域】 本發明係關於一種半導體裝置及其製造方法；說得更力口 具體一點，本發明係關於一種具有溝槽狀分離帶之半導體 裝置及其製造方法。 【先前技術之描述】 在DRAM(Dynamic Random Access Memory :動態隨機存 取記憶體）、SRAM (Static Random Access Memory ··靜離、 隨機存取記憶體）和快閃記憶體等之半導體裝置，於半導"' 體基板之許多部位上，設置絕緣用分離帶。向來係使用 L0C0S(Local Oxidation of Silicon ··矽局部氧化物）式 分離’但是，隨著前述半導體裝置之微細化之進展，而X導 致在分離帶’專門使用該適合微細化之溝槽狀分離帶。
接著’使用圖式，而就一般之溝槽狀分離帶之製造方 法，進行說明。首先，在矽基板i 〇1上，形成例如厚度 50nm之底塗狀氧化矽層（Si〇1 2膜）1〇2。形成底塗狀氧化石夕
Si 〇2膜）102，以便於調整溝槽狀分離帶之高度。接 著，在底塗狀氧化矽層上，堆積厚度1〇〇nm之多結晶質石夕
層γ〇3此外，在該多結晶質矽層1 03上，堆積厚度3〇〇nm 化矽層（SiN膜）1〇4(圖15)。氮化矽層1〇4係發揮作 CMP研磨中之阻障層之功能。 …、 ，形成對應於設置溝槽狀分離帶之區域之光阻劑圖 1 1 Π4接著，在罩幕使用該光阻劑圖案，而對於氮化矽 2 ㈣4，進行圖案化（圖16)。然後，除去光阻劑圖案 五、發明說明（2) 105。接著，木蓄莫社 於多結晶質碎们03^ f^案化過之氮化⑪層1G4a ’而對 罩幕使用這些圖案 石夕層1 02 ’進行韻刻。此外’在 之溝槽106 (圖17、）。夕社曰基j反上，形成例如深度0.5 _ 化石夕膜。除此之外，在M 1 03係容易形成内壁氧 矽膜之姓刻之時，多/ ^刀離帶而進行所埋入之氧化 然後，在除去溝槽二^1:3係保護石夕基板。 壁上，护成如Α后☆矛面破壞層之後，接著，在溝槽内 成Ή如厚度1 20nm之氧化矽膜（ 氧化膜。）1 07 (圖1 ^ # /朕（以後，稱為内壁 所锆、f & 政α囡8 )。邊内壁氧化膜1 〇 7，係正如後面 :ΪΓ卜】基f101之短路防止用絕緣膜之功 入至溝样中二:’：亥内壁氧化膜10 7 ’係發揮# 4;由於埋 if曰：；狀氧化石夕膜（以後，稱為埋入狀氧化 、）和夕基板101間之熱膨脹係數之差里之所造成之_ 力之緩和層之功能。 左/、之所k成之應 於厚度1 "m之前述之埋入狀絕緣層108，以便 ϊ 壁氧化膜107之溝槽106中（圖19)。然 ΓΜΡ研麻、氧化矽（Sl°2 )作為主成分之糊漿，而進行 磨。CMP研磨係考量到晶圓面内之研磨速度，而進行 ，U以便於露出氮化石夕層1 0 4 a (圖2 0 )。 在進行該CMP研磨之時，考量其研磨速度之不均一性， 而，過，蝕刻HDP膜厚度之10 %份量。藉由該過度蝕刻， 見氮化石夕層1 〇 4a研磨1 〇 〇nm之區域。然後，為了調整 溝槽分離之高度’因此’藉由HF (氣化氫）液體，而進行 蝕刻，以便於使得埋入狀氧化膜1〇8a，降低25〇nm (圖21
512486 五、發明說明（3) )。接著，除去氮化矽層、多結晶質矽層和底塗狀氧化石夕 層。結果’正如圖2 2所顯示的，可以形成由矽基板面開始 之高度大約50nm、也就是自0ηιη開始至l〇〇nm為止之溝槽狀 分離帶。 可以藉由使用前述之方法，而形成具有一般幅寬之溝槽 狀分離帶。在一般幅寬之溝槽狀分離帶之形成中，正如圖 20所顯示的’溝槽氧化膜之上面和氮化矽層之上面，係成 為共通面。 【發明所欲解決之問題】
但是’為了形成寬幅溝槽狀分離帶，因此，在藉由前述 ’方法而在寬幅溝槽埋入溝槽氧化矽層（以後，稱為溝槽 氧，層或溝槽氧化膜。）之時，形成圖2 3所示之形狀之溝 =氧，層108。然後，對於溝槽氧化層，進行CMp研磨，而 露出虱化矽層1 〇4a。此時，寬幅溝槽之溝槽氧化膜（以 後，稱為溝槽氧化層或溝槽氧化膜。）1〇8a之上面，係由 於凹陷（dishing)而低於氮化矽層1〇“之上面，以致於 5 Ϊ Ϊ狀（圖24 )。在以後之說明中，則有將該溝槽 ^ 、轉：、、、埋入狀氧化膜之狀態發生。具體地說，寬幅溝
二之^ ^狀氧化膜1〇8a之上面，係低於氮化矽層104a之上 面，例如低於l〇〇nm。 h/U、了調整溝槽狀分離帶之高度’ 此，進行藉由 氳）液體之所造成之蝕刻，而減少埋入狀化 膜、例如250nm之厚度。藉由該HF (銳化氫）液體之所造 成之蝕刻，以便於正如圖25所顯示的，在寬幅溝槽之側壁
512486 五、發明說明（4) ϋ卩、於底塗狀氧化矽層1〇2之端部下 後，在藉由敍刻而除去多结晶質 土 對於成Α功；不山咮云夕、，口日日貝矽層1 〇3a之時，同樣地 訂於成為矽而露出之矽基板之部分， 著内方而對於所露出之石夕部分 ^ #。果，、 示的，形成空孔ln。 進仃挖孔，正如圖26所顯 充^If違樣之凹陷之時’寬幅溝槽狀分離帶，係益法 功能。^，發生短路等⑽砂基板之各個區域之 入：$化η°道起因於像前述這樣之溝槽狀分離帶之埋 $l 而導致石夕基板呈凹陷之現象，因此，提 m;:止；基板之凹陷之方法。例如提議在藉由研磨 而呈千坦化之後，對於撣入辟备 ^ ^ 減輕埋入狀氧化膜和預定半導形 (广專利特開2°〇"8365號公報） 狀絕终θ π V '设由於寬幅溝槽狀分離帶之埋入 席田7 f t 發生凹陷。因此，該方法係並益法 使用在成為本發明對象之寬幅溝槽狀分離帶之形成上…、。法 此外，也提議不僅是在溝槽之内壁，也在由矽基板 開始出於上部之埋入狀氧化膜之側面上，形成心用 以凋正为離帶向度之蝕刻而具有高度耐蝕 之方法（日本專利特開平1"4〇95〇號公報）。但是在匕宽膜 幅溝：狀分離帶之埋入狀絕緣層之CMP研磨中而纟 ： 之狀悲下，該方法係無法產生效果。 曰 此外，向來在使得形成半導體元件之活性區域間呈 第8頁 C:\2D-00DE\91-03\90132756.ptd 512486
MZ480 五、發明說明（6) -- (trench)狀分離帶也不會產生矽基板之凹陷而形、成溝槽 (trench)狀分離帶之半導體裝置之製造方法及具有該溝 槽（trench )狀分離帶之半導體裝置。本發明之其次之目 系藉由該主要目的之達成而不需要進行複雜之虛設之 /區域之配置排列並且不冑I分割I線而形成無用之區 本發明之半導體裝置之 在石夕基板之主表面上， 化石夕層之上層之多結晶質 上層之氮化矽層之多層膜 還具有： 製造方法，係具有： 形成包含氧化矽層、位處於該氧 石夕層和位處於該多結晶質矽層之 之作業。此外，該製造方法，係 對於該多層 逆仃圖案化 亚且，在矽基板 元件分離用溝槽之作業 成：ϋ 3:二^膜側壁之溝槽之内壁面，進行氧化，而 形成埋入至被覆於二:【石夕膜之作業；以及， 氮化石夕層上面之溝槽氧；上=槽中同時連接 係還具有： 3之作業。此外，該製造方法 對於溝槽氧化層和前述广 式拋光）研磨，使得Μ各氮化矽層，進行CMP(化學機械 為了露出該氮化矽層而、=層之厚度，成為規定之厚度， 作業；以及， 订CMP(化學機械式拋光）研磨之
為了溝槽狀分離帶之高户 化層進行CMP研磨而彤士阿又之調整，因此，僅對於溝槽氧 成之溝槽氧化膜，進行餘刻，成為
五、發明說明（7) 内f氧士石夕膜厚度以下之厚度之作業。 之二由研别廢述幸之構成’以便於即使由於寬幅溝槽狀分離帶中 )之中央部上理面之凹陷而導致溝槽氧化膜（埋入狀氧化膜 整高度之:虫刻：=地；Ϊ，也並不會因為用以調 刻，’藉著由於-直呈成膜狀態下之：壁 =§亥内壁氧化膜上之凹陷之所造成 以 直呈成膜狀二i 4夕基板卩。也就是說，至少藉由一 且主成膜狀恶下之内辟盡 在高产项敕夕I ^ 而保護石夕基板之端部。 厚度份量之溝槽氧化肢夕細d aa虱化矽膜之；度以下之 邱夕A , 化膑蝕刻的話，則同樣地並盔對於入 部之成為氧化矽物之内壁氧化矽膜， 二對於王 部。 ▼之冋度°周正之蝕刻中，並無露出矽基板之端 然後，進行除去石夕基板上之多結 :二;露出：基板之端部的話，則由二二夕 兩山J液而^致矽基板被蝕刻呈凹陷。但是，由於沐盔 路出矽基板之端部，因此，合；並… 呈凹陷。 w不0由於蝕刻而使得矽基板 在除去該多結晶質矽層之後，對於 行餘刻，而除去該底塗用氧 ，並：：層2 不會，，板。因此，秒基板係陷但疋，並 果間早地說，藉由前述之構成，以便於在溝槽狀分離 第11頁 C:\2D-mDE\91-03\90132756.ptd 五、發明說明（8) 11南度調整用#刻之後、多結晶質矽之蝕刻之前，並不 曰二出石夕^板之端部，因此，並不會使得矽基板呈凹陷。 此夕’在則述之多層膜，於成為CMP研磨時之阻障層之氮 化石夕層和底塗狀氧化矽層之間而配置多結晶質矽之理由， f正如以下所敘述的。在用以形成内壁氧化矽膜之内壁之 氧化處理之時，使得多結晶質矽層之端部，發生氧化，而 形成内壁氧化矽膜。形成在該多結晶質矽層之端部上之内 壁氧化石夕膜’係在第1溝槽狀分離帶，隆起於更加高於矽 基板之主表面之上方’而能夠避免電場集中。由於避免像 這樣之電場集中之目的，而形成前述之多結晶質矽層。 此外’ Θ述之溝槽狀分離帶之高度調整之蝕刻，係藉由 CMP研磨處理而用以調整該並不會發生凹陷之一般幅寬之 溝槽狀分離帶之高度之蝕刻。可以說是在該高度調整之蝕 刻時，即使是一般幅寬之溝槽狀分離帶，也可以蝕刻相同 於寬幅溝槽狀分離帶之溝檜氧化層之厚度份量。配合蝕刻 ，之濃度、溫度等，而以浸潰在蝕刻液中之時間，調整該 =度調整之蝕刻。此外，在藉由乾式蝕刻而進行蝕刻之狀 態下，藉由加減規定之蝕刻厚度之調整要因，而進行蝕 刻0
在本發明之半導體裝置之製造方法， 化石夕層之厚度和多結晶質石夕層之厚度之合計，比起内：氧 化矽膜之厚度，係可以大於由所要求之分離用高度而減去 用以調整所要求之高度之蝕刻之最大不均勻而造成之高度 變化份量之份量以上。
512486 五、發明說明（ίο) -— 估計在CMP研磨中之厚度減少之份量，而進行成膜。 可以藉由該構成，而在CMP研磨處理中，於成為阻障層 之氮化砍層，確實地停止CMP研磨處理，並且，在溝槽& 分離帶之高度調整之蝕刻中，保護矽基板上之多層膜。 在本發明之半導體裝置之製造方法中，可以形^溝槽氧 化層，以便於使得高度調整之蝕刻中之溝槽氧化膜之蝕刻 速度，大於内壁氧化矽膜之蝕刻速度。 可以藉由該構成，以便於對於溝槽氧化層，進行規定之 高度減厚之蝕刻，並且，還確實地透過内壁氧化矽膜而保 護矽基板。但是，也最好不要太過於減小溝槽氧化層之蝕 刻速度。 在本發明之半導體裝置之製造方法中，於溝槽氧化層之 形成’可以使用HDP(High Density Plasma :高密度電漿） 法，而形成氧化層薄膜。 如果藉由HDP(高密度電漿）法的話，則能夠形成高密度 之氧化石夕層（埋入狀氧化膜）。因此，可以確實地達到溝槽 狀分離帶之絕緣性。該溝槽絕緣層係並非HDp (高密度電漿 )膜，可以藉由CVD法而形成TEOS膜（Tetra-Ethly - Ortho-Silicate :四乙基原矽酸鹽），也可以形成HT〇 (High
Temperature Oxidation :高溫氧化物）膜。 在本發明之半導體裝置之製造方法中，可以在用以調整 溝槽狀分離帶之高度而進行之钱刻中，使用氟酸。 可以藉由該構成，而以高蝕刻速度，呈選擇性地對於溝 槽氧化層’進行姓刻。此外，可以在前述之溝槽狀分離帶
5124^0 五、發明說明（11) 高度之調整之蝕刻上，使 蝕刻 的話，4合右&、土 gΛ 木精甶乾式钱刻 曰有“、、法呈遠擇性地對於溝槽氧 狀”生，但是’限制溝槽氧化層飯刻至内 厚度以下，而並不會露屮Μ * >Ί 土虱化矽Μ之 冬姓曰皙石夕屏；& 夕土板 邛。藉由氮化石夕層、 夕=二貝夕層和軋化矽層，而保護溝槽周邊部之 蝕刻而被除去。…、口為比起内土乳化石夕膜還更早期之 在本發明之半導體裝置之製造方法中，可以在呈平面地 觀察而至少包含!個之活性區域之石夕基 呈千：也 中，^於包含在大分離帶區域中而沿著各刀:二域區 域之緣邊之所形成之活性區域外圍壁和沿著大分離城 之緣邊之所形成之大分離帶區域内圍壁之間之分離區^: 進行蝕刻，以便於形成溝槽’内壁氧化矽膜係可以ς丄 活性區域外圍壁和大分離帶區域内圍壁上，並且，^ 成溝槽氧化層，以便於埋入前述之溝槽中。 / 藉由该構成，而並不需要在大分離帶區域上，配 虛設之活性區域，並且，在半導體裝置之設計等，並 要例如在CAD上，進行呈長時間地形成複雜圖案之作而 因此，可以降低半導體裝置之製造成本，並且，使也 呈間單化’結果’能夠得到良品率之提升。 在本發明之半導體裝置之製造方法中，溝槽係可以呈肀 面地觀察而包含接合在矽基板上之層間絕緣膜上面之線 並且呈帶狀地形成在矽基板上。 —^ 向來，為了使得配線之幅寬變大而層間絕緣膜之厚度變
C:\2D-CODE\91-03\90132756.ptd 第15頁 五、發明說明（12) 薄，因此，無法在預測寄生電容量發生之部位上，設置配 線。因此，對於配線之佈局，受到相當大之限制。可以藉 由透過前述之構成，而在配線正下方之矽基板内，設置寬 幅溝槽狀分離帶，以便於能夠使得絕緣層之厚度，變得非 常的#，而可以忽視寄生電容量。結果，能夠擴大配線饰 局之自由度’例如可以有助於半導體裝置之小型化。 在本發明之半導體裝置之製造方法中，配線係為可以呈 排列配置之第丨配線和第2配線’而溝槽係為可以呈平面地 觀察而形成為包含第1配線和第2配線之帶狀區域。 正如前面所敘述的，在設置2條配線之狀態下，呈平面 地觀察，而在該2條配線之間，設置排列虛設之活性區 域。該配線間之虛設之活性區域係為無用之區域。由於藉 由前述之構成，而在配線間，並無配置虛設之活性區域， 因此’可以有助於半導體裝置之小型化。此外，也能夠自 由地進行配線之佈局，因此，由該配線佈局之自由度之擴 大而能夠有助於半導體裝置之小型化。 本發明之半導體裝置，係具有第丨溝槽狀分離帶和幅寬 更加寬於第1溝槽狀分離帶之第2溝槽狀分離帶之半導體裝 置。該裝置係藉由前述本發明之任何一種之半導體裝置之 製造方法而製造第1溝槽狀分離帶和第2溝槽狀分離帶之半 導體裝置。 可以藉由該構成，而在並無矽基板之凹陷發生之狀態 下，寬幅溝槽狀分離帶，並且，使得一般幅寬之溝槽狀分 離帶之高度，成為相同於習知之高度。因此，可以藉由本
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512486 五、發明說明（13) 發明之覓幅溝槽狀分離帶，而構成向來之配置排列虛設之 活性區域之大分離區域。結果，能夠不進行形成虛設之活 性區域之配置排列之CAD作業。 本發明之半導體裝置，係在矽基板具有第丨溝槽狀分離 ▼和幅見更加寬於第1溝槽狀分離帶之第2溝槽狀分離帶之 I置。在邊半導體裝置，第1溝槽狀分離帶之上面位置係 位處在由石夕基板面開始高5〇nm左右之高度、也就是自〇nm 開始至lOOrin^之範圍内之位置上。此外，第2溝槽狀分離帶 之上面位置係位處在低於石夕基板主表面之位置上，覆蓋第 2溝槽狀分離帶之溝槽内壁之内壁氧化膜之溝槽之周邊部 之厚度係更加薄於溝槽底部之厚度，第2溝槽狀分離帶， 係具有在進行埋入至該第2溝槽之氧化矽膜之CMp研磨時而 能夠產生凹陷之幅寬。 可以藉由該構成，以便於即使是在例如CMp研磨時而第2 溝槽狀分離帶發生凹陷之寬幅之大分離區域，也能夠在石夕 基板並無發生凹陷之狀態下，形成寬幅溝槽狀分離帶。此 時，一般幅寬之溝槽狀分離帶之高度，係可以在一般之高 度範圍内。結果’可以在並無使用虛設之活性區域之狀態 下’構成大分離區域，能夠省略用以形成虛設之活性區域 之配置排列之CAD作業。 在前述本發明之半導體裝置中，可以使得第2溝槽狀分 離帶之幅寬，即使是在狹窄部位，也有6 # m。 即使是在像這樣狹窄幅寬之狀態下，也必須形成最少1 個之虛設之活性區域，但是，可以藉由前述之構成，而消
C:\2D-C0DE\91-03\90132756.ptd 第17頁 五、發明說明（14) 除虛設之活性區域 在前述本發明之半導體裝 域二包含设置半導體元件於第2溝槽狀分離帶之 承+生區域’包圍該活性區域 區域 之外圍壁係被内壁氧化矽膜而承:生區i或，包圍該活性區』 之幅寬係由埋入至該第2溝槽中设盍/主，第2溝槽狀分離帶 的。 氧化矽膜之幅寬而構成 可以藉由本發明之寬幅 述這樣之活性區蜮之大分離曰=分離帶，而構成包含像前 ，之活性區域之作業量。即:丄。結果，能夠省略形成虛 藉由埋入至溝槽中之溝槽 3有活性區域，畢竟也可以 狀分離帶之幅寬。 膜之幅寬，而決定寬幅溝才接 /前述本發,曰 絶緣膜以及该層間絕緣膜 於矽基板上，具有層間 狀分離帶係呈平面地觀察 =所接合之配線，第2溝槽 配線。 ⑦ 沿著配線進行配置以便於包含 藉由該構成，以致於在 間’形成夾住絕緣膜 L ϋ石夕基板之不純物區域之
I 導體裝置之錯誤動柞之°生電容量，結果，也會有成為半 線佈局上而受到Α=原因之狀態發生。因此，會有在配 成，而能夠自由之狀態發生。可以藉由前述之構 配線佈局之自由声配線，進行佈局。結果，能夠提高 之小型化，而達=二此外，還可以使用在例如半導體裝置 在前述本發明< =線佈局之自由度之增大。 複數條配線而構導體褒置中，配線係可以由呈並行之 战的’第2溝槽狀分離帶係可以呈平面地
C:\2D-C0DE\91-03\90132756.ptd 第18頁 五、發明說明（15) 觀察而沿著複數條配綠 線。 7進仃配置以便於一起包含複數條配 了以猎由該構成，而 一 平面地觀察：還能夠節佈局之自由度。此外，呈 無用區域之虛設之活性，=明在複數條配線間而設置成為 區域。結[能夠促習知構造中之所產生之無用 【較佳具體例之說明】ν體裝置之小型化。 接者，使用圖式，而 (實施形態1 ) 而就本發明之實施形態，進行說明。
I 圖1〜圖7係說明在太恭ΒΒ > — 製造方法中而形成寬巾5、;二，貫施形態1之半導體裝置之 先，在石夕基板u 帶之方法之圖式。首
Si〇2m。接*，在节f二度調整用之底塗狀氧化石夕層之 之薄膜。接著，在^'士 ί之上面，形成多結晶質矽層3 之薄膜。使彳曰1新彳t、°晶質矽層3之上面，形成氮化矽層4 蚀/曰^ ,吏化矽層之厚度變薄。在本實施形態中，
1 吏传'该氮^化石夕層$厘# 丄、 〜、1P 子度，成為例如1 5 Onm之厚度（圖i )。 w後，在氧化矽層2上，形成机罟宫萨、、鲞 案5。接著，使用兮朵阳卞|成°又置寬巾田溝才曰之光阻劑圖 a ^ 使用6玄先劑圖案5，作為罩幕，而對於f卟 矽層4進行蝕刻。此外，在 耵於虱化 尽然後，使得氮化矽層4下側之寬幅溝槽之内壁面，發 氧化，以便於藉由内壁氧化膜7而覆蓋住溝槽内壁面" 。内壁氧化膜之厚度係為大約12〇11111左右。此時，氮化°矽
512486 五、發明說明（16) 層4a係幾乎並無發生氧化。然後，藉由HDp (iligh Density Plasma :高密度電漿）法，而形成以氧化矽 (S 1 〇2 )作為主成分之埋入狀氧化膜8之薄膜，以便於埋 入至藉由内壁氧化膜之所覆蓋住之寬幅溝槽中。在以後之 說明中’將使用HDP法而進行成膜之氧化石夕膜，稱為jjDp 膜。HDP膜8之厚度係大約為1〇〇〇nm( 圖4)。 在HDP膜之成膜時，作為氣體成分，係使用氬、氧 (〇2)和石夕烧（SiH4)，該氣體成分之混合比例係為Ar /〇2 /
SiH4 —（40 〜100)/(40 〜ι〇〇)/(4〇 〜i〇〇)sccm。此時之 薄模形成時之處理室溫度係為丨〇 〇 左右。 丨_ 可以不使用高密度電漿，而藉由化學氣相蒸鍍法（CVD ··
Chemical Vapor Deposition)，以便於埋入3102膜。在藉 由該CVD法而埋入作為Si〇2膜之TE0S(Tetra —Ethly — Ortho -Si 1 1 cate :四乙基原矽酸鹽）膜之狀態下，則以混合氣 體之比例成為TE0S/N2 = (80〜120) /( 180〜220) seem j 在6 0 0〜7 0 0 °C，進行成膜。此外，同樣地，在藉由cvd法 而埋入作為Si 02 膜之 HTO (High Temperature Ox i da 11 on :高溫氧化物）膜之狀態下，則以混合氣體之比 例成為DCS (Di-Chloro-Silane :二氯石夕烧）/Ν20/Ν2 = (130 〜1 70 )/( 1 30 〜1 70 )/(450 〜55 0 )sccm，在720 〜780 暑 °C，進行成膜。 在進行藉由前述溝槽之S i 〇2膜之所造成之埋入之後，接 著，對於HDP膜8和氮化矽膜，進行CMP研磨，一直到露出 氮化矽膜4a為止。圖5係顯示前述之CMP研磨之結果、也就
90132756.ptd 第20頁 512486 五、發明說明（17) ^露出氮化梦膜4b之狀態之圖式。在圖5中，由於⑽ 磨，而在埋入至大分離溝槽中之HDp膜 表 、研 =凹陷，而使得H_8a之上面，低於“石夕^^由 在圖5中’ CΜP研磨結走日本夕μηp喊q J斤 度差異-，係由於凹陷= 上，係成為幾乎相同於矽基板1表面之高度。膜8 、精後面之用以調整溝槽分離之高度之HDP膜之ϋ缺 而進行之蝕刻中，抑制該蝕刻深度，成為更加薄於内辟^ (Κ6) ° 膜问度之蝕刻中，蝕刻深度係更加薄於内壁 d。結果，即使藉由CMP研磨之凹陷而使得埋氧匕 如何怎樣地呈陷落，也並不會露出石夕基1。 - ϊ Ξ:: ϊ ί :ί刻，係可以正如HF (氟化氫）液體飯刻 在藉由HF (氣化氫）液體而進行之敍刻中4 大虱化膜之南度調整上而使用乾式蝕刻之時，不僅 ，/氮化矽膜4係也被蝕刻。不論是在任何-種 忍下，如果埋入狀氧化膜之蝕刻深度 2度d以下的話，則在刻之時間點，並不會 狀ΪΪί，刻之狀態下，氮化㈣、多結晶質石夕膜和底塗 狀夕膜係^被#刻。但是’纟塗狀氧切熱、多結晶質
五、發明說明（18) ---- 石:,和氮化石:膜4b間之合計厚度，係可以比起溝槽上部 斗'备亡之内壁氧化膜之厚度和埋入狀氧化膜之厚度之合 ;十：=更加容易地變厚。因此，在前述溝槽狀分離帶之高 『凋用之蝕刻之時間點，並不會露出矽基板（參照圖7 ，二ίίίϊί質矽膜之蝕刻時，並無露出矽基板的話， 氧化膜7而被覆住。並不會由於後面之 因此“夕基板係並無該内壁氧化膜之厚度。 同時進行前述寬幅溝槽狀分離帶 ,, 寬之溝槽狀分離帶。Η 8将gg _ / 形成，也形成一般幅 埋入狀氧化膜進二之溝槽而對於 化膜，係不同於寬幅:/„上剖面圖。該埋入狀氧 陷。因此，埋入狀氧化^ 0大氧化膜，而並無發生凹 矽層4b上面之共通Φ i 、= 面，係位處在相同於氮化 係位處在僅更加ΐ:ί基:Γ表^ 上。但*，t丨係為氮化石夕層 之位置 接著切層之厚度。 在本發明中，於該用整调，高度之蝕刻。 =圖式。在圖9中，埋人狀氧化膜⑽之上=5^份 是i般之面Λ始而高達“+t2M-d)之位置上t 阿度調整之餘刻中，預估濕式餘刻之最大^ 9〇ί 32756^7 第22頁 ΙΖΗ-δΟ 五、發明說明（19) =均句’為了減少該最大之不均勻之份量，因此，進行蝕 ;20列^ ^内壁石夕膜之厚度為12〇nm之狀態下，一般係進 度心為（d-2〇nni)银刻。因此，可以認為此時之餘刻厚 除如上圖Λ所：示的，分別使用不同之触刻液，而 氧化石夕芦 虱化^層扰、多結晶質矽層3a和底塗狀 在除去I化软fyl入狀氧化膜係由氧化矽膜所構成。因此， =和多結謝層3a之㈣中，僅州 日是’在底塗狀氧切膜…刻 ’由最後之埋入狀氧化膜目冋之厚度t3。因此 成為K+Vdl)—…：基板面開始之高度，係 ，以便於使得噹-产:二 矽層之多結晶矽層之厚度等 50nm左右、：ί:。度㈣於習知技術而成為所要求之高度 化膜厚d而僅^少^ :=〇ηιν通常設定心成為由内壁氧 在實際上藉由Λ式λ最大之不均句份量。此外， 其他之洗淨ί: ΐ;:,夕層4b"結晶石夕層3a之餘刻、 定（t + t _ Η、Λ、 /夕埋入狀氧化膜之薄膜，因此，設 也就是成2為；)：為所，求之埋入狀氧化膜之高度以上、 κΛ 、 2 所要*之厚度）。換m， 5又疋（t2+t2)成為更加高於兴勺》舌。兑 以調整高度之濕式蝕刻量之埋入/度上而增加用 =起内壁氧化膜之厚度還更加能夠由所；成产 而減少濕式…最大不均勻之以上。例以入二度
、發明說明（20) 成為大於内壁氧化膜3 〇nm以上。此、外，前述氮化矽層之厚 度心，係藉由CMP研磨處理而成為過度地蝕刻埋入狀氧化 膜之最初厚度之數％〜10%左右份量後之厚度，因此，也 預估該份量而進行成膜。 一，著’說明一般幅寬之溝槽狀分離帶之具體例。在一般 ^見之溝槽’進行CMP研磨後之時間點上之HDP膜8(：之上面 兩度，係高於矽基板2 0 0nm左右、。然後，進行高度調整用 蝕刻（d-20nm)，並且，在除去底塗狀Si〇2膜·之後，接著， 使得埋入至一般幅寬之溝槽中之HDp膜之上面，位處在自 石夕基板表面開始之高度、大約5 〇nm之位置上不用說，該 高度係相同於藉由習知之製造方法而製造之一般幅寬尺^ 之溝槽狀分離帶之高度。 因此’可以藉由利用本發明之製造方法而製造溝槽狀分 離帶，以便於在（al )寬幅溝槽狀分離帶，於不受到溝才刀曹 巾田見之影響以及在石夕基板並無發生凹陷等之狀態下，而 實地形成分離帶，此外，還可以在（a2 ) 一般幅寬尺寸石 溝槽狀分離帶，形成相同於習知技術程度之高度之分離 帶。向來，為了不能夠形成大幅寬尺寸之溝槽狀分^帶， 因此，形成複雜之光阻劑圖案，並且，形成虛設之活:; 域等。如果藉由本發明之製造方法的話，則可以在必 區 位置上，容易形成需要之尺寸之分離帶。因此，能，之 以下之效果。 b σ得到 常複雜 可以省略非 (A1 )為了光阻劑圖案之設計，因此 之CAD上之作業。
C:\2D-CODE\91-03\90132756.ptd 第24頁 512486 五、發明說明（21) (A2)向來’為了避免配線之所帶來而發生之寄生電容 量，因此，限定配線之位置。可以藉由利用本發明之製造 方法’而在配線正下方之矽基板上，設置大分離之溝槽狀 分離帶，以便於避免寄生電容量。因此，可以提高配線圖 案之設計上之自由度。 (A 3 )此外， 配線間5設置 方，設置大幅 設之活性區域 (實施形態2 ) 參照圖1 1， 槽狀分離帶而 形成内壁氧化 帶20之形成中 之除去用蝕刻 基板。 在呈平行地配置複數 虛設之活性區域。藉 寬之溝槽狀分離帶， 。因此，能夠縮小半 形成半導體元件之活 包圍住。在包圍該活 膜7。該内壁氧化膜7 ’於進行高度調整用 時’發揮作為保護膜 條之配線之狀態下，於 由在前述配線之正下 以致於並不需要設置虛 導體晶片之尺寸。 性區域30，係由寬幅溝 性區域3 0之溝槽壁上， ，係在寬幅溝槽狀分離 名虫刻或底塗狀氧化石夕膜 之功能，以避免露出矽 二中： = 分離帶之形成方法 顯示的，相同於實施形能]中夕办方法’係正如以下所 方法。 心1中之見幅溝槽狀分離帶之製造 (S1)在矽基板上，形成由底塗狀 ^ 膜/氮化矽膜而組成之多層膜之薄+匕石夕膜/多結晶質矽 (S2 )製作寬幅溝槽狀分離帶之 上，形成寬幅溝槽。 背圖案，而在矽基板 (S 3 )在寬幅溝槽之内壁上 上形成内壁氧化矽臈。
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五、發明說明（22) (S4)形成埋入至寬幅溝槽中之埋入狀氧化 藉由CMP研磨處理’而對於埋入狀氧化石夕膜和尊膜化 石夕2，進行研磨，以便於露出氮化石夕膜。在CMp研磨結束 之'間，，設定(氮化石夕膜之厚度ti)+(多結晶質石夕膜 之t2)之5计，成為内壁氧化膜之厚度ά」+ Γ由溝槽分 離之所要求之高度而減去高度調整用蝕刻之最大不均勻之 高度」之和以上。 (S6)在進行埋入狀氧化矽膜之高度調整之蝕刻時，僅蝕 刻埋入狀氧化矽膜，成為前述内壁氧化膜之厚度以下。
(S 7 )進行除去多層膜之餘刻。 前述寬幅溝槽狀分離帶之製造方法，係適用在本發明之 實施形態中之全部之寬幅溝槽狀分離帶上。
向來，正如圖27所顯示的，在設置半導體元件之活性區 城間之間隔變寬之狀悲下，並無法形成寬幅溝槽狀分離 帶。因此，正如前面所敘述的，設置許多之複雜圖案之虛 設活性區域。藉由形成本發明之製造方法中之寬幅溝槽狀 分離區域，以便於並不需要製造該配置許多之虛設活性區 威之複雜之光阻劑圖案。因此，能夠消除經過使用CAD之 長時間之光阻劑圖案製造作業。此外，比起形成前述虛設 活性區域之處理作業’本發明之寬幅溝槽狀分離區域之形 成處理作業，係並無組裝入圖案，而處理作業係也變得簡 單。結果，能夠得到藉由CAD複雜作業之省略而造成之製 造成本之降低及製造之良品率提升。 (實施形態3 )
M2486 五、發明說明（23) --- 在圖1 2中’形成膜配線丨5，接合在層間絕緣膜丨4上。膜 配線1 5 ’係作為半導體裝置之寬幅導體。因此，如果在膜 配線之正下方而並無分離帶的話，則會有在矽基板1内之 不純物區域1a和膜配線1 5間而產生無法忽視之寄生電容量 之狀態發生。 但是’正如圖1 2所顯示的，可以藉由沿著膜配線，而在 膜配線1 5之正下方，設置寬幅溝槽狀分離帶2 0，以便於使 得膜配線1 5和矽基板間之絕緣層之厚度呈充分地變厚。因 此’不必擔心寄生電容量之發生，而能夠配置膜配線。結 果’在半導體裝置之設計中，能夠大幅度地提高配線圖案 之自由度。 為了防止由於像前述這樣之配線之所造成之寄生電容量 而使用寬幅溝槽狀分離帶者，係例如包圍圖1 3所示之半導 體記憶裝置之記憶體陣列3 5之周邊區域3 6。在該周邊區 域’設置解碼器（decoder)區域36a、36b或讀出放大器 (sense-amp 1 i f er )區域36c，並且，有認為在像這樣之 區域中而隨著配線以致於產生寄生電容量之狀態發生。向 來，在無法容易地形成寬幅溝槽狀分離帶之狀態下，為了 抑制寄生電容量之發生，因此，改變配線圖案，而避開不 純物區域1 a上。在半導體裝置中，配線係佔有大比重，對 於像前述這樣之配線圖案之限制，係在半導體裝置之微細 化之要求中，對於半導體裝置之設計造成困難。本發明係 處理對於别述配線之设计上之限制’而大幅度地提高配線 圖案之設計上之自由度。
C:\2D-OODE\91-O3\90132756.ptd 第27頁 五、發明說明（24) (實施形態4 ) 在圖1 4中，2條之配線3 1、3 2，仫g 丁…L 阳綠q 1 〇〇 p 係呈平行地排列。這些 配線3 1、32，係相同於圖1 2所示之 一 r/, ^ ., 〈配線1 5，而形忐接合在 矽基板上之所配置之層間絕緣膜 /成接口在 件之矽基板之活性區域30之周圍^面;在形成半導體元 方面，係相同於圖"之狀態。上而形成内壁氧化膜7之 正如圖1 4所顯示的，在本發明 _ w 士 〇 μ Θ之貫施形態4之半導體裝 置中，2條之配線31、32，係成為补达^ 千命 短政夕爭俏阳危* 0日 ★取马作為配線而並不會發生 姐路之最低限度之間隔。在圖2 8 — Φ 5 s ^ ^ ^ ^ , / ^ 口 所不之習知之半導體裝置 中，呈千面地進行觀察，而在2條 ^ — a. . . '、之配線之間，設置比起 ,τ . , _ 取哏没您間隔而還更加大之幅寬（2S3 + Μ )之虛設之活性區域。 但疋’賴^由禾j用本發明之制；生、4· 八^ ^ ^ β I衣W方法，而設置寬幅溝槽狀 φ 、儿个而罟认置刖述配線間之無用之幅寬 (2¾ + Μ )之區域。因此，能夠推進半導體裝置之小型化。 此外^可以增加配線佈局之自由度。該佈局之自由度增 大，係可能有效地作用在例如半導體裝置之小型化上。 此外，如果在前述之2條配線間而夾入絕緣層的話，則 能夠以並不會發生短路之最低限度之間隔，而使得2條配 線呈接近。此外，如果並不需要分成為2條配線的話，則 也可以統合為1條配線。 在前面之敘述中，就本發明之實施形態而進行說明，但 是，前面敘述之所揭示之本發明之實施形態，係究竟只是 例舉顯示，本發明之範圍係並無限定在這些發明之實施形
C:\2D-CODE\91-03\90132756.ptd 第28頁 512486 五、發明說明（25) 態上。猎由申請專利範圍之記載’而顯不本發明之範圍’ 並且，本發明之範圍，係也包含相等於申請專利範圍之記 載之意義和在範圍内之全部變更。 【元件編號之說明】 d 蝕刻厚度 L! 虛設之活性區域之尺寸 & 間隔 間隔 S3 距離 ti 氮化矽層之厚度 多結晶質矽層之厚度 氧化矽層之厚度 1 $夕基板 la 不純物區域 2 氧化矽層 2a 底塗狀氧化矽膜 3 多結晶質矽層 3a 多結晶質矽膜 4 氮化矽層 4a 氮化矽層 4b 氮化矽層 5 光阻劑圖案 6 元件分離用溝槽 7 内壁氧化矽膜
C:\2D-CODE\91-03\90132756.ptd 第29頁 512486 五、發明說明（26) 8 溝槽氧化層 8a HDP 膜 8b 埋入狀氧化膜 8c HDP 膜 14 層間絕緣膜 15 配線 20 寬幅溝槽狀分離帶 30 活性區域 31 第1配線 32 第2配線 35 記憶體陣列 36 周邊區域 3 6a 解碼器（decoder)區域 3 6b 解碼器（decoder)區域 3 6c 讀出放大器（sense-amplifer)區域 101 矽基板 102 底塗狀氧化矽層（Si 02膜） 103 多結晶質矽層 103a多結晶質矽層 104 氮化矽層（Si N膜） 1 0 4 a 氮化石夕層 105 光阻劑圖案 106 溝槽 107 氧化矽膜（内壁氧化膜）
90132756.ptd 第30頁 512486 五、發明說明（27) 108 埋入狀絕緣層 1 0 8 a 埋入狀氧化膜 110 溝槽狀分離帶 111 空孔 125 虛設之活性區域 130 活性區域 131 配線 132 配線
C:\2D-CODE\91-03\90132756.ptd 第31頁
圖1係在本發明之貫施形態1之半導體裝置之製造方法中 而在石夕基板形成底塗狀氧化矽層/多結晶質矽層/氮化矽 層之階段之剖面圖。 、 圖2係在圖1之石夕基板上配置光阻劑圖案而設置寬幅溝槽 之階段之剖面圖。 圖3係在圖2之寬幅溝槽之内壁上而形成内壁氧化膜之階 段之剖面圖。 圖4係在圖3之寬幅溝槽而埋入HDp膜之階段之剖面圖。
圖5係對於圖4之石夕基板上之HDp膜而進行CMp研磨之階段 之剖面圖。 圖6係對於圖5之矽基板上之HDp膜而施加高度調整之蝕 刻之階段之剖面圖。 圖7係除去圖6之矽基板上之氮化矽層和多結晶質矽層之 階段之剖面圖。 圖8係在本發明之貫施形態丨之一般幅寬之溝槽狀分離帶 之幵/成中而對於埋入狀氧化層和氮化石夕層進行αρ磨之 階段之剖面圖。 圖9係對於圖8之埋入狀氧化膜而僅蝕 度以便於調整高度之階段之剖面圖。 土乳化膜之厚
圖10係藉由蝕刻而除去圖9之矽基板上之氮化矽層、多 結晶質矽層和底塗狀氧化矽層之階段之剖面圖。曰 圖11係說明本發明之實施形態2之半導體裝置之模式 圖。 、> 圖1 2係說明本發明之實施形態3之半導體裝置之模式
512486 明之實 之模式 實施形 體裝置 之底塗 面圖。 板上配 面圖。 板上而 内面而 體裝置 之階段 基板上 基板上 剖面圖 基板上 段之剖 體裝置 段之剖 矽 階段 圖式簡單說明 圖。 圖1 3係說明配置本發 幅溝槽狀分離帶之區域 圖1 4係說明本發明之 圖。 圖1 5係在習知之半導 形成接合在矽基板上面 和氮化石夕層之階段之剖 圖1 6係在圖1 5之矽基 層進行蝕刻之階段之剖 圖1 7係在圖1 5之石夕基 之剖面圖。 圖1 8係在圖1 7之溝槽 面圖。 圖1 9係在習知之半導 槽埋入該埋入狀氧化膜 圖2 0係對於圖1 9之矽 研磨之階段之剖面圖。 圖2 1係對於圖2 〇之矽 便於調整高度之階段之 圖2 2係除去圖2 1之矽 石夕層/氮化石夕層氮之階 圖2 3係在習知之半導 埋入至寬幅溝槽中之階 施形態3之半導體裝置之寬 圖。 悲4之半導體裝置之模式 之，造方法中而按照順序地 狀氧化矽層、多結晶質矽層 置光阻劑圖案而對於氮化 設置一般幅寬之溝槽之 形成内壁氧化膜之階段之剖 之製造中而在一般幅寬之溝 之剖面圖。
之埋入狀氧化膜而進行CMP 之埋入狀氧化膜進行蝕刻以 〇 之底塗狀氧化層/多結晶質 面圖。 之製造中而以埋入狀氧化膜 面圖。 512486
圖24係對於圖23之石夕基板上之埋入狀氧化膜和 而進行CMP研磨處理之階段之剖面圖。 s 圖25係對於圖24之石夕基板之埋入狀氧化膜進行蝕刻而 出矽基板以便於調整高度之階段之剖面目。 圖26係進行除去圖25之矽基板上之多=晶質矽層之蝕刻 之階段之剖面圖。 圖27係顯示在習知之半導體裝置中之包圍形成半導體元 件之活性區域之分離區域上而配置排列許多之虛設 (dummy )之活性區域之構成之俯視圖。 圖2 8係顯示在習知之半導體裝置中、於2條配線之下方 之石夕基板上而配置排列許多之虛設（d u m m y )之活性區域 之構成之俯視圖。
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Claims (1)

  1. 512486 六、申請專利範圍 1 · 一種半導體裝置之製造方法，係具有·· "在矽基板1之主表面上，形成包含氧化矽声 氧化矽層2上層之多結晶質矽層3和位處於节曰夕、位處於該 3上層之氮化矽層4之多層膜之作業；、以夕、、、。晶質矽層 對於前述之多層膜，進行圖案化，並 板，蝕刻出元件分離用溝槽6之作業； 在則述之矽基 :於包含前述多層膜側壁之前述之溝槽之 巩化，而形成覆蓋該溝槽内壁之内壁氧化 土面，進仃 形成埋入至被覆於前述内壁氧溝之^業， 接上面之溝槽氧化層8之作業 (化學機械式拋光）研磨，使得前，進行CMP 度，成為規定之厚度，為了露化石夕層4之厚 (化學機械式拋光）研磨之作匕梦層而進行CMP 為了溝槽狀分離帶之高度之胡敕 溝槽氧化層進行CMP研磨而形成周之，羞二此，僅對於前述之 2 ·如申請專利範圍第丨項m之作業° 中，前述CMP研磨後之氮化 j置：製造方法，其 層之厚度之合計，比起前述内^之异度和别述多、结曰曰'質石夕 由所要求之分離用高度而=矽膜之厚度，係大於 前述蝕刻之最大不均勻之所ί ^以調整溝槽分離用高度之 上。 Τ 乂成之高度變化份量之份量以 3 ·如申請專利範圍繁彳 ㈤弟1員之半導體裝置之製造方法，其
    ’則述之氮化矽層， J之份量，而進行成膜 4·如申請專利範圍第 中’形成前述之溝槽氧 餘刻中之前述溝槽氧化 化石夕膜7之姑刻速度。 係估計在前述CMP研磨中之厚度減 〇 1項之半導體裝置之製造方法，其 化層，以便於使得前述高度調整之 膜8之钱刻速度，大於前述内璧氧 中，=範圍第1項之半導體裝置之製造方 DensUy Plasma:高= 中，使 6.如申請專利範圍；l jg電毁丄)*，而形成氧化層薄膜 中，在用以調整前述溝二之八半上體裝一置之製造方法」 中，使用氟酸。 胃狀刀離f之咼度而進行之蝕刻 7.如 中，在 板之大 中而沿 壁和沿 域内圍 溝槽， 壁和前 槽氧化 8 ·如 中，前 之層間 申請專利範 呈平面地觀 分離帶區域 著各個之活 著前述大分 壁之間之分 前述之内壁 述之大分離 層，以便於 申請專利範 述之溝槽， 絕緣膜1 4上 2第1項之半導體裝置之製造方法，其 ;而至少包含1個之活性區域3 0之矽基 i藉由對於包含在前述大分離帶區域 區域之緣邊之所形成之活 成外圍 離。。品域之緣邊之所形成之大分離帶區 一區域’進行蝕刻，以便於形成前述之 發膜係形成在前述之活性區域外圍 域内圍壁上，並且，形成前述之溝 x ^前述之溝槽中。 ΞΓ工項之半導體裝置之製造方法，其 面之=Γ地ΐ察而沿著接合在石夕基板上 _、、'呈τ狀地形成在前述石夕基板1
    512486 六、申請專利範圍 上。 9 ·如申請專利範圍第8 s 中，前述之配線係為呈排列、¥體裝置之製造方法，其 32 ,前述之溝槽係為呈置之第1配物和第2配線 配線和第2配線之帶狀區千域面地觀察而形成為包含前述第1 10. —種半導體裝詈，# r 加寬於前述第!溝槽狀分槽狀分離帶和幅寬更 裝置，其特徵為：藉由前?狀分離帶之半導體 半導體裝置之製造方法，而:1 ί利乾圍第1項所記載之 和第2溝槽狀分離帶。而衣-前述之第1溝槽狀分離帶 1 1 · 一種半導體裝置，伤 和幅寬更加寬於前述第"冓5 : y基板f有第1溝槽狀分離帶 之半導體裝置，其特徵為·日、，、刀離可之第2溝槽狀分離帶 位置係位處…基板?之二述面第， 置上，前述第2溝槽狀分離册開始馬0nm〜100nm之位 基板主表面之位置上，覆之+上/位置係位處在低於矽 内壁之内壁氧化石夕膜7之前盖述1狀分離帶之溝槽 係更加薄於前述溝槽底部之这/;溝=開：周邊部之厚度 帶，係具有在進行埋入至度蓋^述之第2溝槽狀分離 時而能夠產生凹陷之幅寬。弟2溝槽之氧化矽膜之CMP研磨 笛;2番t: t專利範圍第11項之半導體裝置，1中，前述 弟2溝…離帶之幅寬’即使是在狭窄部位？也有… 13.如申請專利範圍第11項之半導體裝置，其中，在前
    C:\2D-O0DE\91-03\90132756.ptd 第37頁 512486 六、申請專利範圍 述第2溝槽狀分離帶之區域，包含設置半導體元件之活性 區域3 0，包圍該活性區域之外圍壁係被前述内壁氧化矽膜 7而覆蓋住，第2溝槽狀分離帶之幅寬係由埋入至該第2溝 槽中之氧化矽膜之幅寬而構成的。 1 4.如申請專利範圍第11項之半導體裝置，其中，在前 述之矽基板1上，具有層間絕緣膜1 4以及該層間絕緣膜上 面之所接合之配線1 5，前述之第2溝槽狀分離帶係呈平面 地觀察而沿著前述之配線進行配置以便於包含前述之配 線。 1 5.如申請專利範圍第1 4項之半導體裝置，其中，前述 之配線係由呈並行之複數條配線3 1、3 2而構成的，前述之 第2溝槽狀分離帶係呈平面地觀察而沿著前述之複數條配 線進行配置以便於一起包含前述之複數條之配線。
    90132756.ptd 第38頁
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