CN105321873A - 导电结构及其形成方法 - Google Patents

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Abstract

本发明公开了导电结构及其制造方法。在一些实施例中，一种形成导电结构的方法包括：提供在其中形成有凹槽的衬底，该凹槽内衬有第一晶种层且部分填充有第一导电材料；去除第一晶种层的不包含第一导电材料的部分以形成凹槽的暴露表面；将第二晶种层内衬于凹槽的暴露表面；以及使用第二导电材料填充凹槽，第二导电材料覆盖第一导电材料和第二晶种层。

Description

导电结构及其形成方法
技术领域
本发明涉及导电结构及其形成方法
背景技术
半导体器件应用于各种电子应用中，例如个人电脑、手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体层的材料，并且使用光刻图案化各个材料层来在其上形成电路部件和元件，从而形成半导体器件。
通过持续减小最小部件的尺寸，以允许在给定区域内集成更多的部件，使得半导体工业连续改进各种电部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度。同时，向和/或从各个电部件提供电连接的导体结构(诸如接触插塞)也经历了临界尺寸和最小部件尺寸的持续减小。然而，临界尺寸和最小部件尺寸的减小通常伴随着导电结构的接触电阻的增大。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种方法，包括：提供衬底，所述衬底中形成有凹槽，所述凹槽内衬有第一晶种层并且部分地填充有第一导电材料；去除所述第一晶种层的不包含所述第一导电材料的部分以形成所述凹槽的暴露表面；将第二晶种层内衬于所述凹槽的暴露表面；以及使用第二导电材料填充所述凹槽，所述第二导电材料覆盖所述第一导电材料和所述第二晶种层。
在上述方法中，去除所述第一晶种层的不包含所述第一导电材料的部分包括：蚀刻所述第一晶种层的不包含所述第一导电材料的部分。
在上述方法中，蚀刻所述第一晶种层的不包含所述第一导电材料的部分包括：使用等离子体蚀刻剂来等离子体蚀刻所述第一晶种层的不包含所述第一导电材料的部分。
在上述方法中，所述等离子体蚀刻剂包括含卤素等离子体蚀刻剂。
在上述方法中，所述含卤素等离子体蚀刻剂包括含氟等离子体蚀刻剂。
在上述方法中，去除所述第一晶种层的不包含所述第一导电材料的部分包括：蚀刻所述第一晶种层的不包含所述第一导电材料的部分和所述第一导电材料的面向所述凹槽的开口的表面。
在上述方法中，将所述第二晶种层内衬于所述凹槽的暴露表面包括选自由脉冲的成核层工艺、原子层沉积工艺和它们的组合组成的组中的工艺。
根据本发明的另一方面，还提供了一种方法，包括：将阻挡层内衬于形成在绝缘层中的沟槽以形成凹槽；将第一晶种层内衬于所述凹槽；使用第一导电材料部分地填充所述凹槽，其中，所述第一晶种层的邻近所述凹槽的开口的部分不包含所述第一导电材料；去除所述第一晶种层的不包含所述第一导电材料的部分以形成所述凹槽的暴露表面；将第二晶种层内衬于所述凹槽的暴露表面；以及使用第二导电材料填充所述凹槽。
在上述方法中，使用所述第一导电材料部分地填充所述凹槽包括：处理所述第一晶种层的邻近所述凹槽的开口的部分以形成所述第一晶种层的处理部分；以及使用所述第一导电材料填充所述凹槽，其中，所述第一晶种层的处理部分不包含所述第一导电材料。
在上述方法中，处理所述第一晶种层的部分包括将所述第一晶种层的所述部分暴露于处理等离子体。
在上述方法中，所述处理等离子体包括选自由含氮等离子体、含氢等离子体、含氧等离子体、含碳氢化合物等离子体和它们的组合组成的组中的等离子体。
在上述方法中，使用所述第一导电材料部分地填充所述凹槽包括：从所述凹槽的底部向着所述凹槽的开口生长一定厚度的所述第一导电材料。
在上述方法中，将所述第二晶种层内衬于所述凹槽的暴露表面包括：在所述凹槽的暴露表面上方和所述第一导电材料的面向所述凹槽的开口的表面上方形成第二晶种层。
在上述方法中，将所述第一晶种层内衬于所述凹槽包括：形成厚度在从约1纳米至约5纳米的范围内的所述第一晶种层。
在上述方法中，将所述第二晶种层内衬于所述凹槽的暴露表面包括：形成厚度在从约1纳米至约8纳米的范围内的所述第二晶种层。
根据本发明的又一方面，还提供了一种方法，包括：提供衬底，所述衬底中形成有第一凹槽和第二凹槽，其中，所述第一凹槽在所述衬底内延伸第一距离，所述第二凹槽在衬底内延伸第二距离，所述第二距离小于所述第一距离；将第一晶种层内衬于所述第一凹槽和所述第二凹槽；将所述第二凹槽中的第一晶种层和位于所述第一凹槽中邻近所述第一凹槽的开口的所述第一晶种层的一部分暴露于处理工艺，从而形成第一晶种层的处理部分；使用第一导电材料部分地填充所述第一凹槽，其中，所述第一晶种层的处理部分不包含所述第一导电材料；去除所述第一晶种层的处理部分以形成所述第一凹槽和所述第二凹槽的暴露表面；将第二晶种层内衬于所述第一凹槽和所述第二凹槽的暴露表面；以及使用第二导电材料覆盖所述第二晶种层，所述第二导电材料填充所述第一凹槽和所述第二凹槽。
在上述方法中，将所述第二凹槽中的第一晶种层和位于所述第一凹槽中邻近所述第一凹槽的开口的所述第一晶种层的所述部分暴露于处理工艺包括：使用处理等离子体来处理所述第二凹槽中的第一晶种层和位于所述第一凹槽中邻近所述第一凹槽的开口的所述第一晶种层的所述部分。
在上述方法中，所述处理等离子体包括选自由含氮等离子体、含氢等离子体、含氧等离子体、含碳氢化合物等离子体和它们的组合组成的组中的等离子体。
在上述方法中，去除所述第一晶种层的处理部分以形成所述第一凹槽和所述第二凹槽的暴露表面包括：将所述第一晶种层的处理部分暴露于蚀刻工艺。
在上述方法中，所述蚀刻工艺包括等离子体蚀刻工艺。
附图说明
当结合参考附图进行阅读时，根据下文具体的描述可以更好地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件无需按比例绘制。事实上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1和图2示出了根据一些实施例的形成导体结构的方法。
图3A至图3H示出了根据一些实施例的表示图1和图2中示出的方法的一些工艺步骤的工艺流程。
图4A至图4H示出了根据一些实施例的在具有悬伸件的凹槽中形成导体导电结构的方法的一些工艺步骤的工艺流程图。
图5示出了根据图4A至图4H中示出的工艺步骤形成的导电结构的浓度分布图。
图6示出了根据一些实施例的形成导电结构方法。
具体实施方式
本发明的以下内容提供了许多用于实施所提供主题的不同特征的不同实施例或实例。以下描述部件和布置的具体实例以简化本发明。当然，这仅仅是实例，并不用于限制本发明。例如，第一部件形成在第二部件之上或者上可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间形成附加部件，从而使得第一部件和第二部件不直接接触的实施例。此外，本发明可在各个实例中重复参照标号和/或字符。该重复是为了简明和清楚的目的，而且其本身没有规定所述各种实施例和/或结构之间的关系。
另外，在本文中可以使用诸如“在…下面”、“在…下方”、“下”、“在…上方”、“上”等的空间相对位置术语以便于描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中描述的方位外，这些空间相对位置术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并因此对本文中使用的空间相对位置描述符进行同样的解释。
图1示出了根据一个或多个实施例的形成导体结构(例如，接触插塞)的方法100。方法100可以包括：提供其中形成有凹槽的衬底，该凹槽内衬有第一晶种层并且部分填充有第一导电材料(在步骤102中)；去除第一晶种层的不含第一导电材料的部分以形成凹槽的暴露表面(在步骤104中)；将第二晶种层内衬于凹槽的暴露表面(在步骤106中)；以及使用第二导电材料填充凹槽，第二导电材料覆盖第一导电材料和第二晶种层(在步骤108中)。
图2示出了根据一个或多个实施例的形成导电结构(例如，导电插塞)的方法200。方法200可以包括：提供其中形成有第一凹槽和第二凹槽的衬底，其中，第一凹槽在衬底内延伸第一距离，并且第二凹槽在衬底内延伸第二距离，第二距离小于第一距离(在步骤202中)；将第一晶种层内衬于第一凹槽和第二凹槽(在步骤204中)；将第二凹槽中的第一晶种层以及第一晶种层在第一凹槽中的接近第一凹槽的开口的部分暴露于处理等离子体，从而形成第一晶种层的处理部分(在步骤206中)；使用第一导电材料部分地填充第一凹槽，其中，第一晶种层的处理部分不包括第一导电材料(在步骤208中)；去除第一晶种层的处理部分以形成第一凹槽和第二凹槽的暴露表面(在步骤210中)；将第二晶种层内衬于第一凹槽和第二凹槽的暴露表面(在步骤212中)；以及使用第二导电材料覆盖第二晶种层，第二导电材料填充第一凹槽和第二凹槽(在步骤214中)。
图3A至图3H示出了根据一个或多个实施例的表示图1中示出的方法100和图2中示出的方法200的一些工艺步骤的工艺流程。图3A至图3H中示出的工艺流程图可以例如在制造导电结构的过程中实施以用于接触(例如，电接触)下面的电元件(例如，通孔、导线或迹线等)和/或下面的电部件(例如，晶体管、二极管、电阻器、电容器等)。
图3A示出了衬底300，其包括半导体衬底层302、绝缘层304、第一凹槽306、第二凹槽308和阻挡层310。半导体衬底层302可以包括元素半导体材料(诸如硅或锗)；化合物半导体材料(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)；和金半导体材料(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP)；或它们的组合，或由以上材料组成。半导体衬底层302可以包括或可以是绝缘体上半导体(SOI)衬底。SOI衬底可以包括通过诸如注氧隔离(SIMOX)的工艺和/或其他合适的工艺形成的埋氧(BOX)层。此外，半导体衬底层302可以包括外延层(epi-层)，例如，其可以是应变的以用于增强性能。
半导体衬底层302可以包括形成于其中或其上的电元件和/或电部件(在图3A中用参考标号303以虚线示出)。例如，电元件和/或电部件303可以形成在或靠近面对绝缘层304的半导体衬底302的表面302a处。电元件可以包括或可以是通孔、导线。导电迹线等中的至少一种，而电部件可以包括或可以是晶体管、二极管。电阻器。电容器等中的至少一种。
绝缘层304可以设置在半导体衬底层302的表面302a的顶上。绝缘层304可以包括介电材料，或可以由介电材料组成并且可以是层间介电(ILD)层。绝缘层304的介电材料可以包括或可以是低k介电材料，例如，k值小于或等于约3.0或甚至小于或等于约2.5。绝缘层304可以包括磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、SiOxCy、正硅酸四乙酯(TEOS)氧化物、旋涂玻璃、旋涂聚合物、碳化硅材料、它们的化合物、它们的复合物、它们的组合等或由上述材料组成。绝缘层304可以包括一个或多个绝缘材料的层。换句话说，绝缘层304可以包括或可以是单层结构(例如，包括一个绝缘材料层)或多层结构(例如，包括两个以上的绝缘材料层)。绝缘层304可以包括一个或多个形成于其中的电元件(例如，通孔、导线、导电迹线等)(未在图3A中示出)。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂电介质工艺、它们的组合等在半导体衬底层302的顶上形成绝缘层304。
在半导体衬底层302的顶上形成绝缘层304之后，例如，可以通过蚀刻工艺在绝缘层304中形成第一沟槽304b和第二沟槽304c(其可以浅于沟槽304b)。蚀刻工艺可以包括或可以是湿蚀刻工艺或干蚀刻工艺(例如，等离子体蚀刻工艺)中的至少一种。在形成第一沟槽304b和第二沟槽304c中，可以首先在绝缘层304的背向半导体衬底层302的表面304a的一部分上方形成图案化的蚀刻掩模(未在图3A中示出)。图案化的蚀刻掩模的形成可以包括：将掩蔽材料(例如，光刻胶)涂覆在绝缘层304的表面304a上方，以及图案化掩蔽材料以形成图案化的蚀刻掩模。图案化掩蔽材料可以包括光刻工艺(例如，光刻工艺)或由上述工艺组成。然后，可以与图案化的蚀刻掩模配合应用蚀刻工艺以在绝缘层304中形成第一沟槽304b和第二沟槽304c。可以在蚀刻工艺之后清洗绝缘层304的表面304a和新形成的第一沟槽304b和第二沟槽304c的表面。例如，可以使用惰性气体溅射工艺(例如，氩溅射)或基于等离子体的清洗工艺(例如，SiCoNi预清洗工艺)中的至少一种来清洗第一沟槽304b、第二沟槽304c和绝缘层304的表面。
然后，可以将阻挡层310形成于第一沟槽304b和第二沟槽304c清洗后的表面上方以及绝缘层304的清洗后的表面304a上方。第一沟槽304b中阻挡层310的表面可以限定第一凹槽306的表面。相似地，第二沟槽304c中的阻挡层310的表面可以限定第二凹槽308的表面。阻挡层310可以防止随后形成于第一凹槽306和第二凹槽308中的导电材料扩散到绝缘层304内。
可以通过PVD、CVD、ALD等中的至少一种形成阻挡层310。形成阻挡层310的方法也可以包括热工艺(例如，退火工艺)，其可以例如在约400摄氏度至约650摄氏度的温度范围内实施，例如在约450摄氏度至约600摄氏度的范围内，但是其他的温度范围也是可能的。
阻挡层310的厚度可以在约1纳米至约20纳米的范围内，例如，在约3纳米至约15纳米的范围内，但是其他厚度也是可能的。阻挡层310可以包括氮化钽(TaN)、钽(Ta)、钌(Ru)、它们的组合等或由上述材料组成。虽然这些材料被认为是常见的材料，但是也可以使用例如钛(Ti)、钨(W)、锆(Zr)、铪(Hf)、钼(Mo)、铌(Nb)、钒(V)、钌(Ru)、铱(Ir)、铂(Pt)和铬(Cr)的其他阻挡层材料。
阻挡层310可以包括一个或多个阻挡材料层。换句话说，阻挡层310可以包括或可以是单层结构(例如，包括一个阻挡材料层)或多层结构(例如，包括两个以上的阻挡材料层)。例如，阻挡层310可以包括邻近绝缘层304的第一层(例如，包括Ti且其厚度为例如约2纳米)和形成于第一层上方的第二层(例如，包括TiN且其厚度为例如约2纳米)。
第一凹槽306的第一宽度W1可以测量作为第一凹槽306的最宽的横向长度。相似地，第二凹槽308的第二宽度W2可以测量作为第二凹槽308的最宽的横向长度。例如，如图3A的实例所示，第一宽度W1可以测量作为在第一凹槽306的开口处的阻挡层310的相对表面之间的距离。在图3A的实例中示出了测量第二宽度W2的相似的方式。第一宽度W1和第二宽度W2均可以在从约10纳米至约100纳米的范围内，例如，在从约20纳米至约50纳米的范围内，例如，约25纳米，但是根据其他实施例也可以是可能的其他数值。
第一凹槽306可以在衬底300内延伸第一距离D1，且第二凹槽308可以在衬底300内延伸第二距离D2，其中，第二距离D2可以小于第一距离D1。例如，第一距离D1和第二距离D2可以分别称为第一凹槽306的深度和第二凹槽308的深度。如图3A所示，例如，第一距离D1可以测量作为位于第一凹槽306外侧的阻挡层310的表面与第一凹槽306的底面处的阻挡层310的表面之间的距离。图3A的实例中示出了测量第二距离D2的相似的方式。
在图3A示出的实例中，第一凹槽306完全地延伸穿过衬底300的绝缘层304，而第二凹槽308部分地延伸穿过衬底300的绝缘层304。然而，在其他实施例中，第一凹槽306和第二凹槽308可以部分延伸穿过绝缘层304。第一距离D1可以在从约50纳米至约300纳米的范围内，例如，在从约100纳米至约200纳米的范围内，例如，约150纳米，但是根据其他实施例也可以是其他可能的数值。第二距离D2可以在从约50纳米至约100纳米的范围内，例如，约80纳米，但是根据其他实施例也可以是其他可能的数值。
例如接触插塞的导电结构随后可以形成在第一凹槽306和第二凹槽307中，例如，用于接触下面的电元件(例如，通孔、导线或迹线)和/或下面的电部件(例如，晶体管、二极管、电阻器、电容器等)。图3B至图3H示出了在图3A中示出的在第一凹槽306和第二凹槽308中形成导电结构的一些工艺步骤。
如图3B所示，第一晶种层312可以形成在第一凹槽306和第二凹槽308中，并内衬于其表面。第一晶种层312也形成于沉积在绝缘层304的表面304a的顶上的阻挡层310的上方。第一晶种层312是导电材料的薄层，其在随后的工艺步骤(例如，如图3D所示的第一导电材料在第一凹槽306中的形成)中帮助厚层的形成。可以通过脉冲成核层(PNL)工艺或ALD工艺中的至少一种形成第一晶种层312，但是也可以采用可行的其他工艺。在从约200摄氏度至约500摄氏度的温度范围内实施用于形成第一晶种层312的工艺，例如，约400摄氏度。在实施例中，第一晶种层312可以包括钨或可以由钨组成。在其他实施例中，可以采用其他导电材料，例如，铜、钛、钽、铬、铂、银、金、它们的组合等。第一晶种层312的厚度可以为从1纳米至约5纳米的范围内(例如，约3纳米)，但是也可以采用其他厚度。
然后，如图3C所示，可以将部分的第一晶种层312暴露于处理工艺314以形成第一晶种层的处理部分312t。第一晶种层312的未暴露于处理工艺314的部分可以称为第一晶种层的未处理部分312u。如图3C的实例所示，第一晶种层的处理部分312t可以包括第一晶种层312在第二凹槽308内的部分、第一晶种层312的设置在绝缘层304的表面304a上方的部分和第一晶种层312在第一凹槽306内的邻近第一凹槽306的开口的部分。
可以至少部分地根据第一凹槽306和第二凹槽308的几何结构而将部分第一晶种层312暴露于处理工艺314。例如，图3C中示出了第二凹槽308浅于第一凹槽306。因此，处理工艺314能够渗透整个第二凹槽308的第二距离D2，从而处理设置在第二凹槽308中的全部第一晶种层312。另一方面，第一凹槽306可以在衬底300内延伸的更深。因此，处理工艺314可以仅渗透第一凹槽306的一部分(例如，上部)，从而处理第一晶种层312在第一凹槽306内的邻近第一凹槽306的开口的部分。
处理工艺314可以在第一晶种层的处理部分312t处禁止或抑制导电材料的生长、沉积或成核。这种禁止或抑制可以通过多种机制来实现。在一种机制中，活性种可以使第一晶种层312的暴露部分钝化。例如，活性种可以是处理等离子体。换言之，处理工艺314可以是等离子体处理工艺。处理等离子体可以包括或可以是含氮等离子体、含氢等离子体、含氧等离子体或含碳氢化合物等离子体中的至少一种。处理工艺314在第一晶种层的处理部分312t处对导电材料的生长、沉积或成核的抑制程度可以至少部分地依赖于处理等离子体的组分。例如，氮的抑制效果强于氢，并且对处理等离子体中氮和氢的相对浓度的调节可以改变在第一晶种层的处理部分312t处对导电材料的生长、沉积或成核的禁止和抑制的程度。在处理等离子体包括氮(例如，N2)或由氮(例如，N2)组成的实施例中，处理等离子体的流速可以在从约1标准立方厘米每分钟(sccm)至约20sccm的范围内。在这个实施例中，可以在从约300摄氏度至约400摄氏度的温度范围内，以及在从约0.6Torr至约2Torr的压力范围内实施处理工艺314，也可以使用其他可行的温度和压力。在另一个机制中，可以通过在活性种和第一晶种层312的暴露表面之间的化学反应实现禁止。化学反应可以形成化合物材料(例如，氮化钨或碳化钨)的薄层。例如，可以通过等离子体生长和/或暴露于紫外线辐射下形成活性种，其活性种可以包括原子种、自由基种和离子种。在又一个机制中，可以通过使表面钝化但不形成化合物材料层的诸如吸附的表面效应来实现禁止。
处理工艺314也可以具有改变第一晶种层的处理部分312t中的一种或多种材料的相的效果。例如，图3B中示出的第一晶种层312可以包括第一相的钨(称为α钨)或由第一相的钨组成。在图3C中示出的处理工艺314之后，第一晶种层的处理部分312t中的钨的相可以从第一相(α钨)改变为第二相(称为β钨)。第一晶种层的未处理部分312u中的钨的相未改变且保持为α钨。在第一晶种层的处理部分312t处的相改变也可以导致钨的电阻率的改变。例如，在约300开尔文下，α钨(第一晶种层的未处理部分312u中)的电阻率在从约5微欧姆厘米至约6微欧姆厘米的范围内，而在约300开尔文下，β钨(第一晶种层的处理部分312t中)的电阻率高于约40微欧姆厘米。随后在衬底300中形成的导电材料可以优先地或选择地形成在第一晶种层的未处理部分312u上方而并不形成在第一晶种层的处理部分312t上方。
如图3D所示，第一凹槽306可以部分地填充有第一导电材料316，第一导电材料316可以包括与第一晶种层312相似的材料或由该材料组成。第一导电材料316可以覆盖第一晶种层的未处理部分312u。由于在第一晶种层的处理部分312t处禁止或抑制了导电材料的生长、沉积或成核，因此第一导电材料316未形成在第一晶种层的处理部分312t上方。从而，第一晶种层的处理部分312t可以不包括第一导电材料316。第一导电材料316也可以称为第一块状导电材料，其可以具有低于第一晶种层的处理部分312t的电阻率。
可以通过填充工艺将第一导电材料316形成于第一凹槽306内。在实施例中，填充工艺可以是PVD工艺或CVD工艺中的至少一种。填充工艺可以是自下而上填充工艺，其可以是处理工艺314的结果。例如，除了禁止导电材料在第一晶种层的处理部分312t处的形成外，处理工艺314(如图3C所示)可以导致导电材料形成于第一晶种层的未处理部分312u上方以进行与共形填充工艺不同的自下而上填充工艺。如在图3D中示出的实例所应用的，在自下而上填充工艺中，第一导电材料316可以首先以薄层的形式形成在第一凹槽306的底层，其朝着第一凹槽306的开口方向增加厚度，直到第一导电材料316覆盖第一晶种层的未处理部分312u。这种自下而上填充工艺防止了间隙、空隙或缝孔形成在第一导电材料316内，这些间隙、空隙或缝孔通常是与共形填充工艺相关的特征。可以在从约300摄氏度至约450摄氏度的温度范围内，以及在从约100Torr至约500Torr(例如，约300Torr)的压力范围内实施填充工艺，但是也可以使用其他可行的温度和压力。
如前文所述，即使第一晶种层的处理部分312t和第一晶种层的未处理部分312u可以包括相似的材料或由相似的材料组成，但这些材料中的相也可以是不同的。如果导电材料(例如，第二晶种层)形成在第一晶种层的处理部分312t上方，则第一晶种层的处理部分312t可以包括导电材料(例如，第二晶种层)的材料相变。特别地，导电材料的材料相可以从原始的低电阻率相改变为第一晶种层的处理部分312t中的高电阻率材料相。因此，保留的第一晶种层的处理部分312t可以不利地影响形成于衬底300中的导电结构的接触电阻。
因此，如图3E所示，可以去除第一晶种层的处理部分312t(通过蚀刻工艺320)以暴露出第一凹槽306和第二凹槽308的表面(例如，暴露出阻挡层310的表面，阻挡层310的表面限定了第一凹槽306和第二凹槽308的表面)。此外，可以通过蚀刻工艺320蚀刻面向第一凹槽306的开口的第一导电材料316的表面，从而去除第一导电材料316的邻近第一凹槽306的开口的部分。
在实施例中，蚀刻工艺320可以是干蚀刻工艺(例如，等离子体蚀刻工艺)。在蚀刻工艺320中使用的蚀刻剂可以包括含卤素蚀刻剂或可以由含卤素蚀刻剂组成。蚀刻剂的组成可以至少部分取决于第一晶种层的处理部分312t的材料。例如，在第一晶种层的处理部分312t包括钨(例如β钨)或由钨(例如β钨)组成的实施例中，在蚀刻工艺320中使用的蚀刻剂可以是含氟蚀刻剂，例如，含氟等离子体(例如，NF3等离子体)。在蚀刻工艺320中使用的蚀刻剂的流速在从约50sccm至约200sccm的范围内，也可以使用其他可行的流速。作为图3E示出的蚀刻工艺320的结果，去除衬底300具有高电阻率的部分。
如图3F所示，第二晶种层322可以形成于第一凹槽306和第二凹槽308中，内衬于其暴露表面。第二晶种层322也形成于阻挡层310(设置在绝缘层304的表面304a上方)的顶上以及面向第一凹槽306的开口的第一导电材料316的表面上方。与第一晶种层312相似，第二晶种层322是导电材料的薄层，其在随后的工艺步骤中帮助较厚层的形成(例如，如图3G所示的第一凹槽306和第二凹槽308中的第二导电材料的形成)。第二晶种层322可以包括与第一晶种层312相似的材料或可以由这些材料组成，并且第二晶种层322的材料可以是低电阻率相(例如，α钨)。第二晶种层322的厚度在从约1纳米至约8纳米的范围内(例如，约5纳米)。可以通过与形成第一晶种层312相似的工艺形成第二晶种层322，也可以在大于或等于约200摄氏度的温度下实施用于形成第二晶种层322的工艺，例如，在从约300摄氏度至约400摄氏度的温度范围内以及在从约2Torr至约10Torr(例如，约5Torr)的压力范围内。
如图3G所示，在其中形成有第二晶种层322的第一凹槽306和第二凹槽308内过填充第二导电材料324。在图3G示出的实例中，第二导电材料324覆盖第一凹槽306和第二凹槽308内的第一导电材料316和第二晶种层322。此外，第二导电材料324覆盖设置在绝缘层304的表面304a上方的第二晶种层322。通过自下而上填充工艺或共形工艺形成第二导电材料324。在由共形工艺形成第二导线材料324的实例中，通过使需要填充第二导电材料324的第一凹槽306和第二凹槽308具有较浅的深度来防止间隙、空隙或缝孔的形成。第二导电材料324可以包括与第一导电材料316相似的材料或由这些材料组成。第二导电材料324可以称为第二块状导电材料，其电阻率可以低于先前去除的第一晶种层的处理部分312t。
随后，如图3H所示，平坦化第二导电材料324以形成平坦化的第二导电材料324’。可以通过化学机械抛光(CMP)工艺实施平坦化，其可以去除设置在第一凹槽306和第二凹槽308外侧的第二导电材料324的多余部分。如图3H的实例所示，除了去除第二导电材料324的多余部分外，也去除了设置在第一凹槽306和第二凹槽308外侧的部分的第二晶种层322和阻挡层310。
使用图3A至图3H中示出的工艺步骤，可以在第一凹槽306和第二凹槽308的每个中形成导电结构(例如，接触插塞，例如，源极/漏极接触插塞)。导电结构可以接触(例如，电接触)可形成于半导体衬底层302和/或绝缘层304中的下面的电元件(例如，通孔、导线或迹线等)和/或下面的电部件(例如，晶体管、二极管、电阻器、电容器等)。
由于第一凹槽306和第二凹槽308具有不同的深度，形成于其中的导电结构具有不同的临界尺寸和深度。因此，图3A至图3H中示出的工艺步骤可以用于制造不同临界尺寸和深度的导电结构。此外，图3A至图3H中示出的工艺步骤提供的效果为防止在第一凹槽306和第二凹槽308中形成的导电结构内形成间隙、空隙或缝孔。在传统工艺流程中，第二晶种层3622可以形成在第一晶种层的处理部分312t上方并且第二导电材料324随后可以形成在第二晶种层322上方。然而，在图3A至图3H示出的工艺步骤中，去除了第一晶种层的处理部分312t。通过去除第一晶种层的处理部分312t，由第一晶种层的处理部分312t占据的体积现在可以由具有较低电阻率的第二块状导电材料占据。因此，减小了形成于第一凹槽306和第二凹槽308中的导电结构的电阻率。甚至进一步地，通过去除第一晶种层的处理部分312t，避免了导体材料从低电阻率相到高电阻率相的相变，从而防止了在第一凹槽306和第二凹槽308中形成的导电结构的电阻率的任何增加。
图4A至图4H根据一个或多个实施例示出了表示图1中示出的方法100和图2中示出的方法200的一些工艺步骤的工艺流程。图4A示出了衬底300包括半导体衬底层302、绝缘层304、阻挡层310和第三凹槽400。与第一凹槽306和第二凹槽308相比，第三凹槽400具有悬伸件402，使得阻挡层310在靠近第三凹槽400的开口处的厚度大于在第三凹槽400内部的厚度。即便如此，用于在第三凹槽400内形成导电结构的工艺步骤也可以以与前文根据图3A至图3H描述的相似的方式进行。
如图4B所示，第一晶种层312可以内衬于阻挡层310的暴露表面。如图4C所示，将部分第一晶种层312暴露于处理工艺314以形成第一晶种层的处理部分312t。第一晶种层312的未暴露于处理工艺314的部分称为第一晶种层的未处理部分312u。第一晶种层312的暴露于处理工艺314的部分可以包括或可以是第一晶种层312的设置在绝缘层304的表面304a上方的部分和第一晶种层312的设置在悬伸件402上方的部分。第一晶种层312在第三凹槽400的有角侧壁上的部分可以保持未处理。
如图4D所示，可以将第一导电材料316形成在第一晶种层的未处理部分312u上方的第三凹槽400中。尽管由于处理工艺314，防止了在第一导电材料316中形成间隙、空隙或缝孔，但是悬伸件402允许以前文描述的自下而上的方式填充第三凹槽400。
如图4E所示，可以去除位于绝缘层304的表面304a上方的第一晶种层的处理部分312t(例如，通过蚀刻工艺320)。第一晶种层的处理部分312t在悬伸件402处的部分同样可以被去除。此外，蚀刻工艺320可以去除部分悬伸件420，因此，扩大了第三凹槽400的开口。这可以带来允许更容易的在第三凹槽400内沉积或形成材料的有益效果。例如，如图4F所示，由于第三凹槽400的扩大的开口，因此第二晶种层322可以更容易地形成在第三凹槽400中。第二晶种层322内衬于第三凹槽400的暴露表面，第一导电材料316的表面面向第三凹槽400的开口、悬伸件402和设置在绝缘层的表面304a上方的阻挡层310。
如图4G所示，使用第二导电材料324过填充其中形成有第二晶种层322的第三凹槽400。在如图4G所示的实例中，第二导电材料324覆盖第三凹槽400内的第一导电材料316和第二晶种层322。此外，第二导电材料324覆盖设置在第三凹槽400外侧的第二晶种层322。
随后，如图4H所示，平坦化第二导电材料324以形成平坦化的第二导电材料324’。如前文所述，通过CMP工艺实施平坦化，其可以去除设置在第三凹槽400外侧的部分的第二导电材料324，也可以去除设置在第三凹槽400外侧的部分的第二晶种层322和阻挡层310。在这种情况下，如图4H所示，也可以去除部分的悬伸件420。
使用如图4A至图4H中示出的工艺步骤，可以在具有悬伸件402的第三凹槽400中形成导电结构(例如，接触插塞)。与图3A至图3H中示出的工艺步骤相似，图4A至图4H中示出的工艺步骤提供的效果为：防止在第三凹槽400中形成的导电结构内形成间隙、空隙或缝孔。在传统工艺流程中，第二晶种层322可以形成在第一晶种层的处理部分312t上方，并且第二导电材料324随后可以形成在第二晶种层322上方。然而，在图4A至图4H所示的工艺步骤中，去除了第一晶种层的处理部分312t。通过去除第一晶种层的处理部分312t，由第一晶种层的处理部分312t占据的体积现在可以由具有较低电阻率的第二块状导电材料占据。因此，减小了形成于第三凹槽400中的导电结构的电阻率。甚至进一步地，通过去除第一晶种层的处理部分312t，避免了导体材料从低电阻率相到高电阻率相的相变，从而防止了在第三凹槽400中形成的导电结构的电阻率的任何增加。
图5示出了沿图4H中所示的线A-A’截取的浓度分布图500。浓度分布图示出了各种材料根据位置的浓度的变化，其中图5中示出的位置0微米在点A处，且图5中示出的位置0.1微米在点A’处。
可以观察到，实际上，通过应用蚀刻工艺320以去除第一晶种层的处理部分312t，在形成于第三凹槽400内的导电结构内没有引入多余量的不期望的材料，该不期望的材料可能不利的影响导电结构的电导率和/或电阻率。例如，如图5所示，氧、氩和氟(如图5中的曲线组506所示)以较低的浓度(例如，小于约10单位)存在于形成在第三凹槽400中的导电结构中。另一方面，如所期望地，硅(如图5中的曲线502所示)和钨(如图5中的曲线504所示)在第三凹槽400中具有相对较高的浓度。
根据如3A至图3H与图4A至图4H中所示的工艺流程，提供了用于形成导电结构的方法600(如图6所示)。如图6所示，方法600可以包括：将阻挡层内衬于形成在绝缘层中的沟槽内以形成凹槽(在步骤602中)；将第一晶种层内衬于凹槽(在步骤604中)；使用第一导电材料部分地填充凹槽，其中第一晶种层的邻近凹槽的开口的部分不包含第一导电材料(在步骤606中)；去除第一晶种层的不包含第一导电材料的部分以形成凹槽的暴露表面(在步骤608中)；将第二晶种层内衬于凹槽的暴露表面(在步骤610中)；以及使用第二导电材料填充凹槽(在步骤612中)。
根据本发明的各个实施例，可以提供一种形成导电结构的方法。该方法可以包括：提供其中形成有凹槽的衬底，该凹槽内衬有第一晶种层并且部分地填充有第一导电材料；去除第一晶种层的不包含第一导电材料的部分以形成凹槽的暴露表面；将第二晶种层内衬于凹槽的暴露表面；以及使用第二导电材料填充凹槽，第二导电材料覆盖第一导电材料和第二晶种层。
根据本发明的各个实施例，可以提供一种形成导电结构的方法。该方法可以包括：提供在其中形成有第一凹槽和第二凹槽的衬底，其中，第一凹槽在衬底内延伸第一距离且第二凹槽在衬底内延伸第二距离，第二距离小于第一距离；将第一晶种层内衬于第一凹槽和第二凹槽；将第二凹槽中的第一晶种层以及第一晶种层在第一凹槽中的邻近第一凹槽的开口的部分暴露于处理等离子体以形成第一晶种层的处理部分；使用第一导电材料部分填充第一凹槽，其中，第一晶种层的处理部分不包含第一导电材料；去除第一晶种层的处理部分以形成第一凹槽和第二凹槽的暴露表面；将第二晶种层内衬于第一凹槽和第二凹槽的暴露表面；以及使用第二导电材料覆盖第二晶种层，第二导电材料填充第一凹槽和第二凹槽。
根据本发明的各个实施例，可以提供一种形成导电结构的方法。该方法可以包括：将阻挡层内衬于形成在绝缘层中的沟槽以形成凹槽；将第一晶种层内衬于凹槽；使用第一导电材料部分填充凹槽，其中，第一晶种层的邻近凹槽的开口的部分不包含第一导电材料；去除第一晶种层的不包含第一导电材料的部分以形成凹槽的暴露表面；将第二晶种层内衬于凹槽的暴露表面；以及使用第二导电材料填充凹槽。
上面论述了多个实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或修改用于与本文所介绍的实施例执行相同的目的和/或实现相同优点的其他工艺和结构。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以对本发明进行多种变化、替换以及改变。

Claims (10)

1.一种方法，包括：
提供衬底，所述衬底中形成有凹槽，所述凹槽内衬有第一晶种层并且部分地填充有第一导电材料；
去除所述第一晶种层的不包含所述第一导电材料的部分以形成所述凹槽的暴露表面；
将第二晶种层内衬于所述凹槽的暴露表面；以及
使用第二导电材料填充所述凹槽，所述第二导电材料覆盖所述第一导电材料和所述第二晶种层。
2.根据权利要求1所述的方法，其中，去除所述第一晶种层的不包含所述第一导电材料的部分包括：蚀刻所述第一晶种层的不包含所述第一导电材料的部分。
3.根据权利要求2所述的方法，其中，蚀刻所述第一晶种层的不包含所述第一导电材料的部分包括：使用等离子体蚀刻剂来等离子体蚀刻所述第一晶种层的不包含所述第一导电材料的部分。
4.根据权利要求3所述的方法，其中，所述等离子体蚀刻剂包括含卤素等离子体蚀刻剂。
5.根据权利要求4所述的方法，其中，所述含卤素等离子体蚀刻剂包括含氟等离子体蚀刻剂。
6.根据权利要求1所述的方法，其中，去除所述第一晶种层的不包含所述第一导电材料的部分包括：蚀刻所述第一晶种层的不包含所述第一导电材料的部分和所述第一导电材料的面向所述凹槽的开口的表面。
7.根据权利要求1所述的方法，其中，将所述第二晶种层内衬于所述凹槽的暴露表面包括选自由脉冲的成核层工艺、原子层沉积工艺和它们的组合组成的组中的工艺。
8.一种方法，包括：
将阻挡层内衬于形成在绝缘层中的沟槽以形成凹槽；
将第一晶种层内衬于所述凹槽；
使用第一导电材料部分地填充所述凹槽，其中，所述第一晶种层的邻近所述凹槽的开口的部分不包含所述第一导电材料；
去除所述第一晶种层的不包含所述第一导电材料的部分以形成所述凹槽的暴露表面；
将第二晶种层内衬于所述凹槽的暴露表面；以及
使用第二导电材料填充所述凹槽。
9.根据权利要求8所述的方法，其中，使用所述第一导电材料部分地填充所述凹槽包括：
处理所述第一晶种层的邻近所述凹槽的开口的部分以形成所述第一晶种层的处理部分；以及
使用所述第一导电材料填充所述凹槽，其中，所述第一晶种层的处理部分不包含所述第一导电材料。
10.一种方法，包括：
提供衬底，所述衬底中形成有第一凹槽和第二凹槽，其中，所述第一凹槽在所述衬底内延伸第一距离，所述第二凹槽在衬底内延伸第二距离，所述第二距离小于所述第一距离；
将第一晶种层内衬于所述第一凹槽和所述第二凹槽；
将所述第二凹槽中的第一晶种层和位于所述第一凹槽中邻近所述第一凹槽的开口的所述第一晶种层的一部分暴露于处理工艺，从而形成第一晶种层的处理部分；
使用第一导电材料部分地填充所述第一凹槽，其中，所述第一晶种层的处理部分不包含所述第一导电材料；
去除所述第一晶种层的处理部分以形成所述第一凹槽和所述第二凹槽的暴露表面；
将第二晶种层内衬于所述第一凹槽和所述第二凹槽的暴露表面；以及
使用第二导电材料覆盖所述第二晶种层，所述第二导电材料填充所述第一凹槽和所述第二凹槽。
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