CN107863323B - 半导体装置的形成方法 - Google Patents

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Abstract

一种半导体装置的形成方法，包括蚀刻一介电层以形成一开口，经由上述开口使晶体管的组件暴露。形成一间隔层，其包括水平部分位于开口底部及垂直部分于开口中。此垂直部分位于介电层的侧壁。对上述间隔层进行一各向同性蚀刻以移除其水平部分，且其垂直部分于各向同性蚀刻之后仍残留。此残留的垂直部分形成一接触插塞间隔物。一导电材料被填充至上述开口以形成一接触插塞。

Description

半导体装置的形成方法
技术领域
本发明的实施例涉及一种半导体装置的形成方法，且特别涉及一种侧壁间隔物的形成方法。
背景技术
在制造集成电路的工艺中，侧壁间隔物被广泛地应用于区隔某些图案特征，例如将导电图案特征与其他图案特征区隔。此侧壁间隔物为垂直构造，其垂直尺寸大于其水平尺寸。侧壁间隔物的制造方法通常包括形成一毯覆间隔层，进行一各向异性蚀刻以移除毯覆间隔层的水平部分。上述残余的垂直部分即可作为侧壁间隔物。
发明内容
本发明的实施例包括一种半导体装置的形成方法，包括蚀刻一介电层以形成一开口，其中经由上述开口而暴露一晶体管的一组件。形成一间隔层，包括：一水平部分位于上述开口底部；以及一垂直部分位于上述开口中，其中上述垂直部分位于前述介电层的侧壁。对上述间隔层进行一各向同性蚀刻以移除其水平部分，且其垂直部分在进行上述各向同性蚀刻之后依然残留，且此残留的垂直部分形成一接触插塞间隔物。填充一导电材料至上述开口以形成一接触插塞。
本发明的实施例还包括一种半导体装置的形成方法，包括蚀刻一介电层以形成一开口，其中经由上述开口而暴露一晶体管的一组件。形成一间隔层，包括多个循环，且上述的多个循环的每一循环包括：沉积上述间隔层的一子层，及对上述子层进行轰击使上述子层的水平部分松散，其中此水平部分位于开口底部。移除经由多个循环所形成之上述子层之上述水平部分；及填充一导电材料至上述开口以形成一接触插塞，其中上述间隔层之上述垂直部分环绕上述接触插塞。
本发明的实施例另包括一种半导体装置的形成方法，包括形成一层间介电层以覆盖一栅极堆叠。对上述层间介电层进行蚀刻以形成一源极/漏极接触开口。经由上述源极/漏极接触开口植入一半导体物质以形成一源极/漏极区。形成一毯覆间隔层以延伸进入上述源极/漏极接触开口。对上述毯覆间隔层进行一各向同性蚀刻以移除一部分位于上述源极/漏极接触开口之上述毯覆间隔层，且此源极/漏极接触开口之上述毯覆间隔层的一残余部分形成一接触插塞间隔物。填充一导电材料至上述源极/漏极接触开口以形成一源极/漏极接触插塞，其中上述源极/漏极接触插塞被上述接触插塞间隔物环绕。
附图说明
以下将配合附图详述本发明的实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本发明的特征。
图1A-图14为根据一些实施例绘示出晶体管形成过程的剖面图。
图15-图22为根据一些实施例绘示出晶体管形成过程的剖面图。
图23为根据本发明的一些实施例的晶体管性能数据与使用常用方法的晶体管的性能数据，所绘示出的比较图。
图24为根据一些实施例，绘示出晶体管形成过程的流程图。
其中，附图标记说明如下：
10～晶片
20～基板
24～栅极介电层
26、26A、26B、26C～栅极堆叠
28～栅极电极
30～栅极间隔物
31～硬掩模
32～浅沟槽隔离区
34～接触蚀刻停止层
36～层间介电层
38～掩模层
40～光致抗蚀剂层
42～开口
44～间隔层
44A～间隔层的底部部分
44B～间隔层的顶端部分
44C～间隔层的侧壁部分(接触插塞间隔物)
48～轰击
50～各向同性蚀刻
52～预非晶化注入
54～源极/漏极区
56～源极/漏极硅化物区
58～底层
60～中间层
62～顶层
64～开口
66～源极/漏极接触插塞
68～源极/漏极插塞
70～蚀刻停止层
72～介电层
74～导电特征
80、82～线
200～方法
202、204、206、208、210、212、214、216、218～步骤
T1、T2、T3、T4～厚度
具体实施方式
以下公开许多不同的实施方法或是例子来实行本申请的不同特征，以下描述具体的元件及其排列的实施例以阐述本发明。当然这些实施例仅用以例示，且不该以此限定本发明的范围。例如，在说明书中提到第一特征形成于第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征与第二特征之间另外有其他特征的实施例，即，第一特征与第二特征并非直接接触。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间有特定的关系。
此外，其中可能用到与空间相关用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些空间相关用词为为了便于描述附图中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相关形容词也将依转向后的方位来解释。
根据不同例示性实施例提供具有置换性栅极的晶体管及其制作方法。附图绘示出形成晶体管的制造流程的中间步骤。以下将讨论不同的实施例。在各种附图以及实施例的说明中，以相似的元件符号代表相似的元件。图1A-图14所显示的步骤也被绘示于图24的示意流程图的方法200中。
根据一些例示性实施例，图1A-图14绘示出制造金属氧化半导体(Metal-Oxide-Semiconductor,MOS)晶体管及相对应的接触插塞的中间步骤的剖面图。请参照图1A，提供晶片10。晶片10包括基板20，其可由硅、硅锗、碳化硅(silicon carbon)、III-V族化合物等半导体材料或其他相似物所形成。基板20可为一块状基板或绝缘层覆硅(Semiconductor-On-Insulator,SOI)基板。
栅极堆叠26A、26B、26C，共同以栅极堆叠26代表的，其形成于基板20上。栅极堆叠26A、26B、26C各自包可括栅极介电层24、形成于栅极介电层24之上的栅极电极28及于栅极电极28之上的硬掩模31。根据本发明的一些实施例，栅极堆叠26为置换性栅极堆叠，其形成方法为形成虚设栅极堆叠、移除虚设栅极堆叠以形成凹陷(recesses)、形成置换性栅极堆叠于凹陷。其结果为，栅极介电层24包括底部部分位于各自的栅极电极28的下方，以及侧壁部分位于栅极电极28的侧壁。
栅极介电层24可为一单层构造或由多个层所形成的复合层。举例来说，栅极介电层24可包括一界面氧化层(interfacial oxide layer)及一高介电常数介电层于氧化层之上。上述的氧化层可为经由热氧化或化学氧化所形成的氧化硅层。上述的高介电常数介电层具有的介电常数可大于7或甚至大于20。例示性的高介电常数介电材料包括二氧化铪(hafnium oxide)、氧化锆(zirconium oxide)、氧化镧(lanthanum oxide)或其他相似物。
根据本发明的一些实施例，栅极电极28具有一由同质的导电材料所形成的单层构造。根据其他实施例，栅极电极28具有一复合构造，包括由TiN、TaSiN、WN、TiAl、TiAlN、TaC、TaN及铝(aluminum)或上述的组合所形成的多膜层。栅极电极28的形成可包括物理气相沉积法(Physical Vapor Deposition,PVD)、金属有机化学气相沉积法(Metal-OrganicChemical Vapor Deposition,MOCVD)以及/或其他适用的方法。举例而言，硬掩模31可由氮化硅形成。
根据本发明的其他实施例，如图1B所示，除了形成替代性栅极堆叠，栅极堆叠26A、26B及26C也可由下述方法形成:形成一毯覆性栅极介电层及一毯覆性栅极电极层(例如，多晶硅层)，且接着将毯覆栅极介电层及毯覆栅极电极层图案化。
根据本发明的一些实施例，栅极堆叠26A、26B及26C形成栅极堆叠条(strips)(构造的俯视图)且彼此互相平行。根据其他实施例，不会形成栅极堆叠26B及26C，且形成浅沟槽隔离(Shallow Trench Isolation,STI)区32以定义一部分的半导体基板20作为形成晶体管的主动区。
请参照回图1A(在图1B也有绘示)，形成接触蚀刻停止层(Contact Etch StopLayer,CESL)34以覆盖基板20，且可延伸至栅极间隔物30的侧壁。根据本发明的一些实施例，接触蚀刻停止层34包括氮化硅、碳化硅及其他介电材料。于接触蚀刻停止层34及栅极堆叠26A、26B及26C之上形成层间介电层(Inter-Layer Dielectric,ILD)36。层间介电层36可由氧化物形成，例如，磷硅酸盐玻璃(Phospho-Silicate Glass,PSG)、硼硅酸盐玻璃(Boro-Silicate Glass,BSG)、掺硼磷硅玻璃(Boron-Doped Phospho-Silicate Glass,BPSG)、四乙氧基硅烷(Tetra Ethyl Ortho Silicate,TEOS)氧化物或其他相似物。形成方法可包括，例如，化学气相沉积法(Chemical Vapor Deposition,CVD)、可流动式化学气相沉积法(Flowable CVD,FCVD)、旋转涂布法(spin-on coating)或其他相似方法。
于层间介电层36之上形成掩模层38。根据本发明的一些实施例，掩模层38为一金属硬质掩模，其可由，例如，氮化钛(TiN)所形成。于掩模层38之上形成光致抗蚀剂层40，且其被图案化而具有开口42。相对应的步骤绘示在图24的流程图的步骤202。接着，请参照图2，利用光致抗蚀剂层40以蚀刻掩模层38，从而向下延伸开口42进入掩模层38。接着以被图案化的掩模层38作为蚀刻遮幕，蚀刻层间介电层36及接触蚀刻停止层34，使开口42延伸进入层间介电层36及接触蚀刻停止层34。根据一些实施例，开口42为源极/漏极接触开口。相对应的步骤显示在图24的流程图的步骤204。接着，移除掩模层38，而结果的构造如图3所绘示。
图4及图8绘示出接触(插塞)间隔物的形成。首先，如同图4-图7所绘示，形成间隔层44。根据本发明的一些实施例，间隔层44由介电材料所形成，其相对于氧化物具有高度蚀刻选择性，因此在后续清洁工艺中(此工艺中氧化物被移除)，此间隔物不会受到损伤。举例来说，间隔层44可由氮化硅形成。此形成过程包括一多的沉积工艺以及一多的轰击工艺。
请参照图4，沉积间隔层44的第一子层。相对应的步骤显示于图24的流程图的步骤206。此沉积工艺以顺应性沉积工艺进行，例如原子层沉积法(Atomic Layer Deposition,ALD)、化学气相沉积法(Chemical Vapor Deposition,CVD)、或其他相似方法，因此，间隔层44的水平部分与垂直部分具有相似的厚度，举例来说，其厚度差异的绝对值(∣T2-T1∣)小于垂直部分厚度T1的20％及水平部分厚度T2的20％。
当第一子层的沉积结束时，厚度T1及T2尽可能地达到最小。例如，当使用原子层沉积法时，厚度T1及T2等于相对应材料的一层原子层的厚度(例如氮化硅)。或者，厚度T1及T2等于数层原子层厚度，例如，约2层至5层原子层厚度的范围。当使用化学气相沉积法时，因为化学气相沉积法是非自发性停止反应(not self-stopped)，厚度T1及T2分别例如约为
Figure GDA0003019770870000061
至
Figure GDA0003019770870000062
的范围。
根据本发明的一些实施例，在沉积第一子层过程中，等离子体会由前驱物，例如，SiH4、NH3、SiCl2H2或其他相似物产生。在沉积过程中，使用氮自由基(N)，其为不带电氮原子。根据本发明的一些实施例，上述由前驱物所产生的等离子体可能包括氮离子(N+)及氮自由基，且氮离子可由过滤移除。氮自由基会留下，且使用于提供氮原子以形成氮化硅。
请参照图5，在沉积第一子层44之后，进行一轰击(松散(loosening))步骤，此轰击以箭头48表示。相对应的步骤显示于图24的流程图的步骤208。当使用原子层沉积法时，此轰击可于各自的沉积腔室中清除沉积的前驱物之后进行。并且，此轰击也可于操作沉积的同一腔室中进行。根据本发明的一些实施例，此轰击以氮离子进行。根据一些其他实施例，此轰击可用其他元素进行，例如，氩。此轰击的方向垂直于晶片10的主要上表面，于是也垂直于间隔层44的水平部分之上表面，且平行于间隔层44的垂直部分的主要表面。
此轰击以一低能量进行，且间隔层44被轰击的部分会松散，并且既不再被溅射(re-sputtered)也不被移除。被轰击部位的密度会降低。因此，在轰击之后，底部部位44A的材料实质上残留于底部部位，顶部部位44B的材料实质上残留于顶部部位，侧壁部位44C的材料实质上残留于侧壁部位。因为选择了足够低的能量进行轰击所以能达到这个效果。有利的一点为，上述第一子层(以及后续形成的子层)非常薄。因此，能够使用具有低能量的离子使水平部分松散，且不会减损松散的效果，并且此松散效果可以贯彻全部(从顶至底)水平部位44A及44B。根据本发明的一些实施例，使用氮离子进行轰击时，此氮离子的能量可为约2eV至4.5eV的范围。应理解的是，如果使用高能量进行轰击，虽然垂直部分不会受到轰击离子的直接影响，但是此垂直部分依然受到损伤，且此垂直部分的品质会降低。因此，采用本发明的实施例，因为使用低能量，所以其垂直部分44C并不会因轰击而受损。并且，轰击的结果造成水平部位44A及44B的厚度T2因为密度降低而略为增加。
在整份说明书中，将上述沉积以及上述轰击组合称为沉积-轰击循环。可以进行多个沉积-冲击循环，每一次于原先形成的子层之上形成一新增的子层。此多个循环在图24的流程图中，以一指回步骤206的箭号表示。在每一沉积-冲击循环中，形成一新的子层，接着此子层被接续的轰击松散。完成所有沉积-轰击循环后的最终间隔层44具有厚度T3及T4，其范围约为
Figure GDA0003019770870000071
至
Figure GDA0003019770870000072
稍大或稍小的厚度也可采用。结果的构造如图6所绘示。
表1列举出一些示例性性质，其为根据本发明的一些实施例所形成的氮化硅层的水平部分及垂直部分，经由实验获得的数据。作为比较基准，表1也列出常用氮化硅层的性质，其由原子层沉积形成且没有执行轰击/松散步骤。
请参照表1，应理解的是，氮化硅层的垂直部分的密度与常用氮化硅层的密度相近，证实此垂直部分并未因轰击而有明显损伤。氮化硅层的水平部分的密度明显低于垂直部分的密度。此结果显示，因为松散的效果，所以可明确区分水平部分的性质与垂直部分的性质有所不同，是合乎预期的结果。
表1
Figure GDA0003019770870000081
且，湿式蚀刻速率为经由使用稀释氢氟酸(HF)蚀刻氮化硅薄膜(silicon nitridefilms)获得，而干式蚀刻速率则是利用SiCoNiTM工艺蚀刻氮化硅薄膜而得到，其中使用一包括氨(NH3)及三氟化氮(NF3)的组合气体作为蚀刻气体。可观察到，氮化硅层垂直部分的蚀刻速率(包括湿式蚀刻速率及干式蚀刻速率)分别接近于常用氮化硅层的湿式及干式蚀刻速率，而氮化硅层水平部分的蚀刻速率却更高出许多。这个结果证实，氮化硅层的垂直部分的品质并未因轰击而有减损，而水平部分却明显地受到损伤。
图7绘示出于间隔层44进行一各向同性蚀刻，其中此各向同性蚀刻以箭头50代表。相对应的步骤表示在图24的流程图的步骤210。根据本发明的一些实施例，此各向同性蚀刻为一干式蚀刻工艺。举例而言，当间隔层44是由氮化硅形成时，则可由SiCoNi工艺进行蚀刻，其中此工艺的蚀刻气体包括氨及三氟化氮。根据本发明的不同实施例，此各向同性蚀刻也可为湿式蚀刻工艺。举例而言，当间隔层44是由氮化硅形成时，则进行蚀刻可由磷酸(phosphoric acid)或稀释的氢氟酸做为蚀刻剂。因为垂直部分44C与水平部分44A及44B的蚀刻速率具有显著差异，所以会移除水平部分44A及44B，而残留垂直部分44C，虽然垂直部分44C可能会稍稍变薄。此残留的垂直部分44C在这之后被称为接触插塞间隔物44C。图8绘示出结果的构造。当从顶端俯视晶片10时，每一个接触插塞间隔物44C形成一完整的圆。
图9绘示出一预非晶化注入(Pre-Amorphization Implantation,PAI)及一源极/漏极注入，其以箭号52代表。相对应的步骤表示在图24的流程图的步骤212。此预非晶化注入可用锗、硅或其他相似物进行，其破坏被注入区的晶格结构用以控制后续源极/漏极注入的深度。在相对应的晶体管为p型晶体管时，此注入可使用硼或铟；或者相对应的晶体管为n型晶体管时，可使用磷、砷或锑。相对应的源极/漏极区54绘示于图9。
根据本发明的一些实施例，于源极/漏极区54之上表面形成源极/漏极硅化物区56。此形成工艺可包括:形成一毯覆金属层(未示出)，进行退火(anneal)使金属层与源极/漏极区54的表面部分进行反应，及移除金属层的未反应部分。
图10-图12根据本发明的一些实施例绘示出形成栅极接触开口，其中使用到三层构造(tri-layer)。请参照图10，形成光致抗蚀剂58层(底层)以填满开口42(图9)。接着于底层58之上形成中间层60，接着以一光刻工艺形成并且图案化顶层62。相对应的步骤表示在第24图的流程图的步骤214。根据本发明的一些实施例，中间层60由无机材料形成，且顶层62由光致抗蚀剂形成。接着，如图11所绘示，图案化的顶层62的图案被向下转移至中间层60(图10)，并且进入底层58。接着，蚀刻层间介电层36及硬掩模31(图10)以形成开口64，经由上述开口暴露栅极电极28。相对应的步骤表示在图24的流程图的步骤216。在蚀刻中消耗顶层62及中间层60。接着，经由一灰化(ashing)工艺移除底层58，而结果的构造绘示于图12。
图13绘示形成源极/漏极接触插塞66及栅极接触插塞68。相对应的步骤表示在图24的流程图的步骤218。每个接触插塞66及68可包括一粘着/阻障层(adhesion/barrierlayer)及覆盖此粘着/阻障层的金属材料。前述的粘着/阻障层可由下列金属材料形成，包括选择自钛、氮化钛、钽、氮化钽或是其组合或是多层(multi-layers)。前述的金属材料，举例来说，可由例如，钨、铜、铝或金属合金形成。此形成工艺可包括通过一毯覆性粘着/阻障层填充开口以及填充金属物质至开口42及64(图12)中，并进行一化学机械平坦化(Chemical-Mechanical Polishing,CMP)以移除粘着/阻障层及金属材料的多余部分。
图14绘示形成蚀刻停止层70、介电层72以及导电特征74。根据本发明的一些实施例，导电特征74为金属线(metal line)，而介电层72为一金属间介电层(Inter-MetalDielectric,IMD)。根据本发明的不同实施例，导电特征74为上接触插塞，且介电层72为上层间介电层(ILD)(相对于下层间介电层36)。
根据本发明的实施例，图15-图22绘示出制造晶体管及接触插塞的中间步骤的剖面图。除非特别指明，在这些实施例中的组件的材料及形成方法实质上与图1-图14所显示的实施例的组件相似，其由与图1-图14所显示的实施例的相似元件符号表示。上述实施例与前述图1-图14的实施例相似，除了接触插塞间隔物不只形成于源极/漏极接触插塞，也形成于栅极接触插塞。因此，此接触插塞间隔物形成于源极/漏极接触开口以及栅极接触开口形成之后。关于图15-图22的形成过程以及组件材料的细节请参照实施例图1-图14中的讨论。
上述实施例的起始步骤实质上与图1-图3相似。接着，执行图8-图9讨论到的步骤以进行预非晶化注入，且形成源极/漏极区54及源极/漏极硅化物区56。结果的构造图绘示于图15。
在接续的步骤中，如同图16所绘示，形成一三层构造，包括光致抗蚀剂层58、无机层60及光致抗蚀剂层62。经由曝光与显影步骤将光致抗蚀剂层62图案化以形成一与栅极堆叠26A重迭的开口。
接着，将此图案化的顶层62作为蚀刻掩模以延伸光致抗蚀剂层62的开口穿过中间层60及进入底层58，如同图17所绘示。接着，蚀刻层间介电层36及硬掩模31以形成开口64(图17)，经由此开口暴露栅极堆叠26A的栅极电极28。蚀刻过程中消耗顶层62及中间层60。其次，经由一灰化(ashing)过程移除底层58，且结果的构造绘示于图18。
请参照图19，形成间隔层44为一毯覆层，其包括底部水平部分44A、顶部水平部分44B以及垂直部分44C。根据本发明的一些实施例，间隔层44除了延伸进入源极/漏极接触开口42的外，也会延伸进入栅极接触开口64。水平部分44A及44B被松散，而垂直部分44C并未被松散。形成间隔层44的过程实质上与图4-图7所述过程相同，其包括一多个沉积-轰击循环。如图19所绘示，对间隔层44进行一各向同性蚀刻50。水平部分44A及44B被蚀刻移除，且垂直部分44C的多数在各向同性蚀刻之后仍然残留成为接触插塞间隔物。此残留结构绘示于图20。根据这些实施例，栅极开口64中也有形成接触插塞间隔物44C。
请参照图21，形成栅极接触插塞68及源极/漏极接触插塞66。在晶片10的俯视图中，每一个栅极接触插塞68及源极/漏极接触插塞66皆被一个接触插塞间隔物44C环绕，其在俯视图中为一完整圆形没有任何破损。接触插塞间隔物44C具有降低漏电电流流经接触插塞与相邻导电特征之间的功能。图22绘示出形成蚀刻停止层70、介电层72以及导电特征74。
本发明的实施例具有一些更有利的特征。图23绘示出由样本晶片所获得的实验结果，其中X轴为将源极/漏极接触插塞66(图14)对栅极堆叠26A的距离标准化的位移(重迭位移)距离。Y轴为标准化后的漏电流。显而易见地，当源极/漏极接触插塞66接近栅极堆叠26A时，两者之间的漏电流增加，其原因为彼此之间的绝缘物减少所致。因此，比起没有重迭位移时，间隔物44C的品质扮演一更重要的角色。线80为根据本发明的实施例所操作的样品构造所获得的结果，而线82为根据下述方法所获得的样品构造所获得的结果，其方法为:形成一毯覆氮化硅(SiN)间隔层，且利用高能等离子体(各向异性蚀刻)以移除毯覆氮化硅间隔层的水平部分，残余的垂直部分即为间隔物。
实验结果显示，对于线80，漏电流只有在标准化后的位移距离超过5(标准化后的距离)或者更高时才会增加。与此相较，对于线82，漏电流在标准化后的位移距离大于1时即开始增加。因此，使用各向异性蚀刻以形成接触插塞间隔物的形成工艺，其工艺宽裕度(process window)小于依据本发明的实施例的操作过程。此外，线80所显示的漏电流小于线82的漏电流达三个数量级，其可以证明未受损之间隔物44C的降低漏电流功能并未因各向同性蚀刻而减损，而利用常用高能等离子体蚀刻所形成的接触插塞间隔物的功能则被减损。
实验结果也公开，于图8或图20的结构上进行多重SiCoNiTM工艺(multipleSiCoNiTM processes)时，开口42及64的横向尺寸并未增大。这也证实根据本发明的实施例所制作之间隔物并不倾向于氧化反应，并且相对于氧化物依然维持高度的蚀刻选择性。
如本发明一些实施例所述的半导体装置的形成方法，包括蚀刻一介电层用以形成一开口，使得晶体管的组件可经由此开口而暴露。形成一间隔层，且包括一水平部分位于开口底部以及一垂直部分位于开口内部。上述的垂直部分位于介电层的侧壁。进行一各向同性蚀刻于间隔层上用以移除水平部分，且垂直部分在各向同性蚀刻之后仍然残留。上述残留的垂直部分形成一接触插塞间隔物。一导电材料被填充至开口以形成一接触插塞。
如本发明一些实施例所述的半导体装置的形成方法，其中上述间隔层的形成方法包括：沉积间隔层的一个子层；及轰击前述子层使其松散。
如本发明一些实施例所述的半导体装置的形成方法，其中在轰击中，水平部分的材料会松散且会残留于开口底部。
如本发明一些实施例所述的半导体装置的形成方法，其中间隔层的形成使用原子层沉积法，且轰击是在间隔层的每一层原子层形成之后进行。
如本发明一些实施例所述的半导体装置的形成方法，其中在各向同性蚀刻，水平部份具有比垂直部分高的蚀刻速率。
如本发明一些实施例所述的半导体装置的形成方法，其中晶体管的组件包括源极/漏极区、源极/漏极硅化物区或栅极电极。
如本发明一些实施例所述的半导体装置的形成方法，其中间隔层的形成包括形成氮化硅层。
如本发明另一些实施例所述的半导体装置的形成方法，一种方法包括蚀刻一介电层用以形成一开口，使得晶体管的组件可经由此开口而暴露。一间隔层被形成，经由一工艺包括多个循环，且上述多个循环的每一循环包括沉积间隔层的一子层，以及轰击上述子层使子层的水平部分松散。上述的水平部分位于开口底部。此方法进一步包括移除经由多个循环而形成的子层的水平部分，且填充一导电物质进入开口用以形成一接触插塞，其中间隔层具有一垂直部分环绕此接触插塞。
如本发明另一些实施例所述的半导体装置的形成方法，其中在轰击过程中，水平部分的材料会松散且会残留于开口底部。
如本发明另一些实施例所述的半导体装置的形成方法，其中间隔层的形成使用原子层沉积法，且轰击是在间隔层的每一层原子层形成之后进行。
如本发明另一些实施例所述的半导体装置的形成方法，其中晶体管的组件包括源极/漏极区或源极/漏极硅化物区。
如本发明另一些实施例所述的半导体装置的形成方法，其中经由多个循环而形成的子层的水平部分在各向同性蚀刻被移除，且在各向同性蚀刻中，水平部份具有比垂直部分高的蚀刻速率。
如本发明另一些实施例所述的半导体装置的形成方法，其中经由多个循环而形成的子层的水平部分被各向同性蚀刻移除，且各向同性蚀刻包括干式蚀刻。
如本发明另一些实施例所述的半导体装置的形成方法，其中经由多个循环而形成的子层的水平部分被各向同性蚀刻移除，且各向同性蚀刻包括湿式蚀刻。
如本发明另一些实施例所述的半导体装置的形成方法，其中进行沉积时使用氮自由基，且进行轰击时使用氮离子。
如本发明又一些实施例所述的半导体装置的形成方法，一种方法包括形成一层间介电层用以覆盖栅极堆叠，蚀刻此层间介电层以形成一源极/漏极接触开口，经由此源极/漏极接触开口注入一半导体基板以形成源极/漏极区，形成一毯覆层并延伸进入源极/漏极接触开口，且进行一各向同性蚀刻于毯覆间隔层之上以移除一部分位于源极/漏极接触开口的毯覆间隔层。一残余部分位于源极/漏极接触开口的毯覆间隔层形成一接触插塞间隔物。一导电材料被填充至此源极/漏极接触开口以形成一源极/漏极接触插塞，其中此源极/漏极接触插塞被接触插塞间隔物环绕。
如本发明又一些实施例所述的半导体装置的形成方法，更包括：蚀刻层间介电层以形成栅极接触开口，其中毯覆间隔层形成于栅极接触开口形成之前，且一额外部分的导电材料被填充至栅极接触开口以形成栅极接触插塞，且栅极接触插塞物理上与层间介电层接触。
如本发明又一些实施例所述的半导体装置的形成方法，更包括:蚀刻层间介电层以形成一栅极接触开口，其中毯覆间隔层延伸进入栅极接触开口以及源极/漏极接触开口。
如本发明又一些实施例所述的半导体装置的形成方法，其中在毯覆间隔层一形成后(immediately after)，毯覆间隔层的水平部分具有比毯覆间隔层的垂直部分较低的密度。
如本发明又一些实施例所述的半导体装置的形成方法，其中毯覆间隔层的水平部分具有比毯覆间隔层的垂直部分较高的蚀刻速率。
上述内容概述许多实施例的特征，因此本领域技术人员，可更加理解本发明的各面向。本领域技术人员，可能无困难地以本发明为基础，设计或修改其他工艺及结构，以达到与本发明实施例相同的目的及/或得到相同的优点本领域技术人员也应了解，在不脱离本发明的精神和范围内做不同改变、代替及修改，如此等效的创造并没有超出本发明的精神及范围。

Claims (20)

1.一种半导体装置的形成方法，包括：
蚀刻一介电层以形成一开口，其中经由该开口而暴露一晶体管的一组件；
形成一间隔层，该间隔层包括：
一水平部分，位于该开口底部；以及
一垂直部分，位于该开口中，其中该垂直部分位于该介电层的侧壁；
对该间隔层进行一各向同性蚀刻以移除该水平部分，且该垂直部分在进行该各向同性蚀刻之后依然残留，且该残留的垂直部分形成一接触插塞间隔物；及
填充一导电材料至该开口中以形成一接触插塞。
2.如权利要求1所述的半导体装置的形成方法，其中该间隔层的形成方法包括：
沉积该间隔层的一子层；及
轰击该子层使该子层松散。
3.如权利要求2所述的半导体装置的形成方法，其中在该轰击中，该水平部分的材料会松散且会残留于该开口底部。
4.如权利要求2所述的半导体装置的形成方法，其中该间隔层的形成使用原子层沉积法，且该轰击是在该间隔层的每一层原子层形成之后进行。
5.如权利要求1所述的半导体装置的形成方法，其中在该各向同性蚀刻，该水平部分具有比该垂直部分高的蚀刻速率。
6.如权利要求1所述的半导体装置的形成方法，其中该晶体管的该组件包括一源极/漏极区、一源极/漏极硅化物区或一栅极电极。
7.如权利要求1所述的半导体装置的形成方法，其中该间隔层的形成包括形成氮化硅层。
8.一种半导体装置的形成方法，包括：
蚀刻一介电层用以形成一开口，使得一晶体管的一组件可经由该开口而暴露；
一间隔层被形成，经由一工艺包括多个循环，且所述循环的每一循环包括：
沉积该间隔层的一子层；以及
轰击该子层使该子层的一水平部分松散，其中该水平部分位于该开口底部；
在一各向同性蚀刻移除经由所述循环而形成的该子层的该水平部分，且该子层的一垂直部分残留；以及
填充一导电物质进入该开口用以形成一接触插塞，其中该垂直部分环绕该接触插塞。
9.如权利要求8所述的半导体装置的形成方法，其中在该轰击过程中，该水平部分的材料会松散且会残留于该开口底部。
10.如权利要求8所述的半导体装置的形成方法，其中该间隔层的该形成使用原子层沉积法，且该轰击是在该间隔层的每一层原子层形成之后进行。
11.如权利要求8所述的半导体装置的形成方法，其中该晶体管的该组件包括一源极/漏极区或一源极/漏极硅化物区。
12.如权利要求8所述的半导体装置的形成方法，其中在该各向同性蚀刻中，该水平部分具有比该垂直部分高的蚀刻速率。
13.如权利要求8所述的半导体装置的形成方法，其中该各向同性蚀刻包括干式蚀刻。
14.如权利要求8所述的半导体装置的形成方法，其中该各向同性蚀刻包括湿式蚀刻。
15.如权利要求8所述的半导体装置的形成方法，其中进行该子层的沉积时使用氮自由基，且进行该轰击时使用氮离子。
16.一种半导体装置的形成方法，包括：
形成一层间介电层用以覆盖一栅极堆叠；
蚀刻该层间介电层以形成一源极/漏极接触开口；
经由该源极/漏极接触开口注入一半导体基板以形成一源极/漏极区；
形成一毯覆间隔层并延伸进入该源极/漏极接触开口；
进行一各向同性蚀刻于该毯覆间隔层之上以移除一部分位于该源极/漏极接触开口的该毯覆间隔层，且一残余部分位于该源极/漏极接触开口的该毯覆间隔层形成一接触插塞间隔物；以及
一导电材料被填充至该源极/漏极接触开口以形成一源极/漏极接触插塞，其中该源极/漏极接触插塞被该接触插塞间隔物环绕。
17.如权利要求16所述的半导体装置的形成方法，更包括：
蚀刻该层间介电层以形成一栅极接触开口，其中该毯覆间隔层形成于该栅极接触开口形成之前，且一额外部分的该导电材料被填充至该栅极接触开口以形成一栅极接触插塞，且该栅极接触插塞物理上与该层间介电层接触。
18.如权利要求16所述的半导体装置的形成方法，更包括：
蚀刻该层间介电层以形成一栅极接触开口，其中该毯覆间隔层延伸进入该栅极接触开口以及该源极/漏极接触开口。
19.如权利要求16所述的半导体装置的形成方法，其中在该毯覆间隔层形成后，该毯覆间隔层的水平部分具有比该毯覆间隔层的垂直部分较低的密度。
20.如权利要求16所述的半导体装置的形成方法，其中该毯覆间隔层的水平部分具有比该毯覆间隔层的垂直部分较高的蚀刻速率。
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