TWI742029B - 半導體裝置之形成方法 - Google Patents

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Abstract

一種半導體裝置之形成方法，包括蝕刻一介電層以形成一開口，經由上述開口使電晶體之組件暴露。形成一間隔層，其包括水平部分位於開口底部及垂直部分於開口中。此垂直部分位於介電層之側壁。對上述間隔層進行一等向性蝕刻以移除其水平部分，且其垂直部分於等向性蝕刻之後仍殘留。此殘留之垂直部分形成一接觸插塞間隔物。一導電材料被填充至上述開口以形成一接觸插塞。

Description

半導體裝置之形成方法
本發明之實施例係有關於一種半導體裝置之形成方法，且特別有關於一種側壁間隔物之形成方法。
在製造積體電路的製程中，側壁間隔物被廣泛地應用於區隔某些圖案特徵，例如將導電圖案特徵與其他圖案特徵區隔。此側壁間隔物為垂直構造，其垂直尺寸大於其水平尺寸。側壁間隔物的製造方法通常包括形成一毯覆間隔層，進行一非等向性蝕刻以移除毯覆間隔層之水平部分。上述殘餘之垂直部分即可作為側壁間隔物。
本發明之實施例包括一種半導體裝置之形成方法，包括蝕刻一介電層以形成一開口，其中經由上述開口而暴露一電晶體之一組件。形成一間隔層，包括：一水平部分位於上述開口底部；以及一垂直部分位於上述開口中，其中上述垂直部分位於前述介電層之側壁。對上述間隔層進行一等向性蝕刻以移除其水平部分，且其垂直部分在進行上述等向性蝕刻之後依然殘留，且此殘留之垂直部分形成一接觸插塞間隔物。填充一導電材料至上述開口以形成一接觸插塞。
本發明之實施例亦包括一種半導體裝置之形成方 法，包括蝕刻一介電層以形成一開口，其中經由上述開口而暴露一電晶體之一組件。形成一間隔層，包括複數個循環，且上述之複數個循環之每一循環包括：沉積上述間隔層的一子層，及對上述子層進行轟擊使上述子層之水平部分鬆散，其中此水平部分位於開口底部。移除經由複數個循環所形成之上述子層之上述水平部分；及填充一導電材料至上述開口以形成一接觸插塞，其中上述間隔層之上述垂直部分環繞上述接觸插塞。
本發明之實施例另包括一種半導體裝置之形成方法，包括形成一層間介電層以覆蓋一閘極堆疊。對上述層間介電層進行蝕刻以形成一源極/汲極接觸開口。經由上述源極/汲極接觸開口植入一半導體物質以形成一源極/汲極區。形成一毯覆間隔層以延伸進入上述源極/汲極接觸開口。對上述毯覆間隔層進行一等向性蝕刻以移除一部分位於上述源極/汲極接觸開口之上述毯覆間隔層，且此源極/汲極接觸開口之上述毯覆間隔層之一殘餘部分形成一接觸插塞間隔物。填充一導電材料至上述源極/汲極接觸開口以形成一源極/汲極接觸插塞，其中上述源極/汲極接觸插塞被上述接觸插塞間隔物環繞。
10:晶圓
20:基板
24:閘極介電層
26、26A、26B、26C:閘極堆疊
28:閘極電極
30:閘極間隔物
31:硬罩幕
32:淺溝槽隔離區
34:接觸蝕刻停止層
36:層間介電層
38:遮罩層
40:光阻層
42:開口
44:間隔層
44A:間隔層之底部部分
44B:間隔層之頂端部分
44C:間隔層之側壁部分(接觸插塞間隔物)
48:轟擊
50:等向性蝕刻
52:預非晶化佈植
54:源極/汲極區
56:源極/汲極矽化物區
58:底層
60:中間層
62:頂層
64:開口
66:源極/汲極接觸插塞
68:源極/汲極插塞
70:蝕刻停止層
72:介電層
74:導電特徵
80、82:線
200:方法
202、204、206、208、210、212、214、216、218:步驟
T1、T2、T3、T4:厚度
以下將配合所附圖式詳述本發明之實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明的特徵。
第1A-1B、2-14圖係根據一些實施例繪示出電晶體形成過程之剖面圖。
第15-22圖係根據一些實施例繪示出電晶體形成過程之剖面圖。
第23圖係根據本發明之一些實施例的電晶體性能數據與使用習知方法之電晶體的性能數據，所繪示出之比較圖。
第24圖係根據一些實施例，繪示出電晶體形成過程之流程圖。
以下公開許多不同的實施方法或是例子來實行所提供之標的之不同特徵，以下描述具體的元件及其排列的實施例以闡述本發明。當然這些實施例僅用以例示，且不該以此限定本發明的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本發明，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
根據不同例示性實施例提供具有置換性閘極之電晶體及其製作方法。圖式繪示出形成電晶體之製造流程之中間步驟。以下將討論不同的實施例。在各種圖式以及實施例的說明中，係以相似的元件符號代表相似的元件。第1A-14圖所顯示的步驟也被繪示於第24圖之示意流程圖的方法200中。
根據一些例示性實施例，第1A-14圖繪示出製造金屬氧化半導體(Metal-Oxide-Semiconductor,MOS)電晶體及相對應之接觸插塞之中間步驟之剖面圖。請參照第1A圖，提供晶圓10。晶圓10包括基板20，其可由矽、矽鍺、碳化矽(silicon carbon)、III-V族化合物等半導體材料或其他相似物所形成。基板20可為一塊狀基板或絕緣層覆矽(Semiconductor-On-Insulator,SOI)基板。
閘極堆疊26A、26B、26C，共同以閘極堆疊26代表之，其形成於基板20上。閘極堆疊26A、26B、26C各自包可括閘極介電層24、形成於閘極介電層24之上的閘極電極28及於閘極電極28之上的硬罩幕31。根據本發明的一些實施例，閘極堆疊26係置換性閘極堆疊，其形成方法為形成虛設閘極堆疊、移除虛設閘極堆疊以形成凹陷(recesses)、形成置換性閘極堆疊於凹陷。其結果為，閘極介電層24包括底部部分位於各自的閘極電極28之下方，以及側壁部分位於閘極電極28之側壁。
閘極介電層24可為一單層構造或由複數個層所形成之複合層。舉例來說，閘極介電層24可包括一界面氧化層(interfacial oxide layer)及一高介電常數介電層於氧化層之上。上述之氧化層可為經由熱氧化或化學氧化所形成之氧化矽層。 上述之高介電常數介電層具有的介電常數可大於7或甚至大於20。例示性的高介電常數介電材料包括二氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鑭(lanthanum oxide)或其他相似物。
根據本發明的一些實施例，閘極電極28具有一由同質的導電材料所形成之單層構造。根據其他實施例，閘極電極28具有一複合構造，包括由TiN、TaSiN、WN、TiAl、TiAlN、TaC、TaN及鋁(aluminum)或上述之組合所形成之複數膜層。閘極電極28的形成可包括物理氣相沉積法(Physical Vapor Deposition,PVD)、金屬有機化學氣相沉積法(Metal-Organic Chemical Vapor Deposition,MOCVD)以及/或其他適用之方法。舉例而言，硬罩幕31可由氮化矽形成。
根據本發明之其他實施例，如第1B圖所示，除了形成替代性閘極堆疊，閘極堆疊26A、26B及26C也可由下述方法形成：形成一毯覆性閘極介電層及一毯覆性閘極電極層(例如，多晶矽層)，且接著將毯覆閘極介電層及毯覆閘極電極層圖案化。
根據本發明之一些實施例，閘極堆疊26A、26B及26C形成閘極堆疊條(strips)(構造之俯視圖)且彼此互相平行。根據其他實施例，不會形成閘極堆疊26B及26C，且形成淺溝槽隔離(Shallow Trench Isolation,STI)區32以定義一部分之半導體基板20作為形成電晶體之主動區。
請參照回第1A圖(在第1B圖也有繪示)，形成接觸蝕刻停止層(Contact Etch Stop Layer,CESL)34以覆蓋基板20， 且可延伸至閘極間隔物30之側壁。根據本發明之一些實施例，接觸蝕刻停止層34包括氮化矽、碳化矽及其他介電材料。於接觸蝕刻停止層34及閘極堆疊26A、26B及26C之上形成層間介電層(Inter-Layer Dielectric,ILD)36。層間介電層36可由氧化物形成，例如，磷矽酸鹽玻璃(Phospho-Silicate Glass,PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass,BSG)、摻硼磷矽玻璃(Boron-Doped Phospho-Silicate Glass,BPSG)、四乙氧基矽烷(Tetra Ethyl Ortho Silicate,TEOS)氧化物或其他相似物。形成方法可包括，例如，化學氣相沉積法(Chemical Vapor Deposition,CVD)、可流動式化學氣相沉積法(Flowable CVD,FCVD)、旋轉塗佈法(spin-on coating)或其他相似方法。
於層間介電層36之上形成遮罩層38。根據本發明之一些實施例，遮罩層38係一金屬硬質遮罩，其可由，例如，氮化鈦(TiN)所形成。於遮罩層38之上形成光阻層40，且其被圖案化而具有開口42。相對應之步驟繪示在第24圖之流程圖的步驟202。接著，請參照第2圖，利用光阻層40以蝕刻遮罩層38，從而向下延伸開口42進入遮罩層38。接著以被圖案化的遮罩層38作為蝕刻遮幕，蝕刻層間介電層36及接觸蝕刻停止層34，使開口42延伸進入層間介電層36及接觸蝕刻停止層34。根據一些實施例，開口42係源極/汲極接觸開口。相對應之步驟顯示在第24圖之流程圖的步驟204。接著，移除遮罩層38，而結果的構造如第3圖所繪示。
第4及8圖繪示出接觸(插塞)間隔物的形成。首先，如同第4-7圖所繪示，形成間隔層44。根據本發明之一些實施 例，間隔層44係由介電材料所形成，其相對於氧化物具有高度蝕刻選擇性，因此在後續清潔製程中(此製程中氧化物被移除)，此間隔物不會受到損傷。舉例來說，間隔層44可由氮化矽形成。此形成過程包括一複數的沉積製程以及一複數的轟擊製程。
請參照第4圖，沉積間隔層44的第一子層。相對應之步驟顯示於第24圖之流程圖的步驟206。此沉積製程係以順應性沉積製程進行，例如原子層沉積法(Atomic Layer Deposition,ALD)、化學氣相沉積法(Chemical Vapor Deposition,CVD)、或其他相似方法，因此，間隔層44之水平部分與垂直部分具有相似之厚度，舉例來說，其厚度差異的絕對值(|T2-T1|)小於垂直部分厚度T1之20%及水平部分厚度T2之20%。
當第一子層的沉積結束時，厚度T1及T2盡可能地達到最小。例如，當使用原子層沉積法時，厚度T1及T2等於相對應材料之一層原子層之厚度(例如氮化矽)。或者，厚度T1及T2等於數層原子層厚度，例如，約2層至5層原子層厚度之範圍。當使用化學氣相沉積法時，因為化學氣相沉積法係非自發性停止反應(not self-stopped)，厚度T1及T2分別例如約為5Å至40Å之範圍。
根據本發明之一些實施例，在沉積第一子層過程中，電漿會由前驅物，例如，SiH4、NH3、SiCl2H2或其他相似物產生。在沉積過程中，使用氮自由基(N)，其為不帶電氮原子。根據本發明之一些實施例，上述由前驅物所產生的電漿可能包括氮離子(N+)及氮自由基，且氮離子可由過濾移除。氮自 由基會留下，且使用於提供氮原子以形成氮化矽。
請參照第5圖，在沉積第一子層44之後，進行一轟擊(鬆散(loosening))步驟，此轟擊以箭頭48表示。相對應之步驟顯示於第24圖之流程圖的步驟208。當使用原子層沉積法時，此轟擊可於各自的沉積腔室中清除沉積的前驅物之後進行。並且，此轟擊也可於操作沉積的同一腔室中進行。根據本發明之一些實施例，此轟擊以氮離子進行。根據一些其他實施例，此轟擊可用其他元素進行，例如，氬。此轟擊的方向係垂直於晶圓10之主要上表面，於是也垂直於間隔層44之水平部分之上表面，且平行於間隔層44之垂直部分之主要表面。
此轟擊以一低能量進行，且間隔層44被轟擊之部分會鬆散，並且既不再被濺射(re-sputtered)也不被移除。被轟擊部位之密度會降低。因此，在轟擊之後，底部部位44A之材料實質上殘留於底部部位，頂部部位44B之材料實質上殘留於頂部部位，側壁部位44C之材料實質上殘留於側壁部位。因為選擇了足夠低的能量進行轟擊所以能達到這個效果。有利的一點為，上述第一子層(以及後續形成的子層)非常薄。因此，能夠使用具有低能量之離子使水平部分鬆散，且不會減損鬆散的效果，並且此鬆散效果可以貫徹全部(從頂至底)水平部位44A及44B。根據本發明之一些實施例，使用氮離子進行轟擊時，此氮離子的能量可為約2eV至4.5eV之範圍。應理解的是，如果使用高能量進行轟擊，雖然垂直部分不會受到轟擊離子的直接影響，但是此垂直部分依然受到損傷，且此垂直部分之品質會降低。因此，採用本發明之實施例，因為使用低能量，所以其 垂直部分44C並不會因轟擊而受損。並且，轟擊的結果造成水平部位44A及44B的厚度T2因為密度降低而略為增加。
在整份說明書中，將上述沉積以及上述轟擊組合稱為沉積-轟擊循環。可以進行複數個沉積-衝擊循環，每一次於原先形成的子層之上形成一新增的子層。此複數個循環在第24圖的流程圖中，以一指回步驟206之箭號表示。在每一沉積-衝擊循環中，形成一新的子層，接著此子層被接續的轟擊鬆散。完成所有沉積-轟擊循環後的最終間隔層44具有厚度T3及T4，其範圍約為40Å至60Å，稍大或稍小之厚度也可採用。結果的構造如第6圖所繪示。
表1列舉出一些示例性性質，其係根據本發明之一些實施例所形成之氮化矽層之水平部分及垂直部分，經由實驗獲得之數據。作為比較基準，表1也列出習知氮化矽層之性質，其係由原子層沉積形成且沒有執行轟擊/鬆散步驟。
Figure 105144137-A0305-02-0011-1
請參照表1，應理解的是，氮化矽層的垂直部分的密度與習知氮化矽層的密度相近，證實此垂直部分並未因轟擊而有明顯損傷。氮化矽層的水平部分的密度明顯低於垂直部分 的密度。此結果顯示，因為鬆散的效果，所以可明確區分水平部分的性質與垂直部分的性質有所不同，係合乎預期之結果。
且，濕式蝕刻速率係經由使用稀釋氫氟酸(HF)蝕刻氮化矽薄膜(silicon nitride films)獲得，而乾式蝕刻速率則是利用SiCoNiTM製程蝕刻氮化矽薄膜而得到，其中使用一包括氨(NH3)及三氟化氮(NF3)之組合氣體作為蝕刻氣體。可觀察到，氮化矽層垂直部分之蝕刻速率(包括濕式蝕刻速率及乾式蝕刻速率)分別接近於習知氮化矽層之濕式及乾式蝕刻速率，而氮化矽層水平部分之蝕刻速率卻更高出許多。這個結果證實，氮化矽層之垂直部分的品質並未因轟擊而有減損，而水平部分卻明顯地受到損傷。
第7圖繪示出於間隔層44進行一等向性蝕刻，其中此等向性蝕刻以箭頭50代表。相對應的步驟表示在第24圖之流程圖的步驟210。根據本發明之一些實施例，此等向性蝕刻為一乾式蝕刻製程。舉例而言，當間隔層44是由氮化矽形成時，則可由SiCoNi製程進行蝕刻，其中此製程之蝕刻氣體包括氨及三氟化氮。根據本發明之不同實施例，此等向性蝕刻亦可為濕式蝕刻製程。舉例而言，當間隔層44是由氮化矽形成時，則進行蝕刻可由磷酸(phosphoric acid)或稀釋之氫氟酸做為蝕刻劑。因為垂直部分44C與水平部分44A及44B的蝕刻速率具有顯著差異，所以會移除水平部分44A及44B，而殘留垂直部分44C，雖然垂直部分44C可能會稍稍變薄。此殘留的垂直部分44C在這之後被稱為接觸插塞間隔物44C。第8圖繪示出結果的構造。當從頂端俯視晶圓10時，每一個接觸插塞間隔物44C形成一完整 的圓。
第9圖繪示出一預非晶化佈植(Pre-Amorphization Implantation,PAI)及一源極/汲極佈植，其以箭號52代表。相對應的步驟表示在第24圖之流程圖的步驟212。此預非晶化佈植可用鍺、矽或其他相似物進行，其破壞被佈植區之晶格結構用以控制後續源極/汲極佈植之深度。在相對應之電晶體為p型電晶體時，此佈植可使用硼或銦；或者相對應之電晶體為n型電晶體時，可使用磷、砷或銻。相對應之源極/汲極區54繪示於第9圖。
根據本發明之一些實施例，於源極/汲極區54之上表面形成源極/汲極矽化物區56。此形成製程可包括：形成一毯覆金屬層(未繪示)，進行退火(anneal)使金屬層與源極/汲極區54之表面部分進行反應，及移除金屬層之未反應部分。
第10-12圖根據本發明之一些實施例繪示出形成閘極接觸開口，其中使用到三層構造(tri-layer)。請參照第10圖，形成光阻58層(底層)以填滿開口42(第9圖)。接著於底層58之上形成中間層60，接著以一微影製程形成並且圖案化頂層62。相對應的步驟表示在第24圖之流程圖的步驟214。根據本發明之一些實施例，中間層60由無機材料形成，且頂層62由光阻形成。接著，如第11圖所繪示，圖案化之頂層62之圖案被向下轉移至中間層60(第10圖)，並且進入底層58。接著，蝕刻層間介電層36及硬罩幕31(第10圖)以形成開口64，經由上述開口暴露閘極電極28。相對應的步驟表示在第24圖之流程圖的步驟216。在蝕刻中消耗頂層62及中間層60。接著，經由一灰化(ashing)製 程移除底層58，而結果之構造繪示於第12圖。
第13圖繪示形成源極/汲極接觸插塞66及閘極接觸插塞68。相對應的步驟表示在第24圖之流程圖的步驟218。每個接觸插塞66及68可包括一黏著/阻障層(adhesion/barrier layer)及覆蓋此黏著/阻障層的金屬材料。前述之黏著/阻障層可由下列金屬材料形成，包括選擇自鈦、氮化鈦、鉭、氮化鉭或是其組合或是複數層(multi-layers)。前述之金屬材料，舉例來說，可由例如，鎢、銅、鋁或金屬合金形成。此形成製程可包括藉由一毯覆性黏著/阻障層填充開口以及填充金屬物質至開口42及64(第12圖)中，並進行一化學機械平坦化(Chemical-Mechanical Polishing,CMP)以移除黏著/阻障層及金屬材料之多餘部分。
第14圖繪示形成蝕刻停止層70、介電層72以及導電特徵74。根據本發明之一些實施例，導電特徵74為金屬線(metal line)，而介電層72為一金屬間介電層(Inter-Metal Dielectric,IMD)。根據本發明之不同實施例，導電特徵74為上接觸插塞，且介電層72為上層間介電層(ILD)(相對於下層間介電層36)。
根據本發明之實施例，第15-22圖繪示出製造電晶體及接觸插塞之中間步驟之剖面圖。除非特別指明，在這些實施例中的組件的材料及形成方法實質上與第1-14圖所顯示之實施例之組件相似，其由與第1-14圖所顯示之實施例的相似元件符號表示。上述實施例與前述第1-14圖之實施例相似，除了接觸插塞間隔物不只形成於源極/汲極接觸插塞，也形成於閘 極接觸插塞。因此，此接觸插塞間隔物形成於源極/汲極接觸開口以及閘極接觸開口形成之後。關於第15-22圖之形成過程以及組件材料的細節請參照實施例第1-14圖中之討論。
上述實施例之起始步驟實質上與第1-3圖相似。接著，執行第8-9圖討論到的步驟以進行預非晶化佈植，且形成源極/汲極區54及源極/汲極矽化物區56。結果之構造圖繪示於第15圖。
在接續的步驟中，如同第16圖所繪示，形成一三層構造，包括光阻層58、無機層60及光阻層62。經由曝光與顯影步驟將光阻層62圖案化以形成一與閘極堆疊26A重疊之開口。
接著，將此圖案化之頂層62作為蝕刻遮罩以延伸光阻層62之開口穿過中間層60及進入底層58，如同第17圖所繪示。接著，蝕刻層間介電層36及硬罩幕31以形成開口64(第17圖)，經由此開口暴露閘極堆疊26A之閘極電極28。蝕刻過程中消耗頂層62及中間層60。其次，經由一灰化(ashing)過程移除底層58，且結果之構造繪示於第18圖。
請參照第19圖，形成間隔層44為一毯覆層，其包括底部水平部分44A、頂部水平部分44B以及垂直部分44C。根據本發明之一些實施例，間隔層44除了延伸進入源極/汲極接觸開口42之外，也會延伸進入閘極接觸開口64。水平部分44A及44B被鬆散，而垂直部分44C並未被鬆散。形成間隔層44之過程實質上與第4-7圖所述過程相同，其包括一複數個沉積-轟擊循環。如第19圖所繪示，對間隔層44進行一等向性蝕刻50。水 平部分44A及44B被蝕刻移除，且垂直部分44C之多數在等向性蝕刻之後仍然殘留成為接觸插塞間隔物。此殘留結構繪示於第20圖。根據這些實施例，閘極開口64中也有形成接觸插塞間隔物44C。
請參照第21圖，形成閘極接觸插塞68及源極/汲極接觸插塞66。在晶圓10之俯視圖中，每一個閘極接觸插塞68及源極/汲極接觸插塞66皆被一個接觸插塞間隔物44C環繞，其在俯視圖中係一完整圓形沒有任何破損。接觸插塞間隔物44C具有降低漏電電流流經接觸插塞與相鄰導電特徵之間的功能。第22圖繪示出形成蝕刻停止層70、介電層72以及導電特徵74。
本發明之實施例具有一些更有利之特徵。第23圖繪示出由樣本晶圓所獲得之實驗結果，其中X軸為將源極/汲極接觸插塞66(第14圖)對閘極堆疊26A之距離標準化之位移(重疊位移)距離。Y軸為標準化後之漏電流。顯而易見地，當源極/汲極接觸插塞66接近閘極堆疊26A時，兩者之間的漏電流增加，其原因為彼此之間的絕緣物減少所致。因此，比起沒有重疊位移時，間隔物44C的品質扮演一更重要之角色。線80為根據本發明之實施例所操作之樣品構造所獲得的結果，而線82為根據下述方法所獲得之樣品構造所獲得之結果，其方法為：形成一毯覆氮化矽(SiN)間隔層，且利用高能電漿(非等向性蝕刻)以移除毯覆氮化矽間隔層之水平部分，殘餘之垂直部分即為間隔物。
實驗結果顯示，對於線80，漏電流只有在標準化後的位移距離超過5(標準化後之距離)或者更高時才會增加。與 此相較，對於線82，漏電流在標準化後的位移距離大於1時即開始增加。因此，使用非等向性蝕刻以形成接觸插塞間隔物之形成製程，其製程寬裕度(process window)小於依據本發明之實施例之操作過程。此外，線80所顯示之漏電流小於線82之漏電流達三個數量級，其可以證明未受損之間隔物44C的降低漏電流功能並未因等向性蝕刻而減損，而利用習知高能電漿蝕刻所形成之接觸插塞間隔物的功能則被減損。
實驗結果也揭露，於第8或20圖之結構上進行多重SiCoNiTM製程(multiple SiCoNiTM processes)時，開口42及64之橫向尺寸並未增大。這也證實根據本發明之實施例所製作之間隔物並不傾向於氧化反應，並且相對於氧化物依然維持高度之蝕刻選擇性。
如本發明一些實施例所述之半導體裝置之形成方法，包括蝕刻一介電層用以形成一開口，使得電晶體之組件可經由此開口而暴露。形成一間隔層，且包括一水平部分位於開口底部以及一垂直部分位於開口內部。上述之垂直部分位於介電層之側壁。進行一等向性蝕刻於間隔層上用以移除水平部分，且垂直部分在等向性蝕刻之後仍然殘留。上述殘留之垂直部分形成一接觸插塞間隔物。一導電材料被填充至開口以形成一接觸插塞。
如本發明一些實施例所述之半導體裝置之形成方法，其中上述間隔層之形成方法包括：沉積間隔層的一個子層；及轟擊前述子層使其鬆散。
如本發明一些實施例所述之半導體裝置之形成方 法，其中在轟擊中，水平部分之材料會鬆散且會殘留於開口底部。
如本發明一些實施例所述之半導體裝置之形成方法，其中間隔層的形成係使用原子層沉積法，且轟擊是在間隔層之每一層原子層形成之後進行。
如本發明一些實施例所述之半導體裝置之形成方法，其中在等向性蝕刻，水平部份具有比垂直部分高之蝕刻速率。
如本發明一些實施例所述之半導體裝置之形成方法，其中電晶體之組件包括源極/汲極區、源極/汲極矽化物區或閘極電極。
如本發明一些實施例所述之半導體裝置之形成方法，其中間隔層之形成包括形成氮化矽層。
如本發明另一些實施例所述之半導體裝置之形成方法，一種方法包括蝕刻一介電層用以形成一開口，使得電晶體之組件可經由此開口而暴露。一間隔層被形成，經由一製程包括複數個循環，且上述複數個循環之每一循環包括沉積間隔層的一子層，以及轟擊上述子層使子層之水平部分鬆散。上述之水平部分位於開口底部。此方法進一步包括移除經由複數個循環而形成之子層之水平部分，且填充一導電物質進入開口用以形成一接觸插塞，其中間隔層具有一垂直部分環繞此接觸插塞。
如本發明另一些實施例所述之半導體裝置之形成方法，其中在轟擊過程中，水平部分之材料會鬆散且會殘留於 開口底部。
如本發明另一些實施例所述之半導體裝置之形成方法，其中間隔層的形成係使用原子層沉積法，且轟擊是在間隔層的每一層原子層形成之後進行。
如本發明另一些實施例所述之半導體裝置之形成方法，其中電晶體之組件包括源極/汲極區或源極/汲極矽化物區。
如本發明另一些實施例所述之半導體裝置之形成方法，其中經由複數個循環而形成之子層之水平部分在等向性蝕刻被移除，且在等向性蝕刻中，水平部份具有比垂直部分高之蝕刻速率。
如本發明另一些實施例所述之半導體裝置之形成方法，其中經由複數個循環而形成之子層之水平部分被等向性蝕刻移除，且等向性蝕刻包括乾式蝕刻。
如本發明另一些實施例所述之半導體裝置之形成方法，其中經由複數個循環而形成之子層之水平部分被等向性蝕刻移除，且等向性蝕刻包括濕式蝕刻。
如本發明另一些實施例所述之半導體裝置之形成方法，其中進行沉積時使用氮自由基，且進行轟擊時使用氮離子。
如本發明又一些實施例所述之半導體裝置之形成方法，一種方法包括形成一層間介電層用以覆蓋閘極堆疊，蝕刻此層間介電層以形成一源極/汲極接觸開口，經由此源極/汲極接觸開口對一半導體基板進行佈植以形成源極/汲極區，形 成一毯覆層並延伸進入源極/汲極接觸開口，且進行一等向性蝕刻於毯覆間隔層之上以移除一部分位於源極/汲極接觸開口之毯覆間隔層。一殘餘部分位於源極/汲極接觸開口之毯覆間隔層形成一接觸插塞間隔物。一導電材料被填充至此源極/汲極接觸開口以形成一源極/汲極接觸插塞，其中此源極/汲極接觸插塞被接觸插塞間隔物環繞。
如本發明又一些實施例所述之半導體裝置之形成方法，更包括：蝕刻層間介電層以形成閘極接觸開口，其中毯覆間隔層形成於閘極接觸開口形成之前，且一額外部分的導電材料被填充至閘極接觸開口以形成閘極接觸插塞，且閘極接觸插塞物理上與層間介電層接觸。
如本發明又一些實施例所述之半導體裝置之形成方法，更包括：蝕刻層間介電層以形成一閘極接觸開口，其中毯覆間隔層延伸進入閘極接觸開口以及源極/汲極接觸開口。
如本發明又一些實施例所述之半導體裝置之形成方法，其中在毯覆間隔層一形成後(immediately after)，毯覆間隔層之水平部分具有比毯覆間隔層之垂直部分較低之密度。
如本發明又一些實施例所述之半導體裝置之形成方法，其中毯覆間隔層之水平部分具有比毯覆間隔層之垂直部分較高之蝕刻速率。
上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本發明為基礎，設計或修改其他製程及結構，以達到與本發明實施例相 同的目的及/或得到相同的優點。任何所述技術領域中具有通常知識者也應了解，在不脫離本發明之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明的精神及範圍。
10‧‧‧晶圓
20‧‧‧基板
24‧‧‧閘極介電層
26A、26B、26C‧‧‧閘極堆疊
28‧‧‧閘極電極
30‧‧‧閘極間隔物
34‧‧‧接觸蝕刻停止層
36‧‧‧層間介電層
44C‧‧‧接觸插塞間隔物
54‧‧‧源極/汲極區
56‧‧‧源極/汲極矽化物區
66‧‧‧源極/汲極接觸插塞
68‧‧‧閘極接觸插塞
70‧‧‧蝕刻停止層
72‧‧‧介電層
74‧‧‧導電特徵

Claims (10)

  1. 一種半導體裝置之形成方法，包括：蝕刻一介電層以形成一開口，其中經由該開口而暴露一電晶體之一組件；形成一間隔層，包括：一水平部分，位於該開口底部；及一垂直部分，位於該開口中，其中該垂直部分位於該介電層之側壁；其中該間隔層之形成方法包括：沉積該間隔層的一子層；及轟擊該子層使該子層鬆散；對該間隔層進行一等向性蝕刻以移除該水平部分，且該垂直部分在進行該等向性蝕刻之後依然殘留，且該殘留之垂直部分形成一接觸插塞間隔物；以及填充一導電材料至該開口中以形成一接觸插塞。
  2. 如申請專利範圍第1項所述之半導體裝置之形成方法，其中該間隔層的形成係使用原子層沉積法，且該轟擊是在該間隔層之每一層原子層形成之後進行。
  3. 如申請專利範圍第1或2項所述之半導體裝置之形成方法，其中該電晶體之該組件包括一源極/汲極區、一源極/汲極矽化物區或一閘極電極。
  4. 如申請專利範圍第1或2項所述之半導體裝置之形成方法，其中該間隔層之形成包括形成氮化矽層。
  5. 一種半導體裝置之形成方法，包括： 蝕刻一介電層用以形成一開口，使得一電晶體之一組件可經由該開口而暴露；一間隔層被形成，經由一製程包括複數個循環，且該些循環之每一循環包括：沉積該間隔層的一子層；以及轟擊該子層使該子層之一水平部分鬆散，其中該水平部分位於該開口底部；移除經由該些循環而形成之該子層之該水平部分；以及填充一導電物質進入該開口用以形成一接觸插塞，其中該間隔層具有一垂直部分環繞該接觸插塞。
  6. 如申請專利範圍第5項所述之半導體裝置之形成方法，其中經由該些循環而形成之該子層之該水平部分在一等向性蝕刻被移除，且在該等向性蝕刻中，該水平部分具有比該垂直部分高之蝕刻速率。
  7. 如申請專利範圍第5或6項所述之半導體裝置之形成方法，其中進行該子層的沉積時使用氮自由基，且進行該轟擊時使用氮離子。
  8. 一種半導體裝置之形成方法，包括：形成一層間介電層用以覆蓋一閘極堆疊；蝕刻該層間介電層以形成一源極/汲極接觸開口；經由該源極/汲極接觸開口對一半導體基板進行佈植以形成一源極/汲極區；形成一毯覆間隔層並延伸進入該源極/汲極接觸開口；進行一等向性蝕刻於該毯覆間隔層之上以移除一部分位於 該源極/汲極接觸開口之該毯覆間隔層，且一殘餘部分位於該源極/汲極接觸開口之該毯覆間隔層形成一接觸插塞間隔物；以及一導電材料被填充至該源極/汲極接觸開口以形成一源極/汲極接觸插塞，其中該源極/汲極接觸插塞被該接觸插塞間隔物環繞。
  9. 如申請專利範圍第8項所述之半導體裝置之形成方法，更包括：蝕刻該層間介電層以形成一閘極接觸開口，其中該毯覆間隔層形成於該閘極接觸開口形成之前，且一額外部分的該導電材料被填充至該閘極接觸開口以形成一閘極接觸插塞，且該閘極接觸插塞物理上與該層間介電層接觸。
  10. 如申請專利範圍第8或9項所述之半導體裝置之形成方法，其中在該毯覆間隔層一形成後，該毯覆間隔層之水平部分具有比該毯覆間隔層之垂直部分較低之密度。
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