TWI668744B - 半導體裝置及其形成方法 - Google Patents

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黃懋霖
洪正隆
張文
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Abstract

提供的方法包含形成虛設閘極堆疊，形成介電層，虛設閘極堆疊位於介電層中，移除虛設閘極堆疊，以在介電層中形成開口，形成金屬層延伸進入開口中，以及回蝕刻金屬層，在開口中金屬層的餘留部具有邊緣低於介電層的頂表面，在開口中選擇性地沉積導電層，導電層在金屬層上方，且金屬層和導電層共同形成取代閘極。

Description

半導體裝置及其形成方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置及其形成方法。
金屬氧化物半導體(Metal-Oxide-Semiconductor，MOS)裝置為積體電路中的基礎建構元件。現有的金屬氧化物半導體裝置通常具有透過摻雜操作(例如離子佈植或熱擴散)摻雜p型雜質或n型雜質的多晶矽所形成的閘極電極。可將閘極電極的功函數調整至矽的能帶邊緣(band-edge)。對於n型金屬氧化物半導體(n-type MOS，NMOS)裝置，可將功函數調整至接近矽的傳導帶(conduction band)。對於p型金屬氧化物半導體(p-type MOS，PMOS)裝置，可將功函數調整至接近矽的價帶(valence band)。透過選擇合適的雜質可調整多晶矽閘極電極的功函數。
有著多晶矽閘極電極的金屬氧化物半導體裝置表現出載子空乏效應(carrier depletion effect)，其也被稱為多晶矽空乏效應(poly depletion effect)。當施加的電場從接近閘極介電質的閘極區域掃除載子時，產生多晶矽空乏效應，形成空乏層。在n型摻雜的多晶矽層中，空乏層包含離子化非移動的 予體部位(donor site)，其中在p型摻雜的多晶矽層中，空乏層包含離子化非移動的受體部位(acceptor site)。空乏效應導致有效閘極介電質厚度的增加，使得在半導體表面上產生反轉(inversion)層更為困難。
多晶矽空乏的問題可透過形成金屬閘極電極來解決，其中在n型金屬氧化物半導體裝置和p型金屬氧化物半導體裝置中使用的金屬閘極也可具有能帶邊緣功函數。因此，最終的金屬閘極包含複數層以滿足n型金屬氧化物半導體裝置和p型金屬氧化物半導體裝置的需求。
金屬閘極的形成通常涉及沉積金屬層，然後實施化學機械研磨(Chemical Mechanical Polish，CMP)來移除金屬層的多餘部分。金屬層的餘留部分形成金屬閘極。接著，將金屬閘極凹陷，在閘極間隙壁之間形成凹口，使得凹口可填充用於隔離金屬閘極的硬遮罩。為了減少金屬閘極在凹口中的負載效應(loading effect)，在個別的製程中將長通道裝置的金屬閘極和短通道裝置的金屬閘極凹陷，因此涉及多個回蝕刻製程。在這些製程期間，金屬閘極所在的層間介電質可能被過度減薄，導致閘極損耗的問題。
在一些實施例中，提供一種半導體裝置的形成方法，此方法包含形成第一虛設閘極堆疊；形成介電層，第一虛設閘極堆疊位於介電層中；移除第一虛設閘極堆疊，以在介電層中形成第一開口；形成金屬層延伸進入第一開口中；回蝕刻金屬層，其中在第一開口中金屬層的餘留部具有邊緣低於介電 層的頂表面；以及在第一開口中選擇性地沉積第一導電層，其中第一導電層在金屬層上方，且金屬層和第一導電層共同形成取代閘極。
在一些其他實施例中，提供一種半導體裝置的形成方法，此方法包含形成第一虛設閘極堆疊和第二虛設閘極堆疊；在第一虛設閘極堆疊的側壁上形成第一閘極間隙壁並在第二虛設閘極堆疊的側壁上形成第二閘極間隙壁；形成層間介電質，其中第一閘極間隙壁和第二閘極間隙壁位於層間介電質中；移除第一虛設閘極堆疊和第二虛設閘極堆疊，以分別形成第一開口和第二開口，其中第一開口較第二開口狹窄；形成閘極介電層延伸進入第一開口和第二開口中；沉積含金屬層，其中含金屬層包括完全填滿第一開口的第一部分和部分填充第二開口的第二部分；以保護層填充第二開口的餘留部；使用保護層作為蝕刻遮罩，回蝕刻含金屬層的第二部分的一部分，其中同時蝕刻含金屬層的第一部分的一部分；移除保護層；以及在第一開口和第二開口中選擇性地沉積導電材料，其中沒有導電材料形成於閘極介電層上方。
在另外一些實施例中，提供一種半導體裝置，半導體裝置包含複數個閘極間隙壁；閘極介電質，延伸於複數個閘極間隙壁之間；含金屬層，在閘極介電質的底部上方，其中含金屬層包括底部和與底部的末端連接的側壁部分，其中側壁部分的上緣低於複數個閘極間隙壁的上緣；以及導電層，在含金屬層上方，其中導電層在複數個閘極間隙壁之間，且導電層的一部分在剖面示意圖中為U形。
10‧‧‧晶圓
10A‧‧‧主表面
20‧‧‧基底
22‧‧‧隔離區
24‧‧‧半導體條帶
24’、124’、224’‧‧‧突出鰭
22A、24A、122A、222A‧‧‧頂表面
30‧‧‧虛設閘極堆疊
32、132、232‧‧‧虛設閘極介電質
34、134、234‧‧‧虛設閘極電極
36、136、236‧‧‧硬遮罩層
38、138、238‧‧‧閘極間隙壁
40‧‧‧凹口
42‧‧‧磊晶區
42A‧‧‧下部
42B‧‧‧上部
46、80、146、246‧‧‧層間介電質
46A‧‧‧部分
48、148、248‧‧‧矽化物區
50、150、250‧‧‧接觸插塞
67‧‧‧回蝕刻
78‧‧‧蝕刻停止層
100、200‧‧‧裝置區
147、247‧‧‧開口
154、254‧‧‧界面層
156、256‧‧‧高介電常數介電層
162、262‧‧‧含金屬導電層
162A、162B、162C、262A、262B、262C‧‧‧層
165、265‧‧‧虛線
166、266‧‧‧金屬層
167、267‧‧‧區域
170‧‧‧短通道鰭式場效電晶體
172、272‧‧‧硬遮罩
182、282‧‧‧接觸插塞
264‧‧‧保護層
270‧‧‧長通道鰭式場效電晶體
300‧‧‧製程流程
302、304、306、308、310、312、314、316、318、320、322、324‧‧‧步驟
D1‧‧‧深度
H1‧‧‧頂部高度
Lg1、Lg2‧‧‧通道長度
T1、T2、T3‧‧‧厚度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。
第1-6、7A-7B、8-14、15A圖顯示依據一些實施例之形成鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)的各種中間階段的剖面示意圖和透視圖。
第15B、15C和15D為依據一些實施例之鰭式場效電晶體的剖面示意圖，其中在取代閘極中的金屬層和閘極介電質具有不同的高度和形狀。
第16圖顯示依據一些實施例之形成鰭式場效電晶體的製程的流程圖。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的 目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
依據各種例示性的實施例提供電晶體及其形成方法。依據一些實施例顯示形成電晶體的中間階段。討論一些實施例的一些變化。在各種視圖和顯示的實施例中，使用相同的參考符號來表示相同的元件。在顯示之例示性的實施例中，以鰭式場效電晶體(FinFET)的形成來說明本發明實施例的概念。平面式電晶體也可採用本發明實施例的概念。
第1-15A圖顯示依據一些實施例之形成電晶體的各種中間階段的剖面示意圖和透視圖。第1-15A圖所示的步驟也在第16圖所示的製程流程300中示意性地反應出來。依據一些例示性的實施例，形成的電晶體包含長通道電晶體(舉例來說，例如長通道鰭式場效電晶體)和短通道電晶體(舉例來說，例如短通道鰭式場效電晶體)。
第1-6圖所示的製程步驟可代表用於形成長通道鰭式場效電晶體和短通道鰭式場效電晶體的兩者或其中一者的例示性製程。因此，長通道鰭式場效電晶體和短通道鰭式場效 電晶體的兩者或其中一者的半導體鰭、虛設(dummy)閘極堆疊、源極/汲極區和源極/汲極矽化物區等的形成可採用第1-6圖的製程。
第1圖顯示初始結構的透視圖。初始結構包含晶圓10，晶圓10更包含基底20。基底20可為半導體基底，半導體基底可為矽基底、矽鍺基底或由其他半導體材料形成的基底。基底20可摻雜p型雜質或n型雜質。隔離區22(例如淺溝槽隔離(Shallow Trench Isolation，STI)區，因此有時也被稱為淺溝槽隔離區)可從基底20的頂表面延伸至基底20中形成，其中基底20的頂表面為晶圓10的主表面10A。相鄰隔離區22之間的基底20的部分被稱為半導體條帶(strip)24。依據一些例示性的實施例，半導體條帶24的頂表面可與隔離區22的頂表面大致彼此齊平。
隔離區22可包含襯墊氧化物(未顯示)。襯墊氧化物可由熱氧化物形成，熱氧化物透過基底20的表面層的熱氧化形成。襯墊氧化物也可為沉積的氧化矽層，舉例來說，氧化矽層透過使用原子層沉積(Atomic Layer Deposition，ALD)、高密度電漿化學氣相沉積(High-Density Plasma Chemical Vapor Deposition，HDPCVD)或化學氣相沉積(Chemical Vapor Deposition，CVD)形成。隔離區22也可包含介電材料在襯墊氧化物上方，其中介電材料可透過流動式化學氣相沉積(Flowable Chemical Vapor Deposition，FCVD)、旋塗或類似製程形成。
請參照第2圖，將隔離區22凹陷，使得半導體條帶24的頂部突出高於隔離區22的頂表面，以形成突出鰭24’。對 應的步驟顯示於第16圖所示的製程流程300中的步驟302。可透過使用乾蝕刻製程實施蝕刻，其中使用H2和NF3作為蝕刻氣體。在蝕刻製程期間，可產生電漿。也可包含氬(Argon)。依據本發明的一些其他實施例，可透過使用濕蝕刻製程將隔離區22凹陷。舉例來說，蝕刻化學品可包含稀釋的HF。
請參照第3圖，在突出鰭24’的頂表面和側壁上形成虛設閘極堆疊30。對應的步驟顯示於第16圖所示的製程流程300中的步驟304。虛設閘極堆疊30可包含虛設閘極介電質32和在虛設閘極介電質32上方的虛設閘極電極34。舉例來說，虛設閘極電極34可透過使用多晶矽或其他材料形成。虛設閘極堆疊30可包含在虛設閘極電極34上方的一個(或複數個)硬遮罩層36。硬遮罩層36可由氮化矽、矽碳氮化物或類似物形成。虛設閘極堆疊30可橫越單一個或複數個突出鰭24’及/或隔離區22。虛設閘極堆疊30也可具有垂直於突出鰭24’的長度方向的長度方向。
接著，閘極間隙壁38形成於虛設閘極堆疊30的側壁上。同時，鰭間隙壁(未顯示)也可形成於突出鰭24’的側壁上。依據本發明的一些實施例，閘極間隙壁38由介電材料形成，例如氮碳氧化矽(silicon carbon-oxynitride，SiOCN)、氮化矽或類似材料，且可具有單層結構或包含複數個介電層的多層結構。
接著，實施蝕刻步驟(以下稱為源極/汲極凹陷)以蝕刻未被虛設閘極堆疊30和閘極間隙壁38覆蓋的突出鰭24’的部分，以得到第4圖所示的結構。此凹陷可為非等向性，因此 保護在虛設閘極堆疊30和閘極間隙壁38正下方的突出鰭24’的部分不被蝕刻。依據一些實施例，凹陷的半導體條帶24的頂表面24A可低於隔離區22的頂表面22A。因此，凹口40形成於隔離區22之間。凹口40位於虛設閘極堆疊30的相對側上。
接著，透過選擇性地成長半導體材料於凹口40中形成磊晶區(源極/汲極區)，以得到第5圖所示的結構。對應的步驟顯示於第16圖所示的製程流程300中的步驟306。依據一些例示性的實施例，磊晶區42包含矽鍺或矽。依據最終的鰭式場效電晶體為p型鰭式場效電晶體或n型鰭式場效電晶體，隨著磊晶的進行，可原位(in-situ)摻雜p型雜質或n型雜質。舉例來說，當最終的鰭式場效電晶體為p型鰭式場效電晶體，可成長矽鍺硼(SiGeB)。相反地，當最終的鰭式場效電晶體為n型鰭式場效電晶體，可成長矽磷(SiP)或矽碳磷(SiCP)。依據本發明的一些其他實施例，磊晶區42可由第III-V族化合物半導體形成，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、前述之組合或前述之多層結構。在凹口40填充磊晶區42之後，磊晶區42的進一步磊晶成長導致磊晶區42水平地擴展，且可形成多面(facets)。
在磊晶步驟之後，磊晶區42可進一步植入p型雜質或n型雜質，以形成源極/汲極區(因此磊晶區42也可被稱為源極/汲極區)。依據本發明的一些其他實施例，當磊晶區42在磊晶期間原位(in-situ)摻雜p型雜質或n型雜質，跳過佈植步驟。磊晶區42包含形成於隔離區22中的下部42A和形成於隔離區22頂表面22A上方的上部42B。下部42A的側壁由凹口40(第4圖)的形 狀塑形，可具有(大致)直的邊緣，也可為大致垂直於基底20的主表面(例如底表面20B)的大致垂直邊緣。
第6圖顯示形成有著層間介電質(Inter-Layer Dielectric，ILD)46的結構的透視圖。對應的步驟顯示於第16圖所示的製程流程300中的步驟308。依據本發明的一些實施例，在層間介電質46形成之前，緩衝氧化物層(未顯示)和接觸蝕刻停止層(Contact Etch Stop Layer，CESL)(未顯示)形成於磊晶區42上。緩衝氧化物層可由氧化矽形成，接觸蝕刻停止層可由氮化矽、氮碳化矽或類似物形成。緩衝氧化物層和接觸蝕刻停止層可透過使用共形(conformal)沉積方法形成，舉例來說，例如原子層沉積。層間介電質46可包含介電材料，舉例來說，介電材料透過使用流動式化學氣相沉積、旋塗、化學氣相沉積或其他沉積方法形成。層間介電質46也可由磷矽玻璃(Phospho-Silicate Glass，PSG)、硼矽玻璃(Boro-Silicate Glass，BSG)、摻雜硼的磷矽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、四乙氧基矽烷(Tetra Ethyl Ortho Silicate，TEOS)氧化物或類似材料形成。可實施化學機械研磨(CMP)使層間介電質46、虛設閘極堆疊30和閘極間隙壁38的頂表面彼此齊平。
第7B圖顯示在相同基底20上的長通道鰭式場效電晶體和短通道鰭式場效電晶體的形成的中間結構的剖面示意圖。短通道鰭式場效電晶體形成於裝置區100中，且長通道鰭式場效電晶體形成於裝置區200中。如圖所示，短通道裝置具有短於長通道裝置的通道。舉例來說，短通道裝置的通道長度Lg1可小於約32nm，長通道裝置的通道長度Lg2可大於約 72nm。依據一些實施例，Lg2/Lg1的比值可大於約2.5。依據一些實施例，短通道裝置為核心電晶體或靜態隨機存取記憶體(Static Random Access Memory，SRAM)中的電晶體，且長通道裝置為驅動電路或周邊電路中的電晶體。短通道裝置和長通道裝置的任一者可對應至由第7A圖包含線A-A的垂直面得到的剖面示意圖。
為了區別短通道裝置中的部件和長通道裝置中的部件，使用第7A圖中對應的部件的參考符號加上100表示短通道裝置中的部件，而使用第7A圖中對應的部件的參考符號加上200表示長通道裝置中的部件。舉例來說，第7B圖中的磊晶區142和242對應至第7A圖中的磊晶區42，且第7B圖中的矽化物區148和248(有時也被稱為源極/汲極矽化物區)對應至第7A圖中的矽化物區48。短通道裝置和長通道裝置中對應的部件可在共同的製程中形成。
在形成第7圖所示的結構之後，包含硬遮罩層136和236、虛設閘極電極134和234和虛設閘極介電質132和232的虛設閘極堆疊由金屬閘極和取代閘極介電質取代，如第8-15A圖所示。在第8-15A圖中，顯示隔離區22的頂表面122A和222A，突出鰭124’和224’分別突出高於頂表面122A和222A。
為了形成取代閘極，移除第7A-7B圖所示的硬遮罩層136和236、虛設閘極電極134和234和虛設閘極介電質132和232，形成第8圖所示的開口147和247。對應的步驟顯示於第16圖所示的製程流程300中的步驟310。突出鰭124’和224’的頂表面和側壁分別暴露出開口147和247。
接著，請參照第9圖，形成閘極介電質，閘極介電質分別延伸進入開口147和247中。對應的步驟顯示於第16圖所示的製程流程300中的步驟312。依據本發明的一些實施例，閘極介電質包含界面層(Interfacial Layer，IL)154和254，界面層154和254分別形成於突出鰭124’和224’暴露的表面上。界面層154和254可包含氧化物層，例如氧化矽層。界面層154和254透過突出鰭124’和224’的熱氧化、化學氧化製程或沉積製程形成。閘極介電質也可包含在各自的界面層154和254上方的高介電常數(high-k)介電層156和256(有時也被簡稱為介電層)。高介電常數介電層156和256可由高介電常數材料形成，例如氧化鉿、氧化鑭、氧化鋁、氧化鋯或類似材料。高介電常數材料的介電常數(k值)大於3.9，且可大於約7.0，且有時為21.0或更大。高介電常數介電層156和256覆蓋且可接觸各自下方的界面層154和254。高介電常數介電層156和256形成為共形層，且延伸於突出鰭124’和224’的側壁上和閘極間隙壁138和238的頂表面和側壁上。依據本發明的一些實施例，高介電常數介電層156和256透過使用原子層沉積或化學氣相沉積形成。
進一步參照第9圖，透過沉積形成含金屬導電層162和262(有時也被簡稱為含金屬層或金屬層)。對應的步驟顯示於第16圖所示的製程流程300中的步驟314。此沉積可透過使用共形沉積方法實施，例如原子層沉積或化學氣相沉積，使得含金屬導電層262(以及每一子層)的水平部的水平厚度T1和垂直部的垂直厚度T2彼此大致相等。舉例來說，水平厚度T1和垂直厚度T2之間的差異小於約厚度T1和T2的其中一者的20%或 10%。依據本發明的一些實施例，含金屬導電層262延伸進入開口247中，且包含一些部分位於層間介電質246上方。
在形成含金屬導電層262的相同沉積製程中，開口147(第8-9圖)填充含金屬導電層162。由於開口147較狹窄，因此開口147可被完全填滿(或大致完全填滿，仍留有開口的一小部分)。
每一個含金屬導電層162和262包含至少一層，或可包含由不同材料形成的複數層(例如層162A/262A、162B/262B和162C/262C)。含金屬導電層162和262中相應的層別在共同的沉積製程中形成。依據各自的鰭式場效電晶體為n型鰭式場效電晶體或p型鰭式場效電晶體，可選擇含金屬導電層162和262中層別的特定材料的功函數金屬。舉例來說，當鰭式場效電晶體為n型鰭式場效電晶體，層162A/262A、162B/262B和162C/262C可分別包含氮化鈦(TiN)層、氮化鉭(TaN)層和鋁基層(例如TiAl、TiAlN、TiAlC、TaAlN或TaAlC)。當鰭式場效電晶體為p型鰭式場效電晶體，層162A/262A、162B/262B和162C/262C可分別包含TiN層、TaN層和另一TiN層。含金屬導電層162A和262A也可包含兩層或多於三層。
如第10圖所示，在沉積含金屬導電層162和262之後，形成保護層264填充開口247的餘留部分。對應的步驟顯示於第16圖所示的製程流程300中的步驟316。依據一些實施例，保護層264由不同於下方高介電常數介電層256和含金屬導電層262的材料所形成，因此在後續的蝕刻步驟中，保護層264可用作蝕刻遮罩保護含金屬導電層262和高介電常數介電層256 在其下方的部分。舉例來說，保護層264可由有機材料(例如光阻)或以碳、氫和氧為主的材料形成，此材料適用於形成底部抗反射塗層(Bottom Anti-Reflective coating，BARC)。保護層264也可由無機材料形成，例如氧化矽、氮化矽、碳化矽、非晶矽(amorphous silicon，α-Si)或能承受蝕刻的類似材料。如使用旋塗製程，保護層264可具有大致平坦的頂表面。如有需要，可實施平坦化步驟，例如化學機械研磨。虛線165和265示意性地顯示塗佈後保護層264的頂表面。
第10圖由箭頭表示保護層264的回蝕刻67。對應的步驟也顯示於第16圖所示的製程流程300中的步驟316。此蝕刻可包含乾蝕刻及/或濕蝕刻。再者，此蝕刻可為等向性或非等向性。依據本發明的一些實施例，使用蝕刻保護層264但幾乎不攻擊層216C/262C的蝕刻劑實施回蝕刻。依據一些例示性的實施例，其中保護層264由非晶矽形成，保護層264可透過使用HBr、Cl2和O2的混合物、CF4或HF回蝕刻。在回蝕刻期間，完全移除在層間介電質146和246上方的保護層264的部分，而保護層264的一部分保留在開口247中。
接著，如第11圖所示，使用保護層264作為蝕刻遮罩蝕刻含金屬導電層262，使得含金屬導電層262的頂表面/邊緣降低。對應的步驟顯示於第16圖所示的製程流程300中的步驟318。可在或可不在相同時間蝕刻閘極介電質256和含金屬導電層262。在相同的蝕刻製程中，也蝕刻含金屬導電層162。也可選擇蝕刻劑攻擊(或選擇不攻擊)高介電常數介電層156和256。選擇用於蝕刻含金屬導電層162和262的蝕刻劑，使得此 蝕刻劑不攻擊閘極間隙壁138/238以及層間介電質146和246。再者，當每一個含金屬導電層162和262包含多個子層，可選擇蝕刻劑使子層的蝕刻速率一致。因此，在蝕刻之後，高介電常數介電層156、層162A、162B和162C(以及高介電常數介電層256、層262A、262B和262C)的頂表面可大致共平面。可以理解的是，這些層的蝕刻速率可不同，而每一個高介電常數介電層156、層162A、162B和162C(以及高介電常數介電層256、層262A、262B和262C)的頂表面可以任何組合高於、低於或與其他層的頂表面共平面。
在含金屬導電層162和262的回蝕刻期間，也可部分地消耗保護層264。依據一些實施例，選擇在蝕刻含金屬導電層162和262之前測量的保護層264(第10圖)的頂部高度H1(舉例來說，大於約20nm)，因此在蝕刻含金屬導電層162和262之後，仍留下保護層264的一部分以保持適當的製程裕度(process margin)來防止蝕刻穿透高介電常數介電層256、層262A、262B和262C。
如第12圖所示，在完成含金屬導電層162和262的回蝕刻之後，移除保護層264的餘留部分。對應的步驟顯示於第16圖所示的製程流程300中的步驟320。接著，依據一些實施例，第12圖所示之餘留的開口147和247填充導電(可含金屬)材料，以分別形成金屬層166和266，如第13圖所示。對應的步驟顯示於第16圖所示的製程流程300中的步驟322。依據一些例示性的實施例，填充金屬為均質的(homogenous)，可由提供填充材料具有低電阻的W、Cu、Co、Al、Ru等或前述之合金形成。
金屬層166和266可透過使用選擇性沉積形成，其中導電材料沉積於導電材料(例如含金屬導電層162和262)暴露的表面上，而不沉積於閘極間隙壁138和238以及層間介電質146和246等暴露的表面上。依據一些例示性的實施例，此沉積透過使用原子層沉積或化學氣相沉積實施。前驅物可包含金屬鹵化物(例如WCl5)或金屬有機材料以及還原劑(例如H2)。沉積製程可為在高溫下實施的熱製程，例如在約275℃與約500℃的範圍內。此沉積也可在開啟電漿的情況下實施。依據一些實施例，反應式為MX+H2→M+HX，其中M代表金屬，MX代表金屬鹵化物(例如WCl5)。
由於選擇性沉積的緣故，金屬層166和266可為共形層。再者，金屬層266可包含具有U形的中間部以及與U形部分之兩垂直腳的頂端連接的水平部。U形的深度D1可大於約2nm，且可在約2nm與約30nm之間的範圍內。如果含金屬導電層162的頂表面為平坦的，金屬層166可為大致平坦的，或可具有跟隨含金屬導電層162之頂表面輪廓的表面形貌。選擇金屬層166和266的厚度，使得金屬層166和266具有低電阻。舉例來說，金屬層166和266的厚度T3可在約2nm與約12nm之間的範圍內。
由於金屬層166和266可為或並非直接從界面層154和254成長，因此在區域167和267中可形成(或不形成)空隙(void)，高介電常數介電層156和256的頂表面暴露於空隙。由於高介電常數介電層156和256薄，因此金屬層166和266橫向成長，導致(如果有的)空隙被密封，且金屬層166和266會橫向成 長以分別接觸閘極間隙壁138和238。
如第13圖所示，金屬層166、界面層154、高介電常數介電層156和含金屬導電層162共同形成取代閘極堆疊174，而金屬層266、界面層254、高介電常數介電層256和含金屬導電層262共同形成取代閘極堆疊274。接著，如第14圖所示，餘留的開口填充介電材料，以形成硬遮罩172和272。硬遮罩172和272可為由氮化矽、氮氧化矽、碳氧化矽或類似材料形成的介電硬遮罩。對應的步驟顯示於第16圖所示的製程流程300中的步驟324。也將硬遮罩172和272平坦化，使得硬遮罩172和272的頂表面與層間介電質146和246的頂表面共平面。
在後續的步驟中，移除層間介電質46的一些部分46A(第6圖)以形成接觸開口。接著，矽化物區148和248(第14圖)分別形成於磊晶區142和242的表面上。形成製程包含沉積金屬層於接觸開口中，接著實施退火使金屬層與磊晶區142和242的暴露表面部分反應形成矽化物區148和248。接著，導電材料(例如鎢)填充於接觸開口中，以形成接觸插塞150和250(有時也被稱為源極/汲極接觸插塞)(對應至第7A圖中的接觸插塞50)。
請參照第15A圖，蝕刻停止層78分別形成於硬遮罩172和272上方。蝕刻停止層78由介電材料形成，介電材料可包含碳化矽、氮化矽、氮氧化矽或類似材料。層間介電質80形成於蝕刻停止層78上方，且接觸插塞182和282形成於層間介電質80中。形成製程可包含形成接觸插塞開口於層間介電質80中，以暴露出取代閘極堆疊174/274和接觸插塞150和250，以及使 用導電材料填入接觸插塞開口形成接觸插塞182和282。也移除硬遮罩172和272(第16圖)的一些部分，使得接觸插塞182和282延伸進入由硬遮罩172和272的移除部分所留下的凹口中。因此，形成短通道鰭式場效電晶體170和長通道鰭式場效電晶體270。
依據一些實施例，第15B圖顯示短通道鰭式場效電晶體170和長通道鰭式場效電晶體270，其中高介電常數介電層156和256的頂表面高於含金屬導電層162和262的頂表面，或甚至高於金屬層166和266的頂表面，這是因為在第11圖所示的步驟中，高介電常數介電層156和256的蝕刻速率較低。因此，金屬層166和266不與高介電常數介電層156和256的頂表面重疊。
第15C圖和第15D圖顯示依據一些例示性實施例之層162A/262A、162B/262B和162C/262C的上緣輪廓。如上述段落所述，由於不同的蝕刻速率，層162A/262A、162B/262B和162C/262C的上緣可具有不同的形狀。舉例來說，如第15C圖所示，層162B/262B的上緣高於層162A/262A和層162C/262C的上緣。在第15D圖中，層162B/262B的上緣低於層162A/262A和層162C/262C的上緣。層162A/262A、162B/262B和162C/262C的頂表面可以任何組合高於、低於彼此或與彼此共平面，且金屬層166和266也可具有跟隨層162A/262A、162B/262B和162C/262C的上緣輪廓的底表面和頂表面。
本發明實施例具有一些有利的特徵。透過形成用於一個或多個含金屬層的蝕刻製程中的保護層，接著實施回蝕刻，並選擇性沉積金屬層，不需要以金屬層完全填滿開口(開 口247)接著實施平坦化(例如化學機械研磨)。因此，可避免由化學機械研磨導致的閘極高度損失，其中閘極高度損失是由於在化學機械研磨期間層間介電質變薄。再者，透過在開口中選擇性地沉積金屬層(金屬層166和266)，所有含金屬層可被均質金屬材料(金屬層166和266)覆蓋，因此形成閘極接觸開口時，均質金屬材料而非金屬層的多個材料的上緣暴露出閘極接觸開口。因此，製程更加可預測且容易控制。
依據本發明一些實施例，一種方法包含形成虛設閘極堆疊，形成介電層，虛設閘極堆疊位於介電層中，移除虛設閘極堆疊，以在介電層中形成開口，形成金屬層延伸進入開口中，以及回蝕刻金屬層，在開口中金屬層的餘留部具有邊緣低於介電層的頂表面。導電層選擇性地沉積在開口中，導電層在金屬層上方，且金屬層和導電層共同形成取代閘極。源極區和汲極區也形成於取代閘極的相對側上。
依據本發明一些實施例，一種方法包含形成第一虛設閘極堆疊和第二虛設閘極堆疊，在第一虛設閘極堆疊的側壁上形成第一閘極間隙壁並在第二虛設閘極堆疊的側壁上形成第二閘極間隙壁，形成層間介電質，其中第一閘極間隙壁和第二閘極間隙壁位於層間介電質中，以及移除第一虛設閘極堆疊和第二虛設閘極堆疊，以分別形成第一開口和第二開口。第一開口較第二開口狹窄。此方法更包含形成閘極介電層延伸進入第一開口和第二開口中，以及沉積含金屬層。含金屬層包含完全填滿第一開口的第一部分和部分填充第二開口的第二部分。此方法更包含以保護層填充第二開口的餘留部，以及使用 保護層作為蝕刻遮罩，回蝕刻含金屬層的第二部分的一部分，同時蝕刻含金屬層的第一部分的一部分，接著蝕刻保護層。導電材料選擇性地沉積在第一開口和第二開口中，其中沒有導電材料形成於閘極介電層上方。
依據本發明一些實施例，一種裝置包含複數個閘極間隙壁，閘極介電質延伸於閘極間隙壁之間，以及含金屬層在閘極介電質的底部上方。含金屬層包含在空間底部的底部部分和與底部部分的末端連接的側壁部分。側壁部分的上緣低於閘極間隙壁的上緣，導電層位於含金屬層上方，導電層位於閘極間隙壁之間，且導電層的一部分在剖面示意圖中為U形。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明進行各種改變、置換或修改。

Claims (12)

  1. 一種半導體裝置的形成方法，包括：形成一第一虛設閘極堆疊；形成一介電層，該第一虛設閘極堆疊位於該介電層中；移除該第一虛設閘極堆疊，以在該介電層中形成一第一開口；在形成該第一虛設閘極堆疊的同時，形成一第二虛設閘極堆疊；移除該第二虛設閘極堆疊，以在該介電層中形成一第二開口；形成一金屬層延伸進入該第一開口中，其中該金屬層更包括一額外部分完全填滿該第二開口；回蝕刻該金屬層，其中在該第一開口中該金屬層的餘留部具有邊緣低於該介電層的頂表面，其中回蝕刻該金屬層的步驟包括：在該金屬層上方填充一保護層，其中該保護層部分地填充該第一開口中；使用該保護層作為一蝕刻遮罩蝕刻該金屬層；及移除該保護層；在該第二開口中不使用任何保護層作為蝕刻遮罩來將該金屬層的該額外部分凹陷；在該第一開口中選擇性地沉積一第一導電層，其中該第一導電層在該金屬層上方，且該金屬層和該第一導電層共同形成一取代閘極；以及在該第二開口中選擇性地沉積一第二導電層。
  2. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中形成該金屬層的步驟更包括沉積一功函數層。
  3. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中當該第一導電層選擇性地沉積於該第一開口中，沒有導電層同時沉積於該第一開口之外和該介電層上。
  4. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中形成該金屬層的步驟更包括形成複數個金屬層，且該複數個金屬層由不同的材料形成。
  5. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中該第一導電層包括：一第一部分，具有一U形剖面；以及一第二部分，與該U形剖面的該第一部分的相對頂端連接。
  6. 一種半導體裝置的形成方法，包括：形成一第一虛設閘極堆疊和一第二虛設閘極堆疊；在該第一虛設閘極堆疊的側壁上形成一第一閘極間隙壁並在該第二虛設閘極堆疊的側壁上形成一第二閘極間隙壁；形成一層間介電質，其中該第一閘極間隙壁和該第二閘極間隙壁位於該層間介電質中；移除該第一虛設閘極堆疊和該第二虛設閘極堆疊，以分別形成一第一開口和一第二開口，其中該第一開口較該第二開口狹窄；形成一閘極介電層延伸進入該第一開口和該第二開口中；沉積一含金屬層，其中該含金屬層包括完全填滿該第一開口的一第一部分和部分填充該第二開口的一第二部分；以一保護層填充該第二開口的一餘留部；使用該保護層作為一蝕刻遮罩，回蝕刻該含金屬層的該第二部分的一部分，其中同時蝕刻該含金屬層的該第一部分的一部分；移除該保護層；以及在該第一開口和該第二開口中選擇性地沉積一導電材料，其中沒有導電材料形成於該閘極介電層上方。
  7. 如申請專利範圍第6項所述之半導體裝置的形成方法，其中當開始回蝕刻的步驟時，該保護層填充該第二開口的下部，該第二開口的上部未被填充。
  8. 如申請專利範圍第6或7項所述之半導體裝置的形成方法，其中該導電材料沉積於該第二開口中的電性導電材料上且不沉積於介電材料上。
  9. 如申請專利範圍第6或7項所述之半導體裝置的形成方法，其中該導電材料作為共形層沉積於該第一開口和該第二開口中。
  10. 一種半導體裝置，包括：複數個閘極間隙壁；一閘極介電質，延伸於該複數個閘極間隙壁之間，其中該閘極介電質包括一高介電常數介電層，該高介電常數介電層包括一第一底部和與該第一底部的末端連接的一第一側壁部分；一含金屬層，在該閘極介電質的一底部上方，其中該含金屬層包括一第二底部和與該第二底部的末端連接的一第二側壁部分，其中該第一側壁部分和該第二側壁部分的上緣低於該複數個閘極間隙壁的上緣；以及一導電層，在該含金屬層上方，其中該導電層在該複數個閘極間隙壁之間，且該導電層包括：一第一部分，在剖面示意圖中為一U形；以及一第二部分，連接至該第一部分的頂端，其中該第二部分與該第一側壁部分和該第二側壁部分重疊，且該第二部分具有一側壁直接接觸該複數個閘極間隙壁的一側壁。
  11. 如申請專利範圍第10項所述之半導體裝置，其中該U形的垂直腳透過該第一側壁部分和該第二側壁部分與該複數個閘極間隙壁間隔開。
  12. 如申請專利範圍第10或11項所述之半導體裝置，其中該導電層為由一均質材料形成的一單一層。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017117794A1 (de) * 2016-12-15 2018-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Zurückätzen und selektive abscheidung eines metall-gates
US10418453B2 (en) * 2017-11-22 2019-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Forming metal contacts on metal gates
US10998421B2 (en) * 2018-07-16 2021-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing pattern loading in the etch-back of metal gate
JP7195106B2 (ja) * 2018-10-12 2022-12-23 東京エレクトロン株式会社 成膜方法及び基板処理システム
US11069534B2 (en) 2018-10-31 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices
US10867842B2 (en) * 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for shrinking openings in forming integrated circuits
US11362277B2 (en) * 2018-11-14 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall protection for PCRAM device
US11257921B2 (en) * 2019-04-18 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11282934B2 (en) * 2019-07-26 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for metal gate electrode and method of fabrication
US11430652B2 (en) * 2019-09-16 2022-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling threshold voltages through blocking layers
US11302818B2 (en) * 2019-09-16 2022-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gate resistance reduction through low-resistivity conductive layer
US11532509B2 (en) 2020-01-30 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Selective hybrid capping layer for metal gates of transistors
US11664279B2 (en) 2020-02-19 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple threshold voltage implementation through lanthanum incorporation
US11742404B2 (en) 2020-04-29 2023-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
CN113140514A (zh) * 2020-04-29 2021-07-20 台湾积体电路制造股份有限公司 半导体装置与其制作方法
US11295989B2 (en) * 2020-05-26 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
US11588041B2 (en) * 2020-10-14 2023-02-21 Taiwan Semiconductor Manufacturing Company Limited Fin field-effect transistor and method of forming the same
US11894435B2 (en) 2020-10-15 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Contact plug structure of semiconductor device and method of forming same
US11594610B2 (en) * 2020-10-15 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US20220223422A1 (en) * 2021-01-14 2022-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Surface Oxidation Control of Metal Gates Using Capping Layer
US11830736B2 (en) 2021-02-18 2023-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-layer photo etching mask including organic and inorganic materials

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150108577A1 (en) * 2013-10-17 2015-04-23 Globalfoundries Inc. Selective growth of a work-function metal in a replacement metal gate of a semiconductor device
US20160204221A1 (en) * 2015-01-08 2016-07-14 International Business Machines Corporation Bottom-up metal gate formation on replacement metal gate finfet devices

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9070625B2 (en) * 2012-01-04 2015-06-30 International Business Machines Corporation Selective etch chemistry for gate electrode materials
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8629511B2 (en) * 2012-05-15 2014-01-14 International Business Machines Corporation Mask free protection of work function material portions in wide replacement gate electrodes
US8940626B2 (en) * 2012-07-05 2015-01-27 Globalfoundries Inc. Integrated circuit and method for fabricating the same having a replacement gate structure
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9018054B2 (en) 2013-03-15 2015-04-28 Applied Materials, Inc. Metal gate structures for field effect transistors and method of fabrication
US9293551B2 (en) * 2013-11-25 2016-03-22 Globalfoundries Inc. Integrated multiple gate length semiconductor device including self-aligned contacts
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US10176996B2 (en) * 2014-08-06 2019-01-08 Globalfoundries Inc. Replacement metal gate and fabrication process with reduced lithography steps
CN105470200B (zh) * 2014-09-09 2020-04-21 联华电子股份有限公司 具有金属栅极的半导体元件及其制作方法
TWI642188B (zh) * 2015-03-26 2018-11-21 聯華電子股份有限公司 半導體元件及其製作方法
US9748350B2 (en) * 2015-10-30 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with enlarged gate electrode structure and method for forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
KR102474431B1 (ko) * 2015-12-08 2022-12-06 삼성전자주식회사 반도체 소자의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150108577A1 (en) * 2013-10-17 2015-04-23 Globalfoundries Inc. Selective growth of a work-function metal in a replacement metal gate of a semiconductor device
US20160204221A1 (en) * 2015-01-08 2016-07-14 International Business Machines Corporation Bottom-up metal gate formation on replacement metal gate finfet devices

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Publication number Publication date
US20180175165A1 (en) 2018-06-21
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