KR102474431B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

반도체 소자의 제조방법이 개시된다. 기판의 활성영역을 부분적으로 노출하는 게이트 트렌치를 구비하고 보호막 패턴에 의해 덮이는 절연패턴을 형성한다. 게이트 트렌치의 형상을 따라 적층되어 보호막 패턴을 덮는 게이트 유전막 및 일함수 금속막을 형성하고, 일함수 금속막 상에 게이트 트렌치를 매립하는 희생막을 형성한다. 절연패턴이 드러나지 않도록 희생막을 평탄화하여 희생패턴을 형성하고, 희생패턴을 부분적으로 제거하여 게이트 트렌치의 내부에 잔류하는 잔류 희생패턴을 형성한다. 일함수 금속막 및 게이트 유전막을 부분적으로 제거하여 게이트 유전패턴 및 일함수 금속패턴을 형성한다. 희생막의 단차와 무관하게 게이트 유전패턴 및 일함수 금속패턴의 높이를 균일하게 형성할 수 있다.

Description

반도체 소자의 제조방법 {Method of manufacturing semiconductor devices}
본 발명은 반도체 소자의 제조방법에 관한 것으로서 보다 상세하게는 핀펫(finfet) 소자의 제조방법에 관한 것이다.
최근 반도체 소자의 집적도가 증가하고 디자인 규격(Design Rule)이 축소됨에 따라 게이트 높이의 산포(Distribution) 조절이 중요한 문제로 대두되고 있다. 특히, 기판으로부터 활성영역이 돌출된 활성 핀(actvie fin) 상에 게이트 전극을 형성하는 핀펫(finFET)의 경우 융기형(elevated) 소스/드레인 전극이 도입되고 금속 게이트 치환(metal gate replacement)과정에서 수행되는 평탄화 공정에 의해 게이트 전극의 높이가 불균일하게 형성되는 것이 빈번하게 발생하고 있다.
일반적인 핀펫의 금속 게이트 치환공정에 의하면, 더미 게이트를 제거하고 생성되는 게이트 트렌치의 표면 형상을 따라 게이트 절연막과 일함수 금속막을 형성한 후 희생막으로 상기 게이트 트렌치를 매립하고, 상기 희생막을 식각 기준면으로 활용하여 일함수 금속막의 높이를 조절하고 있다.
최근의 반도체 소자는 이온주입 공정이 아니라 일함수 금속함수의 조성이나 두께가 상이한 게이트 스택(gate stack)을 이용함으로써 동일한 공정에서 서로 다른 문턱전압(threshold voltage, Vt)을 갖도록 형성된다. 즉, 셀 영역의 각 트랜지스터가 갖는 문턱전압에 따라 게이트 트렌치의 내부에 형성되는 일함수 금속막의 두께가 상이하게 형성된다.
이에 따라, 동일한 기판 상에 희생막에 의해 매립되는 게이트 트렌치의 폭이 상대적으로 큰 영역과 작은 영역이 분포하게 된다. 이와 같은 게이트 트렌치 폭의 산포는 반도체 소자에 요구되는 멀티레벨의 단위가 증가할수록 커지게 된다.
다양한 폭을 갖는 게이트 트렌치를 매립하도록 희생막을 형성하는 경우, 희생막의 높이는 상기 게이트 트렌치 폭의 산포를 따라 불균일하게 형성되고 이는 상기 희생막을 식각 기준면으로 이용하는 일함수 금속막의 높이 불균일을 초래하게 된다.
상기 희생막을 식각하기 전에 불균일한 높이를 갖는 희생막을 평탄화하는 공정도 알려져 있지만, 평탄화 정지막으로 층간절연막 및 게이트 스페이서를 이용하는 경우 평탄화 과정에서 층간절연막이나 스페이서도 부분적으로 제거됨으로써 형성되는 게이트 전극의 전체적인 높이가 낮아지는 문제점이 있다.
또한, 게이트 트렌치 폭의 산포에 따라 식각 기준면으로 이용되는 희생막이 게이트 트렌치의 내부에서 너무 낮게 형성되는 경우 원하는 문턱전압을 수득하지 못하게 된다. 특히, 핀펫 소자의 경우 게이트 전극은 활성 핀은 덮을 수 있을 정도로 최소 높이를 가져야 하지만, 식각 기준면의 높이가 낮아짐에 따라 일함수 금속막의 높이가 활성 핀의 높이보다 낮아짐으로써 게이트 전극을 형성하지 못하는 경우도 발생하게 된다.
본 발명은 상술한 바와 같은 문제점을 개선하기 위해 제안된 것으로서, 본 발명의 목적은 게이트 전극의 전체 높이를 일정하게 유지하면서 일함수 금속막의 높이를 균일하게 형성할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자의 제조방법에 의하면, 기판의 활성영역을 부분적으로 노출하는 게이트 트렌치를 구비하고 보호막 패턴에 의해 덮이는 절연패턴을 형성하고, 상기 기판 상에 상기 게이트 트렌치의 형상을 따라 적층되어 상기 보호막 패턴을 덮는 게이트 유전막 및 일함수 금속막을 형성한다. 이어서, 상기 일함수 금속막 상에 상기 게이트 트렌치를 매립하는 희생막을 형성하고, 상기 절연패턴이 드러나지 않도록 상기 희생막을 평탄화하여 희생패턴을 형성한다. 이어서, 상기 희생패턴을 부분적으로 제거하여 상기 게이트 트렌치의 내부에 잔류하는 잔류 희생패턴을 형성하고, 상기 일함수 금속막 및 상기 게이트 유전막을 부분적으로 제거하여 게이트 유전패턴 및 일함수 금속패턴을 형성한다.
일실시예로서, 상기 희생막을 평탄화하는 것은 상기 일함수 금속막 및 상기 게이트 유전막 중의 어느 하나를 평탄화 정지막으로 이용할 수 있다.
일실시예로서, 상기 일함수 금속막은 상기 게이트 유전막 상에 차례대로 적층되는 제1 내지 제3 일함수 금속막을 구비하는 다층막으로 형성되고 상기 희생막은 상기 제3 일함수 금속막이 노출되도록 평탄화된다.
일실시예로서, 상기 제1 내지 제2 일함수 금속막은 각각 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 코발트(Co), 티타늄 알루미늄(TiAl) 및 란탄산화물(LaO) 중의 어느 하나로 형성되고, 상기 제3 일함수 금속막은 티타늄 질화물(TiN) 및 탄탈륨 질화물(TaN) 중의 어느 하나로 형성된다.
일실시예로서, 상기 게이트 유전막은 실리콘 산화물 보다 큰 유전상수를 갖는 고유전막(high-k layer)으로 형성된다.
일실시예로서, 상기 게이트 유전 패턴 및 상기 일함수 금속패턴은 상기 잔류 희생패턴과 실질적으로 동일한 상면을 갖도록 형성된다.
일실시예로서, 상기 희생막을 평탄화하는 것은 상기 보호막을 평탄화 정지막으로 이용한다.
일실시예로서, 상기 보호막은 원자층 증착공정에 의해 상기 절연패턴의 상면에 실리콘 질화막으로 형성된다.
일실시예로서, 상기 일함수 금속패턴은 상기 잔류 희생패턴과 실질적으로 동일한 상면을 갖도록 형성된다.
일실시예로서, 상기 희생막은 실리콘을 포함하지 않는 유기막으로 형성된다.
일실시예로서, 상기 유기막은 스핀 온 코팅 공정에 의해 상기 기판 상에 형성되는 스핀 온 카본(spin on carbon, SOC) 막 및 스핀 온 하드마스크(spin on hard mask, SOH) 막 중의 어느 하나로 형성된다.
일실시예로서, 상기 유기막에 대한 상기 평탄화 공정은 상기 유기막을 1200Å/min 내지 1400Å/min의 속도로 제거하도록 수행된다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법에 의하면, 기판으로부터 제1 방향을 따라 연장하도록 돌출한 활성영역인 활성 핀(active fin)을 부분적으로 덮고 제2 방향을 따라 연장하는 더미 게이트 라인 및 게이트 스페이서에 의해 상기 더미 게이트 라인과 분리되도록 상기 활성 핀에 배치되는 소스/드레인 층을 구비하는 예비 게이트 구조물을 형성한다. 이어서, 상기 기판 상에 상기 더미 게이트 라인 및 상기 게이트 스페이서를 노출하는 층간절연막 패턴을 형성하고, 상기 층간절연막 패턴을 덮고 상기 더미 게이트 라인 및 상기 게이트 스페이서를 노출하는 보호막 패턴을 형성한다. 상기 더미 게이트 라인을 제거하여 상기 활성 핀을 부분적으로 노출하는 게이트 트렌치를 형성하고, 상기 기판 상에 상기 게이트 트렌치의 형상을 따라 적층되어 상기 보호막 패턴을 덮는 게이트 유전막 및 일함수 금속막을 형성한다. 상기 일함수 금속막 상에 상기 게이트 트렌치를 매립하는 희생막을 형성하고, 상기 층간 절연막 패턴 및 상기 게이트 스페이서가 드러나지 않도록 상기 희생막을 평탄화한다. 상기 희생막을 제거하고 게이트 유전막 패턴, 일함수 금속막 패턴 및 게이트 도전패턴을 구비하는 게이트 구조물을 형성한다.
일실시예로서, 상기 보호막 패턴을 형성하는 것은, 상기 층간 절연막 패턴을 부분적으로 제거하여 스페이서간 리세스(inter-spacer recess)를 형성하고, 상기 기판의 전면에 상기 스페이서간 리세스를 매립하기에 충분한 두께를 갖는 보호막을 형성한 후 상기 더미 게이트 라인이 노출되도록 상기 보호막을 평탄화한다.
일실시예로서, 상기 보호막은 원자층 증착공정에 의해 형성되는 실리콘 질화물로 구성된다.
일실시예로서, 상기 희생막을 형성하는 것은 상기 기판을 회전하면서 실리콘을 함유하지 않는 유기물을 상기 일함수 금속막 상에 코팅하는 스핀 온 코팅(spin on coating) 공정에 의해 수행된다.
일실시예로서, 상기 희생막을 평탄화하는 것은 상기 보호막 패턴, 상기 게이트 유전막 및 상기 일함수 금속막 중의 어느 하나를 평탄화 정지막으로 이용한다.
일실시예로서, 상기 게이트 구조물을 형성하는 것은, 상기 희생막을 부분적으로 제거하여 상기 게이트 트렌치의 내부에 잔류하는 잔류 희생패턴을 형성하고, 상기 일함수 금속막 및 상기 게이트 유전막을 부분적으로 제거하여 상기 게이트 트렌치 내부에 게이트 유전패턴 및 일함수 금속패턴을 형성하고, 상기 일함수 금속 패턴을 덮도록 상기 게이트 트렌치를 매립하는 게이트 도전패턴을 형성한다.
일실시예로서, 상기 일함수 금속패턴은 상기 잔류 희생패턴과 실질적으로 동일한 상면을 갖도록 형성된다.
일실시예로서, 상기 게이트 유전막 패턴은 상기 일함수 금속패턴과 실질적으로 동일한 상면을 갖도록 형성된다.
본 발명에 의한 반도체 소자의 제조방법에 의하면, 고밀도 패턴영역과 저밀도 패턴영역에서 희생막의 단차가 발생한다 할지라도 게이트 유전막 및 일함수 금속막을 식각하기 전에 희생막을 평탄화시킨 후에 식각공정을 진행함으로써 희생막의 단차에 의한 게이트 유전패턴과 일함수 금속패턴의 높이 산포를 방지할 수 있다. 이에 따라, 게이트 전극의 문턱전압을 균일하게 형성할 수 있다.
또한, 희생막의 평탄화 공정이나 게이트 유전막 및 일함수 금속막에 대한 식각공정이 진행되는 동안 절연패턴이 제거되는 것을 방지함으로써 절연패턴의 높이 손상으로 인한 게이트 전극의 높이 손상을 방지할 수 있다. 이에 따라, 동일한 물질로 서로 다른 문턱전압을 갖는 셀 트랜지스터의 게이트 전극을 형성하는 경우 게이트 전극의 높이 변화로 인한 일함수 특성변화 가능성을 제거함으로써 일함수 금속막의 두께만으로 서로 다른 일함수를 갖는 셀 트랜지스터를 용이하게 제조할 수 있다.
도 1a 내지 도 1h는 은 본 발명의 일실시예에 의한 반도체 소자의 제조방법을 나타내는 단면도들이다.
도 2a 내지 도 2c는 게이트 유전막을 평탄화 정지막으로 이용하여 희생패턴을 형성하는 과정을 나타내는 단면도들이다.
도 3a 내지 도 3c는 보호막 패턴을 평탄화 정지막으로 이용하여 희생패턴을 형성하는 과정을 나타내는 단면도들이다.
도 4a 내지 도 4m은 도 1a 내지 도 3c에 도시된 반도체 소자의 제조방법을 이용하여 핀펫 소자를 제조하는 방법을 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1a 내지 도 1h는 은 본 발명의 일실시예에 의한 반도체 소자의 제조방법을 나타내는 단면도들이다.
도 1a를 참조하면, 기판(100) 상에 활성영역(A)을 부분적으로 노출하는 게이트 트렌치(GT)를 구비하고 보호막 패턴(310)에 의해 덮이는 절연패턴(300)을 형성한다.
예를 들면, 상기 기판(100)은 실리콘 기판, 갈륨비소 기판, 실리콘 게르마늄 기판과 같은 반도체 기판이나 디스플레이용 유리기판을 포함할 수 있다. 또한, 상기 기판(100)은 한 쌍의 실리콘 층이 절연층에 의해 구분되는 실리콘 온 인슐레이터(silicon on insulator, SOI) 기판일 수도 있다. 전기적으로 반도체 특성을 갖는다면 다양한 기판을 포함할 수 있다.
상기 기판(100)은 소자 분리를 위한 필드영역(field region)에 의해 한정되는 활성영역(active region, A)을 구비한다. 상기 활성영역(A)은 제1 방향(x)을 따라 연장하는 라인형상으로 배치되거나 상기 제1 방향(x)에 대하여 일정한 기울기로 기울어진 아일랜드 형상으로 배치될 수 있다. 특히, 상기 활성영역(A)은 기판(100)의 표면으로부터 돌출된 핀(fin) 형상의 라인형상을 갖는 액티브 핀(active fin)으로 형성될 수도 있다.
인접하는 활성영역은 필드영역을 매립하는 소자 분리막(미도시)에 의해 서로 분리된다. 따라서, 상기 활성영역 상에 배치되는 트랜지스터도 전기적으로 서로 분리된다. 예를 들면, 상기 소자 분리막은 부분 산화(LOCUS, local oxidation of silicon) 공정이나 트렌치 분리(STI, shallow trench isolation) 공정에 의해 형성되는 실리콘 산화물로 구성될 수 있다. 그러나, 반드시 이에 한정되지 않음은 자명하다.
상기 게이트 트렌치(GT)는 제1 방향(x)과 수직한 제2 방향(y)을 따라 연장되어 게이트 트렌치(GT)와 라인형상의 활성영역(A)은 서로 교차하도록 형성된다. 이에 따라, 상기 활성영역(GT)은 게이트 트렌치(GT)를 통하여 부분적으로 노출된다. 본 실시예에서, 상기 제1 방향(x)은 라인형상을 갖는 활성영역(A)이 연장하는 길이방향을 나타내고 제2 방향(y)은 활성영역의 길이방향과 수직하고 게이트 라인이 연장하는 방향을 나타낸다.
상기 게이트 트렌치(GT)는 게이트 스페이서(210)에 의해 한정되고 제2 방향을 따라 인접하는 게이트 스페이서(210) 사이의 이격공간은 절연물질로 매립하여 절연패턴(310)을 형성한다.
예를 들면, 상기 절연패턴(300)은 상기 제2 방향을 따라 연장하고 측부에 상기 게이트 스페이서(210)가 형성된 더미 게이트 라인(미도시) 사이의 이격공간을 매립하는 층간절연막 패턴으로 형성될 수 있다. 상기 절연패턴(300)을 덮는 보호막 패턴(310)을 형성한다. 이에 따라, 후속공정이 진행되는 동안 상기 절연패턴(300)이 손상되는 것을 방지하여 절연패턴(300)의 높이가 낮아지는 것을 방지할 수 있다. 게이트 라스트 공정에 의해 반도체 소자의 게이트 전극을 형성하는 경우, 상기 절연패턴(300)의 높이는 게이트 전극의 높이를 결정하고 멀티레벨 반도체 소자의 문턱전압은 게이트 트렌치에 배치되는 일함수 금속막의 물리적 특징에 좌우되므로 상기 절연패턴의 높이는 일함수 금속막의 특성을 균일하게 유지할 수 있도록 후속공정으로부터 보호될 필요가 있다.
상기 절연패턴(300)은 게이트 전극의 전체적인 높이를 일정하게 유지함으로써 제조되는 반도체 소자의 게이트 전극의 일함수 특성을 균일하게 유지할 수 있다.
일실시예로서, 상기 절연패턴(300)은 화학기상증착 공정과 같은 증착공정에 의해 형성된 실리콘 산화막(SiO)을 상기 게이트 스페이서(210)와 동일한 상면을 갖도록 평탄화함으로써 형성할 수 있다. 상기 보호막 패턴(310)은 원자층 증착공정에 의해 형성된 실리콘 질화막을 상기 더미 게이트 라인의 상면이 노출되도록 평탄화함으로써 형성할 수 있다.
도시되지는 않았지만, 상기 절연패턴(300)을 형성하기 전에 게이트 스페이서(210)와 인접한 활성영역(A) 상에 소스/드레인 접합층(미도시)을 형성한다. 상기 소스/드레인 접합층은 이온 주입공정에 의해 p형 또는 n형 물질을 상기 활성영역(A)으로 주입하거나 활성영역(A)의 반도체 물질을 시드로 이용하는 에피택셜 성장공정에 의해 성장시킴으로써 형성할 수 있다.
상기 절연패턴(300)이 형성된 후, 상기 게이트 스페이서(210)에 의해 한정되는 더미 게이트 라인을 제거함으로써 상기 게이트 트렌치(GT)를 형성한다.
도 1b를 참조하면, 상기 기판 상에 상기 게이트 트렌치의 형상을 따라 게이트 유전막(410a) 및 일함수 금속막(420a)을 적층하여 상기 보호막 패턴(310) 및 상기 게이트 스페이서(210)를 덮는다.
먼저, 상기 게이트 트렌치(GT)의 형상 프로파일을 따라 상기 기판(100) 상에 게이트 유전막(410a)을 형성한다.
예를 들면, 상기 게이트 유전막(410a)은 하프늄 산화물(HfO)이나 지르코늄 산화물(ZrO)과 같은 금속 산화물로 형성되어 실리콘 산화물 보다 큰 유전상수를 갖도록 형성할 수 있다. 즉, 상기 게이트 유전막(410a)은 고유전 절연물질(high-k dielectric material)로 구성된다. 선택적으로, 상기 기판(100)의 활성영역(A)과 게이트 유전막(410a) 사이에 실리콘 산화물로 구성되는 게이트 절연막(미도시)이 더 형성될 수도 있다.
이어서, 상기 게이트 유전막(410a) 상에 일함수 금속막(420a)을 게이트 트렌치(GT)의 형상 프로파일을 따라 형성한다. 상기 일함수 금속막(420a)은 반도체 소자의 셀들이 상이한 문턱전압(threshold voltage, Vt)을 구비할 수 있도록 서로 다른 일함수(work function)를 갖도록 형성될 수 있다.
예를 들면, 상기 반도체 소자의 셀 트랜지스터들은 낮은 문턱전압(low Vt)을 갖는 일군의 피모스 및 엔모스 트랜지스터들과 높은 문턱전압(high Vt)을 갖는 나머지 군의 피모스 및 엔모스 트랜지스터를 구비하는 씨모스 소자로 구성될 수 있다. 이와 달리, 상기 반도체 소자의 셀 트랜지스터들은 최약 문턱전압(super low Vt)을 갖는 제1 군의 피모스 및 엔모스 트랜지스터들, 약한 문턱전압(low Vt)을 갖는 제2 군의 피모스 및 엔모스 트랜지스터들 및 높은 문턱전압(high Vt)을 갖는 제3 군의 피모스 및 엔모스 트랜지스터들로 구성될 수 있다. 따라서, 각 셀 트랜지스터들은 요구되는 문턱전압은 상기 일함수 금속막의 물리적 특성이나 조성을 조절하여 각 셀의 일함수 특성을 조절함으로써 설정된다.
이에 따라, 상기 일함수 금속막(420a)은 각 셀의 일함수를 서로 다르게 설정할 수 있도록 다층막으로 형성되고, 상기 다층막을 구성하는 개별적인 막질의 성분을 조절하거나 상기 개별막질의 두께와 같은 물리적 특성을 조절함으로써 각 셀 트랜지스터에 요구되는 일함수를 설정한다.
이에 따라, 상기 게이트 트렌치(GT)의 내부에 형성되는 일함수 금속막의 물리적 특성은 당해 셀에서 요구되는 문턱전압에 따라 서로 다르게 형성되며, 상기 일함수 금속막(420a)이 형성된 후 게이트 트렌치(GT)의 내부에 잔류하는 잔존 공간(residual space)의 크기는 셀의 특성에 따라 상이하게 된다.
본 실시예의 경우, 상기 일함수 금속막(420a)은 화학기상 증착공정(CVD)이나 원자층 적층공정(ALD)에 의해 상기 게이트 유전막(410a) 상에 차례대로 적층되는 제1 내지 제3 일함수 금속막(421a, 422a, 423a)을 구비하는 다층막으로 형성된다. 예를 들면, 상기 제1 내지 제2 일함수 금속막(421a, 422a)은 각각 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 코발트(Co), 티타늄 알루미늄(TiAl) 및 란탄산화물(LaO) 중의 어느 하나로 형성되고, 상기 제3 일함수 금속막(423a)은 티타늄 질화물(TiN) 및 탄탈륨 질화물(TaN) 중의 어느 하나로 형성될 수 있다. 본 실시예의 경우, 상기 제1 내지 제2 일함수 금속막(421a, 422a)은 각각 티타늄 질화물(TiN) 및 탄탈륨 질화물(TaN)로 형성되고 상기 제3 일함수 금속막(423a)은 티타늄 질화물(TiN)로 형성된다.
도 1c를 참조하면, 상기 일함수 금속막(420a) 상에 상기 게이트 트렌치(GT)를 매립하는 희생막(500a)을 형성한다. 상기 희생막(500a)은 각 셀의 일함수 특성을 유지할 수 있도록 일함수 금속패턴의 높이를 조절하기 위한 식각 기준면을 제공한다.
예를 들면, 상기 희생막(500a)은 실리콘을 포함하지 않는 유기물질(organic material)로 형성되며 상기 일함수 금속(420a)막이 형성된 기판(100)을 회전시키면서 코팅물질을 공급하는 스핀 온 코팅(spin on coating) 공정으로 형성된다. 본 실시예의 경우, 상기 희생막(500a)은 스핀 온 코팅 공정에 의해 형성되는 스핀 온 카본(spin on carbon, SOC)막 또는 스핀 온 하드마스크(spin on hard mask, SOH) 막 중의 어느 하나로 형성될 수 있다.
다수의 문턱전압을 갖는 멀티채널 반도체 소자의 특성에 의해 기판(100) 상에는 상대적으로 셀 트랜지스터가 밀하게 배치되는 고밀도 영역과 소하게 배치되는 저밀도 영역이 공존하게 된다. 뿐만 아니라, 각 셀의 일함수 차이에 따라 각 셀의 잔존공간(RS)도 상이하게 형성된다. 이에 따라, 셀의 밀도와 상기 잔존공간(RS) 사이즈의 차이에 따라 상기 잔존공간(RS)을 매립하는 희생막(500a)은 고밀도 패턴 영역(HD)에서 상대적으로 작은 높이를 갖고 저밀도 패턴영역(LD)에서 상대적으로 큰 높이를 갖도록 형성되어 기판의 전면(whole surface)에서 일정한 단차(d)를 갖고 형성된다.
후속하는 평탄화 공정에서 연마 정밀도는 높이기 위해서는 상기 희생막(500a)의 단차(d)가 최소화 되는 것이 바람직하며, 이를 위해 상기 희생막(500a)은 최소 14000Å 이상의 두께를 갖도록 형성된다.
도 1d를 참조하면, 상기 절연패턴(300)이 드러나지 않도록 상기 희생막을 평탄화하여 상기 잔존공간(RS)을 매립하는 희생패턴(500)을 형성한다.
예를 들면, 상기 희생막(500a)을 화학 기계적 연마(chemical mechanical polishing, CMP) 공정에 의해 평탄화하여 상기 희생막(500a)의 단차(d)를 제거한다. 이때, 상기 평탄화 과정에서 절연패턴(300)이 노출되지 않도록 슬러리의 조성을 조정하여 평탄화 정지막을 선정한다.
이때, 상기 희생막을 평탄화하기 위한 슬러리 조성물은 약 0.001~5 중량%의 산화물 연마입자, 약 0.1~5 중량%의 산화제, 약 0~5 중량%의 연마조절제, 약 0~3 중량%의 계면활성제, 약 0~3 중량%의 pH 조절제 및 약 79~99.889 중량%의 탈이온수를 포함할 수 있다.
상기 연마입자는 실리카(SiO2), 세리아(CeO2) 및 알루미나(Al2O3) 중에 선택되며 10~100nm, 바람직하게는 30~120nm의 입도를 가질 수 있다. 상기 산화제는 아염소산염(Chlorite) 이나 염소산염(Chlorate)을 포함하며 상기 희생막(500a)의 산화를 유도하여 일정 수준의 연마율을 확보하게 해 준다. 상기 연마 조절제는 유기막 내의 탄소 체인을 끊어내도록 유기산(Organic Acid)이나 무기산(Inorganic acid)을 포함한다. 상기 계면 활성제는 슬러리 조성물의 희생막(500a)의 표면에서의 젖음성(wettability)을 개선하여 연마율을 높인다. 슬러리 조성물의 pH는 상기 pH 조절제에 의해 조절된다.
이때, 상기 슬러리 조성물의 성분을 조절하여 상기 희생막(500a)과 평탄화 정지막 사이의 선택비를 적절하게 설정함으로써 일함수 금속막(420a), 게이트 유전막(410a) 및 보호막 패턴(310) 중의 어느 하나를 평탄화 정지막으로 이용할 수 있다. 예를 들면, 상기 보호막 패턴(310)을 정지막으로 이용하는 경우 희생막(500a)과 보호막 패턴(310)의 선택비를 약 40 이상이 되도록 설정할 수 있다.
본 실시예의 경우, CMP에 의해 상기 희생막(500a)은 약 1200Å/min 내지 1400Å/min의 속도로 제거되도록 연마조건을 설정한다. 연마속도가 1200Å/min 이하인 경우 연마불량 위험(defect risk)이 증가하여 공정효율이 저하되며 연마속도가 1400Å/min 이상인 경우 연마정지 조건을 정밀하게 제어하기 어려운 점이 있다. 이에 따라, 평탄화 공정에 의한 상기 희생막(500a)의 제거속도는 약 1200Å/min 내지 1400Å/min의 범위로 수행한다.
평탄화 정지막에 따라 후속공정에서 형성되는 게이트 유전막 패턴 및 일함수 금속패턴의 형상을 다르게 형성할 수 있다.
본 실시예의 경우, 일함수 금속막(420a)을 평탄화 정지막으로 이용한다. 즉, 상기 희생막(500a)을 제3 일함수 금속막(423a)인 티타늄 질화막(TiN)이 노출될 때까지 연마하도록 연마 선택비 및 연마속도를 선택하고 상기 연마 선택비와 연마속도를 달성하도록 연마 슬러리 조성과 비율을 제어한다.
이에 따라, 상기 희생막(500a)은 상기 일함수 금속막(500a)에 의해 한정되는 잔존 공간(RS)을 매립하고 삭 셀별로 노드 분리되는 희생패턴(500)으로 형성된다.
도 1e를 참조하면, 상기 희생패턴(500)을 부분적으로 제거하여 상기 게이트 트렌치(GT)의 하부에 잔류하는 잔류 희생패턴(501)을 형성한다.
예를 들면, 상기 희생패턴(500)은 산소를 이용하는 애싱공정이나 상기 제3 일함수 금속막(423a)에 대하여 식각 선택비를 갖는 식각공정에 의해 희생패턴(500)의 상부를 제거한다.
따라서, 상기 희생패턴(500)은 잔류공간(RS)의 하부에만 잔류하는 잔류 희생패턴(501)으로 형성되고, 잔류 공간(RS)의 상부는 개방된다.
도 1f를 참조하면, 상기 일함수 금속막(420a) 및 상기 게이트 유전막(410a)을 부분적으로 제거하여 게이트 트렌치(GT)의 내부에만 잔류하도록 노드 분리시킨다. 이에 따라, 상기 게이트 트렌치(GT)의 바닥 및 측벽에 게이트 유전패턴(410) 및 일함수 금속패턴(420)을 형성한다.
예를 들면, 상기 보호막 패턴(310)에 대하여 충분한 식각 선택비를 갖는 식각공정을 이용하여 상기 일함수 금속막 (420a) 및 게이트 유전막(410a)을 제거한다.
상기 보호막 패턴(310)이 노출되고 게이트 유전막(410a) 및 일함수 금속막(420a)이 상기 게이트 트렌치(GT)의 측벽 및 바닥면에만 잔류하도록 제거하여 게이트 트렌치(GT)의 내부에만 배치되는 게이트 유전패턴(410) 및 일함수 금속패턴(420)을 형성한다.
이때, 상기 식각공정은 잔류 희생패턴(501)을 식각 정지막으로 이용하고 보호막 패턴(310)은 상기 식각공정에 대하여 충분한 내식각성을 갖도록 하는 식각조건에서 수행된다. 이에 따라, 상기 게이트 유전패턴(410) 및 일함수 금속패턴(420)의 상면은 잔류 희생패턴(501)의 상면과 동일한 평면에 형성되며 절연패턴(300)의 상면보다 낮게 형성된다.
종래에는 상기 희생막(500a)에 대한 평탄화 과정없이 게이트 유전막 및 일함수 금속막을 식각함으로써 희생막(500a)의 단차(d)가 게이트 유전패턴(410) 및 일함수 금속패턴(420)에도 동일하게 전사되어 고밀도 패턴 영역(HD)과 저밀도 패턴영역(LD)에서 게이트 유전패턴(410) 및 일함수 금속패턴(420)의 높이가 상이하게 형성되어 패턴의 밀도에 따라 문턱전압이 달라지게 된다.
그러나, 본 발명에 의하면, 고밀도 패텅영역(HD)과 저밀도 패턴영역(LD)에서 희생막(500a)의 단차가 발생한다 할지라도 게이트 유전막 및 일함수 금속막을 식각하기 전에 희생막을 평탄화시킨 후에 식각공정을 진행함으로써 희생막의 단차에 의한 게이트 유전패턴(410)과 일함수 금속패턴(420)의 높이 산포를 방지할 수 있다. 이에 따라, 게이트 전극의 문턱전압을 균일하게 형성할 수 있다.
또한, 희생막(500a)의 평탄화 공정이나 게이트 유전막(410a) 및 일함수 금속막(420a)에 대한 식각공정이 진행되는 동안 절연패턴(300)이 제거되는 것을 방지함으로써 절연패턴(300)의 높이 손상으로 인한 게이트 전극의 높이 손상을 방지할 수 있다. 이에 따라, 동일한 물질로 서로 다른 문턱전압을 갖는 셀 트랜지스터의 게이트 전극을 형성하는 경우 게이트 전극의 높이 변화로 인한 일함수 특성변화 가능성을 제거함으로써 일함수 금속막의 두께만으로 서로 다른 일함수를 갖는 셀 트랜지스터를 용이하게 제조할 수 있다.
도 1g를 참조하면, 상기 잔류 희생패턴(501)을 제거하여 잔류공간(RS)의 하부를 개방한다. 이에 따라, 상기 게이트 트렌치(GT)의 하부는 일함수 금속패턴(420)에 의해 한정되고 상부는 게이트 스페이서(210)에 의해 한정된다. 예를 들면, 상기 잔류 희생패턴(501)은 산소를 이용한 애싱공정이나 습식식각에 의해 제거될 수 있다.
도 1h를 참조하면, 상기 게이트 트렌치(GT)를 저저항 금속물질로 매립하여 게이트 도전패턴(430)을 형성한다.
증착공정에 의해 상기 게이트 트렌치(GT)를 매립하기에 충분한 두께를 갖도록 보호막 패턴(310)의 상면에 게이트 도전막(미도시)을 형성하고 상기 절연패턴(300)이 노출되도록 평탄화 함으로써 절연패턴(300)과 동일한 상면을 갖고 게이트 트렌치(GT)를 매립하는 게이트 도전패턴(430)을 형성한다.
이때, 상기 보호막 패턴(310)은 게이트 유전막 패턴(410) 및 일함수 금속패턴(420)의 높이를 낮추는 과정에서 부분적으로 제거되고 상기 게이트 도전패턴(430)을 형성하는 과정에서 절연패턴(300)으로부터 완전히 제거될 수 있다.
이에 따라, 상기 게이트 도전패턴(430)을 형성하기 위한 평탄화 과정에서 상기 절연패턴(300)이 제거되는 것을 최소화함으로써 절연패턴(300)의 높이 손상을 최소화활 수 있다.
도 2a 내지 도 2c는 게이트 유전막을 평탄화 정지막으로 이용하여 희생패턴을 형성하는 과정을 나타내는 단면도들이다.
도 2a 내지 도 2c에 도시된 바와 같이, 상기 희생막(500a)은 금속 산화물로 구성된 게이트 유전막(410a)이 노출될 때까지 CMP를 수행하여 잔존공간(RS)을 매립하는 희생패턴(500)을 형성한다.
희생막(500a)에 대한 평탄화 공정에 의해 희생패턴(500)과 일함수 금속패턴(420)이 동시에 형성되고 후속하는 식각공정에 의해 게이트 유전막(410a)은 게이트 트렌치(GT) 단위로 분리되어 게이트 유전패턴(410)으로 형성된다. CMP 슬러리의 조성을 제외하고는 도 1d 내지 도 1f를 참조하여 설명한 공정과 실질적으로 동일한 공정이므로 더 이상의 상세한 설명은 생략한다.
희생막(500a)에 대한 평탄화 공정이후에도 게이트 유전막(410a)은 여전히 게이트 트렌치(GT) 단위로 분리되지 않으므로 게이트 유전막(410a)과 일함수 금속패턴(420)은 동시에 식각될 필요가 있다. 이에 따라, 게이트 유전패턴(410)과 일함수 금속패턴(420)은 잔류 희생패턴(501)의 상면과 동일한 상면을 갖도록 동시에 식각된다. 따라서, 게이트 유전막 패턴(410)과 일함수 금속패턴(420)은 여전히 동일한 높이로 형성된다.
도 3a 내지 도 3c는 보호막 패턴을 평탄화 정지막으로 이용하여 희생패턴을 형성하는 과정을 나타내는 단면도들이다.
도 3a 내지 도 3c에 도시된 바와 같이, 상기 희생막(500a)은 실리콘 질화물로 구성된 보호막 패턴(310)이 노출될 때까지 CMP를 수행하여 잔존 공간(RS)을 매립하는 희생패턴(500)을 형성한다.
희생막(500a)에 대한 평탄화 공정에 의해 희생패턴(500)과 일함수 금속패턴(420) 및 게이트 유전패턴(410)이 동시에 형성된다. 따라서, 상기 게이트 유전막(410a)은 희생막(500a)에 대한 평탄화 공정에 의해 게이트 트렌치(GT) 단위로 분리된다. 이에 따라, 게이트 유전패턴(410)과 일함수 금속패턴(420)의 높이를 낮추기 위한 식각공정이 반드시 동시에 진행될 필요가 없다.
희생막(500a)을 평탄화 하는 과정은 CMP 슬러리의 조성을 제외하고는 도 1d 내지 도 1f를 참조하여 설명한 공정과 실질적으로 동일한 공정이므로 더 이상의 상세한 설명은 생략한다.
본 실시예의 경우, 게이트 유전패턴(410)은 식각되지 않고 일함수 금속패턴(420)에 대해서만 식각공정이 진행된다. 이에 따라, 게이트 유전패턴(410)은 보호막 패턴(310)과 동일한 상면을 갖고 일함수 금속패턴(420)은 잔류 희생패턴(501)과 동일한 상면을 갖도록 형성된다. 이에 따라, 상기 게이트 트렌치(GT)의 측벽은 게이트 유전패턴(410)에 의해 커버된다.
도 4a 내지 도 4m은 도 1a 내지 도 3c에 도시된 반도체 소자의 제조방법을 이용하여 핀펫 소자를 제조하는 방법을 나타내는 단면도들이다. 도 4a 내지 도 4m에서 도시된 반도체 소자의 제조방법은 핀펫 소자를 제조하는 것을 제외하고는 도 1a 내지 도 3c에 개시된 반도체 소자의 제조방법과 실질적으로 동일한다. 따라서, 도 4a 내지 도 4m에서 도 1a 내지 도 3c와 동일한 구성요소에 대해서는 동일한 참조부호를 사용하며 더 이상의 상세한 설명은 생략한다.
도 4a 내지 도 4c를 참조하면, 더미 게이트 라인(200) 및 게이트 스페이서(210)에 의해 상기 더미 게이트 라인(200)과 분리되도록 활성 핀(AF)에 배치되는 소스/드레인 접합층(220)을 구비하는 예비 게이트 구조물(290)을 형성한다.
도 4a를 참조하면, 기판(100)으로부터 제1 방향(x)을 따라 연장하도록 돌출한 활성영역인 활성 핀(active fin, AF)을 부분적으로 덮는 더미 게이트 구조물(200a)을 형성한다.
예시적인 실시예들에 있어서, 상기 기판(100)의 상부를 부분적으로 식각하여 소자분리 트렌치를 형성하고, 상기 소자분리 트렌치 하부를 채우는 소자 분리막(미도시)을 형성한다. 예를 들면, 소자 분리막(110)은 상기 소자분리 트렌치를 충분히 채우는 절연막을 기판(100) 상에 형성하고, 기판(100) 상면이 노출될 때까지 상기 절연막을 평탄화한 후 기판(100)의 일부가 노출되도록 상기 절연막 상부를 제거함으로써 형성될 수 있다. 상기 절연막은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
상기 트렌치 및 소자 분리막(110)이 형성됨에 따라, 상기 소자 분리막에 의해 노출된 기판(100)의 일부는 상기 기판의 활성영역(A)으로 제공되는 활성 핀(AF)으로 형성된다. 본 실시예의 경우, 상기 활성 핀(AF)은 기판(100) 상면에서 제1 방향(x)을 따라 연장하는 라인형상으로 형성된다.
이와 달리, 실리콘 온 인슐레이터(silicion on insulator, SOI) 기판과 같이 상기 기판(100)에 구비된 기판 절연막을 구비된 경우 기판 절연막 상부의 반도체 층을 상기 기판 절연막이 노출되도록 부분적으로 제거함으로써 상기 활성 핀(AF)을 형성할 수 있다.
이어서, 상기 기판(100)의 활성 핀(AF) 및 소자 분리막 상에 더미 게이트 절연막(201a) 및 더미 게이트 전극막(202a)을 구비하는 더미 게이트 구조물(200a)을 형성한다.
이어서, 도 4b에 도시된 바와 같이 상기 더미 게이트 전극막(202a) 상에 게이트 라인이 형성될 영역의 더미 게이트 전극막(202a)을 제외한 나머지 영역을 노출하는 게이트 마스크 패턴(미도시)을 형성하고, 상기 게이트 마스크 패턴을 식각 마스크로 사용하여 더미 게이트 전극막(202a) 및 더미 게이트 절연막(201a)을 순차적으로 식각하여 더미 게이트 라인(200)을 형성한다.
이에 따라, 상기 각 더미 게이트 라인(200)은 기판(100)의 활성 핀(AF) 및 상기 소자 분리막상에 순차적으로 적층된 더미 게이트 절연막 패턴(201) 및 더미 게이트 전극(202)을 구비하고 상기 활성 핀(AF)이 연장하는 제1 방향(x)과 실질적으로 수직한 제2 방향(y)을 따라 연장하는 라인형상으로 연장하도록 형성된다. 따라서, 인접한 더미 게이트 라인(200) 사이의 활성 핀(AF)은 노출된다.
도 4c를 참조하면, 상기 더미 게이트 라인(200)의 측벽 상에 게이트 스페이서(210)를 형성하고 상기 게이트 스페이서(210)와 인접한 활성 핀(AF)의 상부에 소스/드레인 접합층(220)을 형성한다.
예를 들면, 상기 더미 게이트 라인(200)을 덮을 수 있도록 충분한 두께를 갖는 실리콘 질화막을 상기 기판(100) 상에 형성하고 이방성 식각공정을 통하여 더미 게이트 라인(200)의 측부에 게이트 스페이서(210)를 형성한다.
이어서, 더미 게이트 라인(200) 양 측의 활성 핀(AF)에 반도체 접합층(220)을 형성한다. 일실시예로서, 상기 더미 게이트 라인(200) 양 측의 활성 핀(AF)을 식각하여 리세스부(미도시)를 형성하고, 상기 리세스부에 선택적 에피택시얼 성장 공정을 수행하여 상기 리세스부 내에 에피택시얼 패턴을 형성한 후 상기 에피택시얼 패턴으로 불순물을 이온 주입함으로써 형성할 수 있다. 상기 활성 핀(AF)의 리세스부에 에피택시얼 성장 공정을 수행할 때 인시튜로 불순물을 도핑시켜 상기 에피택시얼 패턴에 불순물 영역을 형성할 수도 있다.
이에 따라, 상기 기판으로부터 제1 방향(x)을 따라 연장하는 활성 핀(AF)을 부분적으로 덮고 제2 방향(y)을 따라 연장하는 더미 게이트 라인(200) 및 게이트 스페이서(210)에 의해 상기 더미 게이트 라인(200)과 분리되도록 상기 활성 핀(AF)에 배치되는 소스/드레인 접합층(220)을 구비하는 예비 게이트 구조물(290)이 형성된다.
도 4d를 참조하면, 상기 기판(100) 상에 상기 더미 게이트 라인(200) 및 상기 게이트 스페이서(210)를 노출하는 층간절연막 패턴(300)을 형성한다.
예시적인 실시예로서, 상기 더미 게이트 라인(200), 게이트 스페이서(210), 활성 핀(AF) 및 소자 분리막을 덮는 하부 층간 절연막(미도시)을 충분한 높이로 형성한 후, 더미 게이트 라인(200)의 게이트 마스크 패턴이 노출될 때까지 하부 층간 절연막을 평탄화한다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다. 하부 층간 절연막은 실리콘 산화물을 포함할 수 있다.
도 4e를 참조하면, 상기 층간 절연막 패턴(300)을 부분적으로 제거하여 스페이서간 리세스(inter-spacer recess, R))를 형성한다.
예를 들면, 게이트 스페이서(210) 및 상기 게이트 랑니(200) 상부에 배치된 게이트 마스크 패턴에 대하여 식각 선택비를 갖도록 식각조건을 설정하여 층간 절연막 패턴(300)의 상부를 제거한다.
본 실시예의 경우, 층간 절연막 패턴(300)은 실리콘 산화물을 포함하고, 상기 게이트 스페이서(210)와 게이트 마스크 패턴은 실리콘 질화물을 포함하므로, 반응성 이온 식각(reactive ion etch, RIE)공정에 의해 층간절연막의 상부를 부분적으로 제거하여 상기 스페이서가 리세스(R)를 형성할 수 있다.
따라서, 상기 스페이서간 리세스(R)는 인접하는 게이트 스페이서(210)에 의해 한정되고 층간 절연막 패턴(300)은 상면이 게이트 스페이서(210)의 상면보다 낮게 위치하는 축소 절연 패턴(301)으로 형성된다.
도 4f를 참조하면, 상기 기판(00)의 전면에 상기 스페이서간 리세스(R)를 매립하기에 충분한 두께를 갖는 보호막(310a)을 형성한다. 예를 들면, 원자층 증착(ALD) 공정을 통하여 축소 절연패턴(301)으로부터 돌출된 게이트 스페이서(210) 및 더미 게이트 라인(200)의 형상 프로파일을 따라 보호막(310a)을 형성한다. 상기 보호막(310a)은 실리콘 질화막으로 구성된다.
도 4g를 참조하면, 상기 더미 게이트 라인이 노출되도록 상기 보호막(310a)을 평탄화하여 축소 절연패턴(301)을 덮는 보호막 패턴(310)을 완성한다. 예를 들면, 화학 기계적 평탄화 공정이나 에치백 공정에 의해 상기 보호막(310a)을 평탄화 할 수 있다.
이에 따라, 상기 층간절연막 패턴(300)을 덮고 상기 더미 게이트 라인(200) 및 상기 게이트 스페이서(210)를 노출하는 보호막 패턴(310)을 형성한다.
도 4h를 참조하면, 상기 더미 게이트 라인(200)을 제거하여 상기 활성 핀(AF)을 부분적으로 노출하는 게이트 트렌치(GT)를 형성한다.
예를 들면, 상기 더미 게이트 라인(200)은 폴리실리콘을 포함하고 상기 보호막 패턴(310) 및 상기 게이트 스페이서(210)에 대하여 선택비를 갖는 식각공정에 의해 더미 게이트 라인(200)을 제거할 수 있다. 예를 들면, SC-1을 식각액으로 이용하는 습식식각에 의해 상기 더미 게이트 라인(200)을 제거한다.
이어서, 도 4i 내지 도 4l에 도시된 바와 같이 상기 기판(100) 상에 상기 게이트 트렌치(GT)의 형상을 따라 적층되어 상기 보호막 패턴(310)을 덮는 게이트 유전막(410a) 및 일함수 금속막(420a)을 형성하고, 상기 일함수 금속막(420a) 상에 상기 게이트 트렌치(GT)를 매립하는 희생막(500a)을 형성한다. 이어서, 상기 층간 절연막 패턴(300) 및 상기 게이트 스페이서(210)가 드러나지 않도록 상기 희생막(500a)을 평탄화하고, 상기 희생막(500a)을 제거하고 게이트 유전막 패턴(410), 일함수 금속막 패턴(420) 및 게이트 도전막 패턴(430)을 구비하는 게이트 구조물(490)을 완성한다.
상기 게이트 구조물(490)을 형성하는 공정은 도 1b 내지 도 1h에 도시된 공정과 실질적으로 동일하므로 더 이상의 상세한 설명은 생략한다.
본 실시예에서는 일함수 금속막(420a)을 평탄화 정지막으로 이용하는 것을 개시하고 있지만, 도 2a 내지 도 2c와 도 3a 및 도 3c에 도시된 바와 같이 게이트 유전막(410a)이나 보호막 패턴(310)을 평탄화 정지막으로 이용하여 희생막 패턴을 형성할 수 있음은 자명하다.
이어서, 도 4m에 도시된 바와 같이 상기 게이트 구조물(490)을 덮는 식각 저지막(600), 상부 층간 절연패턴(700) 및 상기 상부 층간 절연패턴(700) 및 식각 저지막(600)을 관통하는 접속 구조물(800)을 형성함으로써 핀펫 소자를 완성할 수 있다.
따라서, 서로 다른 문턱전압을 갖는 셀 트랜지스터의 게이트 전극을 형성하는 경우 게이트 전극의 높이를 희생막의 단차에 상관없이 일정하게 유지함으로써 게이트 문턱전압을 안정적으로 수득할 수 있는 핀펫 소자를 형성할 수 있다.
상술한 바와 같은 본 발명의 일실시예에 의한 반도체 소자의 제조방법에 의하면, 고밀도 패턴영역(HD)과 저밀도 패턴영역(LD)에서 희생막(500a)의 단차가 발생한다 할지라도 게이트 유전막 및 일함수 금속막을 식각하기 전에 희생막을 평탄화시킨 후에 식각공정을 진행함으로써 희생막의 단차에 의한 게이트 유전패턴(410)과 일함수 금속패턴(420)의 높이 산포를 방지할 수 있다. 이에 따라, 게이트 전극의 문턱전압을 균일하게 형성할 수 있다.
또한, 희생막(500a)의 평탄화 공정이나 게이트 유전막(410a) 및 일함수 금속막(420a)에 대한 식각공정이 진행되는 동안 절연패턴(300)이 제거되는 것을 방지함으로써 절연패턴(300)의 높이 손상으로 인한 게이트 전극의 높이 손상을 방지할 수 있다. 이에 따라, 동일한 물질로 서로 다른 문턱전압을 갖는 셀 트랜지스터의 게이트 전극을 형성하는 경우 게이트 전극의 높이 변화로 인한 일함수 특성변화 가능성을 제거함으로써 일함수 금속막의 두께만으로 서로 다른 일함수를 갖는 셀 트랜지스터를 용이하게 제조할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 제1 및 제2 영역들을 포함하는 기판의 상면에 평행한 제1 방향을 따라 연장되며 상기 기판 상면에 수직한 수직 방향으로 돌출된 활성 핀(active fin)을 부분적으로 덮고, 상기 기판의 상면에 평행하며 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는 더미 게이트 라인을 포함하는 예비 게이트 구조물을 형성하고;
    상기 활성 핀 상에 형성되며, 게이트 스페이서에 의해 상기 더미 게이트 라인과 분리되는 소스/드레인 층을 형성하고;
    상기 소스/드레인 층 상에 형성되고, 상기 더미 게이트 라인 및 상기 게이트 스페이서를 노출시키는 하부 절연패턴을 형성하고;
    상기 하부 절연패턴 상에 보호막 패턴을 형성하고;
    상기 기판으로부터 상기 더미 게이트 라인을 제거하여, 상기 활성 핀을 부분적으로 노출시키는 제1 게이트 트렌치들 및 제2 게이트 트렌치들을 상기 기판의 제1 및 제2 영역들 상에 각각 형성하되, 상기 제1 영역 상에서의 상기 제1 게이트 트렌치들의 밀도는 상기 제2 영역 상에서의 상기 제2 게이트 트렌치들의 밀도보다 낮고;
    상기 제1 및 제2 게이트 트렌치들의 저면들 및 측벽들 상에 상기 보호막 패턴을 덮는 게이트 유전막 및 일함수 금속막을 순차적으로 형성하고;
    상기 일함수 금속막 상에 상기 제1 및 제2 게이트 트렌치들을 매립하는 희생막을 형성하고;
    상기 하부 절연패턴이 드러나지 않도록 상기 희생막을 평탄화하여 희생패턴을 형성하고;
    상기 희생패턴, 상기 일함수 금속막 및 상기 게이트 유전막을 부분적으로 제거하여 잔류 희생패턴, 일함수 금속패턴 및 게이트 유전패턴을 각각 형성하고,
    상기 잔류 희생패턴을 제거하고;
    상기 제1 및 제2 게이트 트렌치들 내에 형성된 상기 게이트 유전패턴 및 상기 일함수 금속패턴, 및 상기 보호막 패턴 상에 게이트 도전막 형성하고;
    상기 하부 절연패턴이 노출될 때까지 상기 게이트 도전막을 평탄화하고 상기 보호막 패턴을 제거하여, 상기 하부 절연패턴의 상면과 동일한 높이에 형성된 상면을 갖는 게이트 도전패턴을 형성하고;
    상기 하부 절연패턴 및 상기 게이트 도전패턴 상에 순차적으로 식각 저지막 및 상부 절연패턴을 형성하고; 그리고
    상기 식각 저지막 및 상기 상부 절연패턴을 관통하는 접속 구조물을 형성하며,
    상기 희생막을 평탄화하는 것은 상기 일함수 금속막 및 상기 게이트 유전막 중의 어느 하나를 평탄화 정지막으로 이용하는 반도체 소자의 제조방법.
  2. 삭제
  3. 제1항에 있어서, 상기 일함수 금속막은 상기 게이트 유전막 상에 차례대로 적층되는 제1 내지 제3 일함수 금속막을 구비하는 다층막으로 형성되고 상기 희생막은 상기 제3 일함수 금속막이 노출되도록 평탄화되는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 게이트 유전막은 실리콘 산화물 보다 큰 유전상수를 갖는 고유전막(high-k layer)으로 형성되는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 게이트 유전 패턴 및 상기 일함수 금속패턴은 상기 잔류 희생패턴과 실질적으로 동일한 상면을 갖도록 형성되는 반도체 소자의 제조방법.
  6. 삭제
  7. 제1항에 있어서, 상기 보호막 패턴은 원자층 증착공정에 의해 상기 절연패턴의 상면에 실리콘 질화막으로 형성되는 반도체 소자의 제조방법.
  8. 제7항에 있어서, 상기 일함수 금속패턴은 상기 잔류 희생패턴과 실질적으로 동일한 상면을 갖도록 형성되는 반도체 소자의 제조방법.
  9. 제1항에 있어서, 상기 희생막은 실리콘을 포함하지 않는 유기막으로 형성되는 반도체 소자의 제조방법.
  10. 제9항에 있어서, 상기 유기막은 스핀 온 코팅 공정에 의해 상기 기판 상에 형성되는 스핀 온 카본(spin on carbon, SOC) 막 및 스핀 온 하드마스크(spin on hard mask, SOH) 막 중의 어느 하나로 형성되는 반도체 소자의 제조방법.
  11. 제1항에 있어서, 상기 잔류 희생패턴, 상기 일함수 금속패턴 및 상기 게이트 유전패턴을 형성하는 것은,
    상기 일함수 금속막을 상기 희생막과 함께 평탄화하여, 상기 일함수 금속패턴 및 상기 희생패턴을 동시에 형성하고;
    상기 기판으로부터 상기 희생패턴을 부분적으로 제거하여 상기 제1 및 제2 게이트 트렌치들 하부에 상기 잔류 희생패턴을 형성하고; 그리고
    상기 잔류 희생패턴을 제2 식각 저지막으로 사용하여 상기 일함수 금속패턴과 동시에 상기 게이트 유전막을 부분적으로 식각하여, 상기 잔류 희생패턴 및 상기 일함수 금속패턴의 상면들과 동일한 높이에 형성된 상면을 갖는 상기 게이트 유전패턴을 형성하는 반도체 소자의 제조방법.
  12. 제1항에 있어서, 상기 잔류 희생패턴, 상기 일함수 금속패턴 및 상기 일함수 금속패턴을 형성하는 것은,
    상기 일함수 금속막 및 상기 게이트 유전막을 상기 희생막과 함께 평탄화하여, 상기 일함수 금속패턴 및 상기 게이트 유전패턴을 상기 희생패턴과 동시에 형성하고;
    상기 기판으로부터 상기 희생패턴을 부분적으로 제거하여 상기 제1 및 제2 게이트 트렌치들 하부에 상기 잔류 희생패턴을 형성하고; 그리고
    상기 잔류 희생패턴을 제2 식각 저지막으로 사용하여 상기 일함수 금속패턴을 부분적으로 식각하여, 상기 일함수 금속패턴의 상면과 상기 잔류 희생패턴의 상면이 동일한 높이에 형성되되, 상기 제1 및 제2 게이트 트렌치들의 측벽들은 상기 게이트 유전패턴에 의해 커버되는 반도체 소자의 제조방법.
  13. 제1항에 있어서, 상기 희생막은 14000Å 이상의 두께를 가지는 반도체 소자의 제조방법.
  14. 제9항에 있어서, 상기 희생막을 평탄화하여 상기 희생패턴을 형성하는 것은, 상기 유기막을 1200Å/min 내지 1400Å/min의 속도로 제거하는 반도체 소자의 제조방법.
  15. 제10항에 있어서, 상기 희생막을 평탄화하여 상기 희생패턴을 형성하는 것은, 0.1~5중량%의 산화제 및 0~5% 중량%의 연마조절제를 포함하는 슬러리 조성물을 사용하고,
    상기 산화제는 염소산염(Chlorite) 이나 염소산염(Chlorate)을 포함하며,
    상기 연마조절제는 유기산(Organic Acid)이나 무기산(Inorganic acid)을 포함하는 반도체 소자의 제조방법.
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