TWI570932B - 半導體結構及其製造方法 - Google Patents

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Description

半導體結構及其製造方法
本揭露涉及半導體結構及其製造方法。
由於各種電子元件(例如，電晶體、二極體、電阻、電容等)集成密度的持續改進，半導體工業經歷了快速發展。在很大程度上，這種集成密度的改進來自不斷減少最小特徵尺寸，從而允許在給定的區域集成更多的元件。然而，更小的特徵尺寸可導致更多的洩漏電流。隨著近來對更小電子裝置的需求之增加，減少半導體裝置洩露電流的需要業已增長。
在互補型金屬氧化物半導體(CMOS)場效應電晶體(FET)中，有源區(active region)包括汲極、源極、汲極和源極之間連接的溝道(channel)以及位於溝道頂部控制溝道區開閉狀態的柵極。當柵極電壓大於閾值電壓時，在汲極和源極之間建立導電溝道。這樣，使得電子或空穴在汲極和源極之間移動。另一方面，當柵極電壓低於閾值電壓時，理想地，切斷溝道，沒有電子或空穴在汲極和源極之間流動。然而，因為半導體裝置保持收縮，由於短溝道洩露效應，柵極不能完全控制溝道，尤其是遠離柵極的溝道部分。因此，在半導體裝置縮小至次30奈米尺寸後，習知平面電晶體相應的短柵極導致柵極不能實質上關閉溝道。
隨著半導體技術的發展，已經出現鰭式場效電晶體(fin field effect transistors，FinFET)作為有效替換以進一步減少半導體裝置中的漏電流。在FinFET中，包括汲極、溝道和源極的有源區自半導體基板的表面伸出，FinFET位於該半導體基板上。FinFET的有源區，如同鰭片，截面是矩形的。此外，FinFET的柵極結構如同倒U圍繞三面包裹有源區。如此，柵極結構對溝道的控制變得更強。習知平面電晶體的短溝道漏電效應(short channel leackage effect)得以減少。如此，當FinFET關閉時，柵極結構能夠更好地控制溝道，從而減少洩露電流。
本發明的一些實施例提供一種半導體結構，包括：具有中心部分和邊緣部分的基板，位於基板上的隔離層；具有頂表面和側壁表面的半導體鰭片，部分地位於隔離層中，第一柵極，位於基板的邊緣部分覆蓋半導體鰭片的頂表面的一部分和側壁表面的一部分，第二柵極位於基板的中心部分，覆蓋半導體鰭片的頂表面的一部分和側壁表面的一部分。第一柵極的接近隔離層的下部寬度小於第一柵極的接近半導體鰭片的頂表面的上部寬度。
在本發明的一些實施例中，基板進一步包括在基板的中心部分和邊緣部分處的高密度柵極區和低密度柵極區。
在本發明的一些實施例中，下部寬度和上部寬度之間的差小於15nm。
在本發明的一些實施例中，由光譜臨界尺寸方法測量的下部寬度和上部寬度之間的差的3-sigma值小於大約2nm。
在本發明的一些實施例中，由光譜臨界尺寸方法測量的下部寬度和上部寬度之間的差的範圍小於大約2.6nm。
在本發明的一些實施例中，低密度柵極區的第二柵極的下部寬 度和上部寬度之間的差減去低密度柵極區的第一柵極的下部寬度和上部寬度之間的差小於2.5nm。
在本發明的一些實施例中，高密度柵極區的第二柵極的下部寬度和上部寬度之間的差與高密度柵極區的第一柵極的下部寬度和上部寬度之間的差大體是相同的。
本發明的一些實施例公開一種FinFET結構，其包括具有頂表面和側壁表面的半導體鰭片、位於半導體鰭片一部分上的金屬柵極，其包圍半導體鰭片的頂表面和側壁表面。金屬柵極底部的第一金屬柵極寬度小於半導體鰭片頂表面的第二金屬柵極寬度。
在本發明的一些實施例中，第一金屬柵極寬度和第二金屬柵極寬度之間的差小於15nm。
在本發明的一些實施例中，第二金屬柵極寬度的範圍自大約28nm至大約32nm。
在本發明的一些實施例中，第二金屬柵極寬度的範圍自大約235nm至大約245nm。
在本發明的一些實施例中，第一金屬柵極寬度與第二金屬柵極寬度之間的差的範圍自大約1.5nm至大約2.5nm。
在本發明的一些實施例中，基板的邊緣部分的第一金屬柵極寬度與第二金屬柵極寬度之間的差與基板中心部分的第一金屬柵極寬度與第二金屬柵極寬度之間的差的比值低於大約2。
在本發明的一些實施例中，高密度柵極區的第二柵極的下部寬度和上部寬度之間的差與高密度柵極區的第一柵極的下部寬度和上部寬度之間的差大體是相同的。
本發明的一些實施例提供了一種用於在基板上製造半導體結構的方法，其包括：(i)形成半導體鰭片，其部分地由隔離層包圍；(ii)在半導體鰭片上形成偽層，在偽層上形成預定寬度的圖案化遮 罩層；(iii)通過蝕刻操作形成偽柵極，包括空間蝕刻氣體模式變化；以及(iv)用金屬柵極替代偽柵極。接近隔離層的金屬柵極的底部寬度小於接近半導體鰭片的金屬柵極的上部寬度。
在本發明的一些實施例中，形成預定寬度的圖案化遮罩層包括圖案化比高密度柵極寬度寬8倍的低密度柵極寬度。
在本發明的一些實施例中，通過包括空間蝕刻氣體模式變化的蝕刻操作形成偽柵極包括增加基板邊緣部分的蝕刻氣體的流量。
在本發明的一些實施例中，基板邊緣部分的蝕刻氣體的流量與基板中心部分的蝕刻氣體的流量大約是2：1。
在本發明的一些實施例中，增加基板邊緣部分的蝕刻氣體的流量包括控制蝕刻腔室中的氣體注射器。
在本發明的一些實施例中，該方法進一步包括形成接近金屬柵極的上部寬度的磊晶區。
111‧‧‧半導體晶粒
111A‧‧‧第二低密度柵極區
111B‧‧‧第二高密度柵極區
111C‧‧‧類比區
111D‧‧‧存儲區
111E‧‧‧靜態隨機存取記憶體區
113‧‧‧半導體晶粒
113A‧‧‧第一低密度柵極區
113B‧‧‧第一高密度柵極區
113C‧‧‧類比區
113D‧‧‧存儲區
113E‧‧‧靜態隨機存取記憶體區
500‧‧‧基板
501‧‧‧柵極
501’‧‧‧偽層
501”‧‧‧偽柵極
502‧‧‧隔離層
502A‧‧‧隔離層的頂表面
503‧‧‧半導體鰭片
503A‧‧‧半導體鰭片的頂表面
503B‧‧‧半導體鰭片的側壁表面
504‧‧‧高k介電層
505‧‧‧層間介電層
507A‧‧‧遮罩層
507B‧‧‧遮罩層
600A‧‧‧中心注射器
600B‧‧‧邊緣注射器
A‧‧‧平面
B‧‧‧平面
D1‧‧‧上部寬度
D2‧‧‧下部寬度
W1‧‧‧柵極寬度
W2‧‧‧柵極寬度
X‧‧‧基板或晶圓的中心部分
當閱讀隨附的附圖時，從以下詳細的描述可以最清楚地理解本發明的各個方面。需要強調的是，根據本行業的標準做法，不是按比例繪製各個特徵。事實上，各個特徵的尺寸可以任意增大或減小以便進行清楚的討論。
圖1示出了具有邊緣部分和中心部分的晶圓的俯視圖。
圖2示出了具有邊緣部分和中心部分的基板的俯視圖。
圖3A示出了具有高密度圖案化區與低密度圖案化區的晶粒的俯視圖。
圖3B示出了具有高密度圖案化區與低密度圖案化區的晶粒的俯視圖。
圖4示出了根據本發明一些實施例的FinFET結構的透視圖。
圖5示出了根據本發明一些實施例的FinFET結構的截面圖。
圖6示出了根據本發明一些實施例的邊緣部分和中心部分中低密度圖案化的FinFET結構的截面圖。
圖7示出了根據本發明一些實施例的邊緣部分和中心部分中高密度圖案化的FinFET結構的截面圖。
圖8示出了根據本發明一些實施例的邊緣部分中高密度圖案化的FinFET結構和中心部分中低密度圖案化的FinFET結構的截面圖。
圖9A示出了根據本發明一些實施例的缺口缺口(notching)程度的光譜臨界尺寸圖。
圖9B示出了根據習知技術的缺口程度的光譜臨界尺寸圖。
圖10至圖16示出了根據本發明一些實施例的在基板上製造半導體結構的方法的部分截面圖。
如下公開提供了很多不同的實施例或示例，用於實施所提供的主題的不同特徵。如下描述了元件和佈置的具體示例，以簡化本發明。當然，它們僅僅是示例，並不是旨在限制本發明。例如，以下描述中在第二特徵之上或在第二特徵上形成第一特徵可以包括形成直接接觸的第一特徵和第二特徵的實施例，還可以包括在第一特徵和第二特徵之間可以形成附加特徵從而使得第一特徵和第二特徵可以不直接接觸的實施例。此外，本公開可以在各個示例中重複使用附圖標記和/或字母。這種重複使用用於簡化和清楚的目的，其本身並不表明所述的各個實施例和/或配置之間的關係。
而且，空間關係術語，例如“之下”、“下方”、“下面”、“之上”、“上方”等，在此用於簡化描述附圖所示的一個單元和特徵對另一個單元或特徵的關係。除了附圖中描寫的方向，空間關係術語旨在包含使用或操作的裝置的不同方向。設備可以以其他方式定向(旋轉90度或者在其他方向)，並可以據此同樣地解釋本文所使用的空 間關係描述語。
隨著場效應電晶體(FET)特徵尺寸的減少，表面形貌和結構均勻性獲得的控制更少。例如，FinFET結構中柵極底部輪廓可以是缺口(notching)或外延(footing)，這取決於圖案化環境(例如，低密度圖案或高密度圖案)以及晶圓或基板上的位置(例如，中心或邊緣)。當FinFET的溝道長度減少到例如16nm或16nm之下時，柵極底部過量的外延特徵可在最後的柵極以及相鄰導電區(例如源極和/或汲極區)之間產生電短路橋接。
而且，柵極底部之外延特徵可以改變部分位於柵極下的凸起源極區的側向蝕刻度(proximity)以及部分位於柵極下的凸起汲極區的側向蝕刻度，導致製造的晶圓或基板中裝置之間不可控制的側向蝕刻度度波動。因為外延屬性的嚴重程度分佈於晶圓或基板中的所有裝置之間，不同裝置的崩潰電壓Vbd也因此變動。所以，發生Vbd拖尾(tailing)，表明一定數量的裝置具有低Vbd的問題。因此，在柵極的底部需要與外延特徵相反的缺口特徵以避免上述問題。
然而，形成這種缺口特徵的條件在基板或晶圓上的所有半導體結構中不盡相同。例如，基板的中心部分和邊緣部分之間的蝕刻速率是不同的。低密度區和高密度區之間的負載效應(loading effect)或拓撲效應(topography effect)是不同的。為了獲得晶圓內裝置的一致性，當準備晶圓級上具有缺口特徵的半導體柵極結構時，應當考慮其位置和圖案密度。
本發明提供了一種FinFET結構，其具有接近在下面支撐的隔離層之下部寬度，以及接近半導體鰭片頂表面之上部寬度。下部寬度小於上部寬度，不僅在低密度圖案化區，而且在高密度圖案化區。低密度圖案化區和高密度圖案化區均處在相同條件下製造的同一晶片裏。此外，本發明提供了，不僅在晶圓或基板之中心部分而且在邊緣部分 均可以觀察到下部寬度小於上部寬度。
本發明也提供了一種製造基板上的半導體結構(例如，FinFET結構)的方法。該半導體結構擁有在貫穿本發明的實施例中討論的各種缺口特徵。
參見圖1，提供了具有複數個半導體晶粒的半導體晶圓。由四方形邊界封閉的每一個區域都是半導體晶粒。位於晶圓的中心部分的半導體晶粒111和位於晶圓的邊緣部分的半導體晶粒113被標記出來以供參考。在一些實施例中，晶圓的“邊緣部分”包括該區域中半導體晶粒的至少一面與半導體晶圓的周邊接觸。另一方面，晶圓的“中心部分”包括除了“邊緣部分”以外的區域。在其他實施例中，“邊緣部分”和“中心部分”是相對的概念，其中中心部分比邊緣部分更接近於晶圓中心，而不論它們在半導體晶圓上的精確位置。類似地，如圖2所示，根據上述第一個定義，示出的半導體基板具有中心部分(以陰影標記)和邊緣部分(無陰影)。在此討論的半導體基板包括用於容納半導體結構的各種類型的載體。可替換地，根據上述第二個定義，將半導體晶粒111和113的相對位置與基板中心比較，半導體晶粒111在中心部分，而半導體晶粒113在邊緣部分。
在圖3A和圖3B中，在合適的晶粒切割操作後，晶圓(見圖1)或基板(見圖2)上的半導體晶粒從中分開，形成單獨的半導體晶片。在圖3A中，半導體晶片111從半導體晶圓或基板的中心部分分離，而在圖3B中，半導體晶片113從半導體晶粒或基板的邊緣部分分離。從俯視角度看過去，在半導體晶片上可以看到複數個區域。例如，區域111A是I/O區，區域111B是邏輯區，區域111C是類比區，區域111D是存儲區，而區域111E是靜態隨機存取記憶體(static random access memory,SRAM)區。類似地，將相同的區域分類應用於如圖3B所示的半導體晶片113中。在一些實施例中，在I/O區(111A，113A)中可 以看到更寬的線寬以及更寬的線間分離，而邏輯區(111B，113B)顯示更窄的線寬以及更窄的線間分離。在本發明中，圖3A和圖3B所示的I/O區域指的是低密度圖案化區，或簡稱“低密度區”，而圖3A和圖3B所示的邏輯區指的是高密度圖案化區，或簡稱“高密度區”。圖3A和圖3B所示的相對尺寸不是按比例繪製，例如，低密度區不是必須比高密度區佔用更多的晶粒部分。在一些實施例中，低密度區(111A，113A)的線寬L1是高密度區(111B，113B)的線寬L2的大約8至大約10倍。
參見圖4，提供了FinFET結構的透視圖。在圖4中，複數個半導體鰭片503部分地位於諸如淺溝隔離(shallow trench isolation，STI)的隔離層502中。柵極501位於鰭片503上，包裹鰭片503的頂表面503A和兩個側壁表面。注意柵極501的底部位於隔離層502的頂表面502A上。在圖4中，標出了兩個相互正交的平面A和平面B，表明在本發明的後續附圖中提供兩種截面圖。本發明的圖5-9、圖12、圖14和圖16是根據圖4所示的平面A描繪的。本發明的圖10-11、圖13和圖15是根據圖4所示的平面B描繪的。平面A示出了與鰭片縱向平行的半導體鰭片503的面以及柵極寬度(接近溝道長度)。平面B示出了與鰭片縱向垂直的半導體鰭片503的面。
參見圖5，提供了根據圖4的半導體結構的平面A的截面圖。該半導體結構包括基板500、位於基板500上的隔離層502、部分地位於隔離層502中的半導體鰭片503以及半導體鰭片503上的柵極501，其包裹半導體鰭片503的頂表面503A和側壁表面(圖5中未示出)。半導體鰭片503的側壁表面可參看本發明的圖10，其中從圖4的平面B可以看見側壁表面503B。注意圖5的虛線指的是上述不位於同一平面的不同層之物理邊界。例如，半導體鰭片503部分地嵌入隔離層502中，從而描繪了位於隔離層502上的半導體鰭片503之一部分，而沒有描繪被隔離 層502包圍的半導體鰭片503之另一部分。再如，因為柵極501包裹半導體鰭片503的頂表面503A和側壁表面，半導體鰭片503中所示的虛線表示包裹半導體鰭片503的側壁表面的柵極501之部分。
在圖5中，柵極501位於半導體鰭片503上，在半導體鰭片503的頂表面503A以及隔離層502的頂表面502A。圖5所示的下部寬度D2是所測量的接近隔離層502的頂表面502A的柵極寬度。上部寬度D1是所測量的接近半導體鰭片503的頂表面503A的柵極寬度。在一些實施例中，下部寬度D2小於上部寬度D1。當上部寬度D1大於下部寬度D2時，柵極501被認為具有“缺口”特徵，與上部寬度D1小於下部寬度D2的“外延”特徵相反。本發明提供了，來自基板不同部分和/或不同圖案密度區域的柵極501都具有“缺口”特徵。
參見圖6，為了易於比較，並列放置半導體基板的兩個不同晶粒上的半導體結構。如圖3A和圖3B先前的討論，半導體結構111A是來自基板的中心部分的晶粒的低密度區(下文中稱為“第二低密度柵極111A”)，半導體結構113A是來自基板的邊緣部分的晶粒的低密度區(下文中稱為“第一低密度柵極113A”)。如圖6所示，第一柵極和第二柵極的下部寬度D2分別小於第一低密度柵極和第二低密度柵極的上部寬度D1。在一些實施例中，下部寬度D2與上部寬度D1之間的差(“D1-D2”)小於15nm。然而，D1-D2在第一低密度柵極和第二iso柵極中可以是不同的值。在一些實施例中，第二低密度柵極的D1-D2減去第一低密度柵極的D1-D2小於大約2.5nm。
參照圖7，為了易於比較，並列放置半導體基板的兩個不同晶粒上的半導體結構。如圖3A和圖3B先前所討論的那樣，半導體結構111B是來自基板的中心部分的晶粒的高密度區(下文中稱為“第二高密度柵極111B”)，半導體結構113B是來自基板的邊緣部分的晶粒的高密度區(下文中稱為“第一高密度柵極113B”)。如圖7所示，第一 高密度柵極和第二高密度柵極的下部寬度D2分別小於第一高密度柵極和第二高密度柵極上部寬度D1。在一些實施例中，下部寬度D2與上部寬度D1之間的差(“D1-D2”)小於15nm。然而，第一高密度柵極和第二高密度柵極中D1-D2可以是不同的值。在一些實施例中，第二高密度柵極的D1-D2和第一高密度柵極的D1-D2大體上是相同的。
參見圖8，為了易於比較，並列放置半導體基板的兩個不同晶粒上的半導體結構。在圖8中，柵極501是圍繞半導體鰭片503的頂表面503A和側壁表面(圖8中未示出)的金屬柵極。半導體鰭片503的側壁表面可參見本發明的圖10，其中可從圖4的平面B看到側壁表面503B。如圖3A和圖3B先前的討論，半導體結構111A是來自基板的中心部分的晶粒的低密度區(下文中稱為“第二低密度柵極111A”)，半導體結構113B是來自基板的邊緣部分的晶粒的高密度區(下文中稱為“第一高密度柵極113B”)。在圖8中可見，第一金屬柵極寬度(指的是第一高密度柵極的D2和/或第二低密度柵極的D2)小於第二金屬柵極寬度(指的是第一高密度柵極的D1和/或第二低密度柵極的D1)。注意這裏涉及的第一金屬柵極寬度包括實施例中所示的所有D2，而第二金屬柵極寬度包括實施例中所示的所有D1。
參見圖8，在一些實施例中，第一金屬柵極寬度D2與第二金屬柵極寬度D1之間的差(“D1-D2”)小於15nm。與第二低密度柵極111A相比，第一高密度柵極113B位於高密度區且因此具有自大約28nm至大約32nm的第二金屬柵極寬度D1。在一些實施例中，第二低密度柵極111A的第二金屬柵極寬度D1是大約235nm至大約245nm。換句話說，晶粒的低密度區的第二金屬柵極寬度D1比晶粒的高密度區的第二金屬柵極寬度D1寬大約10倍。就兩個不同晶粒中的高密度區而論，一個來自基板的邊緣部分，而另一個來自基板的中心部分，第 一金屬柵極寬度D2與第二金屬柵極寬度D1之間的差(“D2-D1”)在大約1.5nm至大約2.5nm的範圍內。就兩個不同晶粒中的高密度區而論，一個來自基板的邊緣部分，而另一個來自基板的中心部分，來自基板的邊緣部分的第一金屬柵極寬度D2與第二金屬柵極寬度D1之間的差(“D2-D1”)與來自基板的中心部分的第一金屬柵極寬度D2與第二金屬柵極寬度D1之間的差(“D2-D1”)大體是相同的。就到兩個不同晶粒中的低密度區而論，一個來自基板的邊緣部分，而另一個來自基板的中心部分，來自基板的邊緣部分的第一金屬柵極寬度D2與第二金屬柵極寬度D1之間的差(“D2-D1”)與基板中心部分的第一金屬柵極寬度D2與第二金屬柵極寬度D1之間的差(“D2-D1”)的比值小於大約2。
參見圖9A和圖9B，圖9A是本發明某一實施例中基板或晶圓的光譜臨界尺寸(spectroscopic critical dimension，SCD)圖，示出了上述(D2-D1)的差值。圖9B是習知半導體結構中基板或晶圓的SCD圖，示出了上述(D2-D1)的差值。圖下示出的統計資料表明根據本發明揭露的方法準備的半導體結構具有1.909nm的3-sigma值，而習知準備的半導體結構具有2.578nm的3-sigma值。在一些實施例中，由光譜臨界尺寸測量的下部寬度和上部寬度之間的差的3-sigma值小於大約2nm。而且，根據本發明揭露的方法準備的半導體結構中(D2-D1)的範圍大約是2.513nm，而習知準備的半導體結構中(D2-D1)的範圍大約是3.096nm。在一些實施例中，由光譜臨界尺寸測量的下部寬度和上部寬度之間的差的範圍小於大約2.6nm。本發明中更小的3-sigma值和更窄的範圍對於整個基板或晶圓的差(D2-D1)顯示了更好的一致性。
圖10至圖16示出了在基板上製造半導體結構的方法的部分步驟截面圖。在圖10中，連接到基板500的半導體鰭片503部分地被隔離層 502(例如，STI層)包圍。半導體鰭片503的頂部部分從隔離層502凸出，具有頂表面503A和側壁表面503B。注意在半導體鰭片503的凸出部分和隔離層502的頂表面502A上形成高k介電層504。高k介電層504可包括二氧化矽、高k介電材料或它們的組合。將高k介電材料定義為介電常數大於SiO2的介電常數的介電材料。高k介電層504包括金屬氧化物。金屬氧化物選自由如下物質的氧化物組成的群組：Li,Be,Mg,Ca,Sr,Sc,Y,Zr,Hf,Al,La,Ce,Pr,Nd,Sm,Eu,Gd,Tb,Dy,Ho,Er,Tm,Yb,Lu以及它們的混合物。高k介電層504由熱氧化操作、化學氣相沉積(CVD)操作、原子層沉積(ALD)操作而生長，且具有小於2nm的厚度。此外，在高k介電層504和半導體鰭片503的凸出部分之間形成介面層(未示出)，從而使它們之間的壓力減到最小。由熱氧化工藝生長的二氧化矽或氮氧化矽形成介面層。例如，可由快速熱氧化(RTO)工藝或在習知的包含氧氣的退火工藝中生長介面層。
如上所述，為了比較的目的，圖10-圖16中並列放置不同的晶粒上的兩個半導體結構。左邊的一者是第二低密度柵極111A，位於晶圓的中心晶粒上；右邊的一者是第一高密度柵極113B，位於晶圓的邊緣晶粒上。參見圖11和圖12，在半導體鰭片503和隔離層502的頂表面502A上形成偽層(dummy layer)501’，且隨後使用合適的操作在偽層501’上圖案化具有預定寬度W1和W2的遮罩層(507A，507B)。圖11和圖12是單個操作中半導體結構的截面圖，如圖4所述從相互正交的角度(平面A和平面B)顯示。偽層501’可以是均勻摻雜或梯度摻雜的多晶矽。偽層501’的厚度在自大約30nm至大約60nm的範圍內。使用低壓力化學氣相沉積(LPCVD)工藝形成偽層501’。如圖12所示，遮罩層(507A，507B)被設計用來產生比第一高密度柵極113B的柵極寬度W2寬至少8倍的第二iso柵極111A的柵極寬度W1。
參見圖13，通過蝕刻操作(例如，乾蝕刻操作)從偽層501’獲得 偽柵極501”。本發明提供了一種乾蝕刻方法，其包括在形成偽柵極501”的蝕刻操作的空間蝕刻氣體模式變化。蝕刻氣體可以中心模式或邊緣模式注入腔室。如圖13所示，在中心模式，主要從中心注射器600A，優選地向晶圓的中心，將氣體注入腔室。更接近中心的和/或面對中心的晶粒於是擁有更高的蝕刻速率，而其他晶粒具有更低的蝕刻速率。在邊緣模式中，蝕刻氣體從遠離中心的更分散的位置注入反應腔室，例如主要從邊緣注射器600B。當從中心模式轉換為邊緣模式時，晶粒中心的蝕刻速率降低，而晶粒邊緣的蝕刻速率增加。換句話說，在預定的時間點，蝕刻操作可從中心模式轉換為邊緣模式。
參見圖13，從流量的觀點來說，邊緣模式和中心模式可以是不同的。例如，待注入腔室的蝕刻氣體總量是固定的，只有出自中心注射器600A的部分和邊緣注射器600B的部分是不同的。在一些實施例中，當蝕刻速率轉換到邊緣模式時，邊緣注射器600B出的蝕刻氣體的流量是中心注射器600A的流量的2倍。然而，本發明的流量比並不限於此。根據晶圓上不同的圖案可使用其他比率。也可視情況而預定選擇執行中心模式和邊緣模式之間的轉換的時間點。例如，在一些實施例中，大約在整個蝕刻操作的一半處執行轉換操作。
在圖14中，根據在此提供的蝕刻操作形成具有所需缺口特徵(即D1>D2)的偽柵極501”後，在接近偽柵極501”的上部寬度D1處形成諸如源極和汲極的磊晶區。執行磊晶生長操作以填充凹陷(未示出)，從而形成複數個源極和汲極。注意在磊晶區的凸出部分和嵌入部分均能看到不同的面。在一些實施例中，矽化鍺(通常指的是SiGe)在凹陷內磊晶生長，例如，使用選擇性磊晶生長(selective epitaxial growth；SEG)。在一些示例性實施例中，使用電漿增強化學氣相沉積(PECVD)形成SiGe。SiGe分別包括含Si的氣體和含Ge的氣體，例如SiH4和GeH4。在磊晶過程中，調整含Si的氣體和含Ge的氣 體的部分壓力以修改鍺矽原子比。最終的SiGe的鍺原子百分比在大約10原子百分比至大約50原子百分比之間。在一些實施例中，p類型的雜質，例如硼和/或銦，就地摻雜進SiGe至高濃度，其可以是(例如)大約1019/cm3至大約1021/cm3之間。在可替換的實施例中，在SiGe磊晶生長期間，沒有摻進p類型的摻雜物。SiGe壓力源的頂表面可高於基板的頂表面300A。SiGe可包括具有不同鍺百分比的頂部分和底部分。例如，SiGe的頂部分的鍺百分比可高於或低於SiGe的下部分的鍺百分比。注意在圖14中，如圖先前在圖5至圖8的討論，第二低密度柵極111A和第一高密度柵極113B具有缺口結構。均勻分佈的缺口結構可有效地控制磊晶區側向蝕刻度的一致性。對磊晶源極和汲極的較佳的側向蝕刻度控制能夠導致更好的晶圓內裝置的性能。圖14左邊部分顯示的“x”標記定義了基板或晶圓的中心部分，使得第二低密度柵極111A比第一高密度柵極113B更接近中心部分。
圖15和圖16是單個操作中半導體結構的截面圖，如圖4所述的從相互正交的角度(平面A和平面B)顯示。執行替換柵極操作以使用金屬柵極501替換偽柵極501”。在圖14之後，形成層間介電層(ILD)505以包圍偽柵極501”，並使用濕蝕刻和/或乾蝕刻操作去除偽柵極501”。在至少一個實施例中，濕蝕刻操作包括暴露於氫氧化銨的氫氧化鈉溶液、稀釋的HF、去離子水和/或其他合適的蝕刻溶液。在一些實施例中，可在大約650-800W的源功率、大約100-120W的偏壓功率以及大約60-200mTorr的壓力下使用蝕刻氣體Cl2、HBr和He執行乾蝕刻操作。
參見圖15和圖16，在ILD505上形成柵極溝槽(未示出)後，在ILD和柵極溝槽上保形地形成高k覆蓋層或阻擋層。隨後，功函數金屬層填充第二低密度柵極111A和第一高密度柵極113B的溝槽。在一些實施例中，填充的溝槽可具有多層結構，例如使用單金屬層填充功 函數金屬層。在各自的NFET和PFET中形成不同的功函數金屬層，該過程需要圖案化光阻層以保護一種類型裝置的區域，以在另一種類型的裝置的區域形成金屬柵極，反之亦然。而且，由於減少一個圖案化過程，在金屬柵極結構中產生複數個功函數層。在合適的平坦化操作後，填充後的溝槽變成金屬柵電極。金屬柵電極實質上固有偽柵極501”的幾何結構，因此偽柵極501”呈現的缺口結構可以轉移到金屬柵極501。
前面所述概括了複數個實施例的特徵，使得本領域技術人員可更好地理解本發明的各個方面。本領域技術人員應該明白他們可以將本發明當作基礎，用來設計或修改用於執行相同目的和/或獲得在此介紹的實施例的相同好處的其他過程和結構。本領域技術人員也可意識到這樣等同的構造並不脫離本發明的精神和保護範圍，並且在不脫離本發明的精神和保護範圍的情況下，他們可以在此做各種改變、替換和修改。
501‧‧‧柵極
502‧‧‧隔離層
502A‧‧‧隔離層的頂表面
503‧‧‧半導體鰭片
503A‧‧‧半導體鰭片的頂表面
A‧‧‧平面
B‧‧‧平面

Claims (10)

  1. 一種半導體結構，其包括：基板，其具有中心部分和邊緣部分；複數個半導體晶粒於基板之上，該邊緣部分包含一區域，該區域的半導體晶粒至少一面與該基板的周邊接觸；隔離層，其位於該複數個半導體晶粒上；半導體鰭片，其具有頂表面和側壁表面，部分地位於該隔離層中；第一柵極，其位於該基板的該邊緣部分，覆蓋該半導體鰭片的該頂表面的一部分和該側壁表面的一部分，第二柵極，其位於該基板的該中心部分，覆蓋該半導體鰭片的該頂表面的一部分和該側壁表面的一部分，其中，該第一柵極的接近該隔離層的下部寬度小於該第一柵極的接近該半導體鰭片頂表面的上部寬度。
  2. 如請求項1所述的半導體結構，其中，該基板進一步在該基板的該中心部分和該邊緣部分包括的高密度柵極區和低密度柵極區。
  3. 如請求項1所述的半導體結構，其中，該下部寬度和該上部寬度之間的差小於15nm。
  4. 如請求項3所述的半導體結構，由光譜臨界尺寸方法測量的該下部寬度和該上部寬度之間的差的3-sigma值小於大約2nm。
  5. 如請求項3所述的半導體結構，由光譜臨界尺寸方法測量的該下部寬度和該上部寬度之間的差的範圍小於大約2.6nm。
  6. 如請求項2所述的半導體結構，該低密度柵極區的該第二柵極的該下部寬度和該上部寬度之間的差減去該低密度柵極區的該第一柵極的該下部寬度和該上部寬度之間的差小於大約2.5nm。
  7. 如請求項2所述的半導體結構，該高密度柵極區的該第二柵極的該下部寬度和該上部寬度之間的差與該高密度柵極區的該第一柵極的該下部寬度和該上部寬度之間的差大體是相同的。
  8. 一種在基板上製造半導體結構的方法，其包括：形成半導體鰭片於半導體晶粒上，其部分地由隔離層包圍；在該半導體鰭片上形成偽層；在該偽層上形成預定寬度的圖案化遮罩層；通過蝕刻操作形成第一偽柵極以及第二偽柵極，該第一偽柵極位於該基板的邊緣部分，該邊緣部分的該半導體晶粒至少一面與該基板的周邊接觸，該蝕刻操作包括空間蝕刻氣體模式變化；以及用第一金屬柵極替代該第一偽柵極，其中，該第一金屬柵極的接近該隔離層的底部寬度小於該第一金屬柵極的接近該半導體鰭片的上部寬度。
  9. 如請求項8所述的方法，其中，通過包括該空間蝕刻氣體模式變化的該蝕刻操作形成該第一偽柵極包括增加該邊緣部分的該蝕刻氣體的流量。
  10. 如請求項8所述的方法，其中，該基板的該邊緣部分的該蝕刻氣體的該流量與該基板的中心部分的該蝕刻氣體的流量大約是2：1。
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