KR20160030867A - 반도체 구조물 및 그 제조 방법 - Google Patents

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체쳉 장
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Abstract

본 개시는 반도체 구조물을 제공하며, 이 반도체 구조물은, 중앙 부분 및 에지 부분을 갖는 기판; 상기 기판 위의 격리 층; 상부 표면 및 측벽 표면을 갖고 상기 격리 층에 부분적으로 포지셔닝되는 반도체 핀(semiconductor fin); 상기 반도체 핀의 상기 상부 표면의 일부 및 상기 측벽 표면의 일부를 커버하고 상기 기판의 에지 부분에 포지셔닝되는 제 1 게이트; 및 상기 반도체 핀의 상기 상부 표면의 일부 및 상기 측벽 표면의 일부를 커버하고 상기 기판의 중앙 부분에 포지셔닝되는 제 2 게이트를 포함한다. 격리층 부근의 상기 제 1 게이트의 하위 폭은 상기 반도체 핀의 상부 표면 부근의 상기 제 1 게이트의 상위 폭보다 더 작다.

Description

반도체 구조물 및 그 제조 방법{SEMICONDUCTOR STRUCTURE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 구조물 및 그 제조 방법에 관한 것이다.
반도체 산업은 다양한 전자 컴포넌트들(예를 들어, 트랜지스터, 다이오드들, 레지스터들, 커패시터들 등)의 집적 밀도의 계속되는 개선들로 인해 계속되는 빠른 성장을 경험하였다. 대부분의 부분들에 대해, 이러한 집적 밀도의 개선은 보다 많은 컴포넌트들이 주어진 영역 내로 집적되도록 허용하는 최소 피처 크기의 반복되는 감소들로부터 발생하였다. 그러나 더 작은 피처 크기는 더 많은 누설 전류를 야기할 수 있다. 훨씬 더 작은 전자 디바이스들에 대한 요구가 최근에 성장함에 따라, 반도체 디바이스들의 누설 전류를 감소시키기 위한 요구도 성장하였다.
상보적 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 전계 효과 트랜지스터(field effect transistor; FET)에서, 활성 영역들은 드레인, 소스, 드레인 및 소스 간에 연결되는 채널 영역, 및 채널 영역의 온(on) 및 오프(off) 상태를 제어하기 위한 채널 위의 게이트를 포함한다. 게이트 전압이 문턱 전압을 초과할 때, 전도성 채널은 드레인과 소스 간에 설정된다. 그 결과, 전자들 또는 홀(hole)들이 드레인과 소스 간에 이동하도록 허용된다. 한편, 게이트 전압이 문턱 전압 미만일 때, 이상적으로, 채널은 차단(cut off)되고, 드레인과 소스 간에 어떠한 전자들 또는 홀들도 흐르지 않는다. 그러나 반도체 디바이스가 계속 작아짐에 따라, 쇼트 채널 누설 효과(short channel leakage effect)로 인해, 게이트는 채널 영역, 특히 게이트로부터 멀리 떨어져 있는 채널 영역의 일부를 완전히 제어할 수 없다. 그 결과, 반도체 디바이스들이 30 나노미터 깊이 미만 치수들로 스케일링된 이후, 종래의 평면 트랜지스터들의 대응하는 쇼트 게이트 길이는 채널 영역을 실질적으로 턴 온프하기 위한 게이트의 능력을 무력하게 할 수 있다.
반도체 기술들이 진화함에 따라, 핀 전계 효과 트랜지스터(fin field effect transistors; FinFETs)들은 반도체 디바이스들에서 누설 전류를 추가로 감소시키기 위한 효과적인 대안으로서 나타났다. FinFET에서, 드레인, 채널 영역 및 소스를 포함하는 활성 영역은 FinFET가 위치된 반도체 기판의 표면으로부터 위로 돌출한다. 핀과 같은 FinFET의 활성 영역은 단면도로부터 형상이 직사각형이다. 또한, FinFET의 게이트 구조물은 뒤집힌 U와 같이 3개의 측면들 주위의 활성 영역을 에워싼다. 그 결과, 채널의 게이트 구조물의 제어가 더 강해진다. 종래의 평면 트랜지스터의 쇼트 채널 누설 효과는 감소되었다. 따라서, FinFET가 턴 오프될 때, 게이트 구조물은 누설 전류를 감소시키도록 채널을 더 잘 제어할 수 있다.
본 개시의 몇몇 실시예들은 반도체 구조물을 제공하며, 이 반도체 구조물은, 중앙 부분 및 에지 부분을 갖는 기판; 기판 위의 격리 층; 상부 표면 및 측벽 표면을 갖고 격리 층에 부분적으로 포지셔닝되는 반도체 핀(semiconductor fin); 반도체 핀의 상부 표면의 일부 및 측벽 표면의 일부를 커버하고 기판의 에지 부분에 포지셔닝되는 제 1 게이트; 및 반도체 핀의 상부 표면의 일부 및 측벽 표면의 일부를 커버하고 기판의 중앙 부분에 포지셔닝되는 제 2 게이트를 포함한다. 격리층 부근의 제 1 게이트의 하위 폭은 반도체 핀의 상부 표면 부근의 제 1 게이트의 상위 폭보다 더 작다.
본 개시의 몇몇 실시예들에서, 기판은 기판의 중앙 부분 및 에지 부분의 밀집 게이트 영역(dense gate region) 및 격리 게이트 영역을 더 포함한다.
본 개시의 몇몇 실시예들에서, 하위 폭과 상위 폭 간의 차이는 15nm 미만이다.
본 개시의 몇몇 실시예들에서, 분광 임계 치수(spectroscopic critical dimension) 방법에 의해 측정된 하위 폭과 상위 폭 간의 차이의 3-시그마 값은 약 2nm 미만이다.
본 개시의 몇몇 실시예들에서, 분광 임계 치수 방법에 의해 측정된 하위 폭과 상위 폭 간의 차이의 범위는 약 2.6nm 미만이다.
본 개시의 몇몇 실시예들에서, 격리 게이트 영역의 제 2 게이트의 하위 폭과 상위 폭 간의 차이에서 격리 게이트 영역의 제 1 게이트의 하위 폭과 상위 폭 간의 차이의 감산은 2.5nm 미만이다.
본 개시의 몇몇 실시예들에서, 밀집 게이트 영역의 제 2 게이트의 하위 폭과 상위 폭 간의 차이 및 밀집 게이트 영역의 제 1 게이트의 하위 폭과 상위 폭 간의 차이는 실질적으로 동일하다.
본 개시의 몇몇 실시예들은 FinFET 구조물을 제공하며, 이 FinFET 구조물은, 상부 표면 및 측벽 표면을 갖는 반도체 핀; 반도체 핀의 일부 위에 있고 반도체 핀의 상부 표면 및 측벽 표면을 둘러싸는 금속 게이트를 포함하고, 금속 게이트의 하부의 제 1 금속 게이트 폭은 반도체 핀의 상부 표면의 제 2 금속 게이트 폭보다 더 작다.
본 개시의 몇몇 실시예들에서, 제 1 금속 게이트 폭과 제 2 금속 게이트 폭 간의 차이는 15nm 미만이다.
본 개시의 몇몇 실시예들에서, 제 2 금속 게이트 폭은 약 28nm 내지 약 32nm의 범위에 있다.
본 개시의 몇몇 실시예들에서, 제 2 금속 게이트 폭은 약 235nm 내지 약 245nm 범위에 있다.
본 개시의 몇몇 실시예들에서, 제 1 금속 게이트 폭과 제 2 금속 게이트 폭 간의 차이는 약 1.5nm 내지 약 2.5nm 범위에 있다.
본 개시의 몇몇 실시예들에서, 기판의 에지 부분에서 제 1 금속 게이트 폭과 제 2 금속 게이트 폭 간의 차이와 기판의 중앙 부분에서 제 1 금속 게이트 폭과 제 2 금속 게이트 폭 간의 차이의 비(ratio)는 약 2 미만이다.
본 개시의 몇몇 실시예들에서, 밀집 게이트 영역에서 제 2 게이트의 하위 폭과 상위 폭 간의 차이 및 밀집 게이트 영역에서 제 1 게이트의 하위 폭과 상위 폭 간의 차이는 실질적으로 동일하다.
본 개시의 몇몇 실시예들은 기판 상에서 반도체 구조물을 제조하기 위한 방법을 제공하며, 이 방법은 (i) 격리 층에 의해 부분적으로 둘러싸이는 반도체 핀을 형성하는 단계; (ii) 반도체 핀 위에 더미 층을 형성하는 단계; 더미 층 위에 미리 결정된 폭을 갖는 마스크 층을 패터닝하는 단계; (iii) 공간적 에칭 가스 모드 변경(spatial etching gas mode change)을 포함하는 에칭 동작에 의해 더미 게이트를 형성하는 단계; (iv) 더미 게이트를 금속 게이트로 교체하는 단계를 포함하고, 격리 층 부근의 금속 게이트의 하부 폭은 반도체 핀 부근의 금속 게이트이 상위 폭보다 더 작다.
본 개시의 몇몇 실시예들에서, 미리 결정된 폭을 갖는 마스크 층 을 패터닝하는 단계는 밀집 게이트 폭보다 8 배 더 큰 격리 게이트 폭을 패터닝하는 단계를 포함한다.
본 개시의 몇몇 실시예들에서, 공간적 에칭 가스 모드 변경을 포함하는 에칭 동작에 의해 더미 게이트를 형성하는 단계는 기판의 에지 부분에서 에칭 가스의 유량을 증가시키는 단계를 포함한다.
본 개시의 몇몇 실시예들에서, 기판의 에지 부분에서 에칭 가스의 유량 및 기판의 중앙 부분에서 에칭 가스의 유량은 약 2:1이다.
본 개시의 몇몇 실시예들에서, 기판의 에지 부분에서 에칭 가스의 유량을 증가시키는 단계는 에칭 챔버에서 가스 주입기를 제어하는 단계를 포함한다.
본 개시의 몇몇 실시예들에서, 이 방법은 금속 게이트의 상위 폭 부근에 에피택시 영역(epitaxy region)을 형성하는 단계를 더 포함한다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 제 축적대로 그려지는 것은 아니란 것에 주의한다. 사실상, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 에지 부분 및 중앙 부분을 갖는 웨이퍼의 평면도를 도시한다.
도 2는 에지 부분 및 중앙 부분을 갖는 기판의 평면도를 도시한다.
도 3a는 밀집-패터닝 영역 및 격리-패터닝 영역을 갖는 다이의 평면도를 도시한다.
도 3b는 밀집-패터닝 영역 및 격리-패터닝 영역을 갖는 다이의 평면도를 도시한다.
도 4는 본 개시의 몇몇 실시예들에 따라 FinFET 구조물의 투시도를 도시한다.
도 5는 본 개시의 몇몇 실시예들에 따라 FinFET 구조물의 단면도를 도시한다.
도 6은 본 개시의 몇몇 실시예들에 따라 에지 부분 및 중앙 부분에서 격리-패터닝 FinFET 구조물의 단면도를 도시한다.
도 7은 본 개시의 몇몇 실시예들에 따라 에지 부분 및 중앙 부분에서 밀집-패터닝 FinFET 구조물의 단면도를 도시한다.
도 8은 본 개시의 몇몇 실시예들에 따라 에지 부분에서 밀집-패터닝 FinFET 구조물 및 중앙 부분에서 격리-패터닝 FinFET 구조물의 단면도를 도시한다.
도 9a는 본 개시의 몇몇 실시예들에 따라 노칭의 정도의 분광 임계 치수 맵핑을 도시한다.
도 9b는 종래 기술에 따라 노칭의 정도의 분광 임계 치수 맵핑을 도시한다.
도 10 내지 도 16은 본 개시의 몇몇 실시예들에 따라 기판 상에서 반도체 구조물을 제조하기 위한 방법의 단편적 단면도들을 도시한다.
이어지는 개시는 제공된 청구 대상의 상이한 특징들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 컴포넌트들 및 배열들의 특정한 예들은 본 개시를 단순하게 하기 위해 아래에서 설명된다. 물론, 이들은 단지 예들일 뿐이며 제한하는 것으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 상의 또는 위의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접 접촉하게 형성되는 실시예들을 포함할 수 있고 제 1 및 제 2 피처들이 직접 접촉하지 않도록 제 1 및 제 2 피처들 간에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순함 및 명료함을 위한 것이며, 그 자체로, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 기술하는 것은 아니다.
또한, "밑", "아래", "하위", "위에", "상위" 등과 같은 공간적으로 상대적인 용어들은 설명의 용이함을 위해, 도면들에서 예시되는 바와 같이 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위해 여기서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향(orientation) 외에도, 동작 또는 이용에 있어 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다르게 배향될 수 있고(90도 또는 다른 배향들로 회전됨) 본 명세서에서 이용되는 공간적으로 상대적인 기술어들은 마찬가지로 상응하게 해석될 수 있다.
전계 효과 트랜지스터(field effect transistor; FET)의 피처 치수의 감소와 함께, 지형적 및 구조적 균일도는 게이닝 레스 콘트롤(gaining less control)이다. 예를 들어, FinFET 구조물의 하부 게이트 프로파일은 패터닝 환경(예를 들어, 격리 패턴 또는 밀집 패턴) 및 웨이퍼 또는 기판 상의 포지션(예를 들어, 중앙의 에지)에 의존하여, 노칭(notching) 또는 푸팅(footing)일 수 있다. FinFET의 채널 길이가 예를 들어, 16nm 이하로 감소될 때, 게이트의 하부의 과도한 푸팅 피처는 최종 게이트 전극과 소스 및/또는 드레인 영역과 같이 인접한 전도성 영역들 간에 전기적 쇼트 브리징을 생성할 수 있다.
또한, 게이트의 하부의 푸팅 피처는 게이트 전극 아래에서 부분적으로 상승된 소스 영역의 근접성 및 상승된 드레인 영역의 근접성을 변경할 수 있어서, 제조 웨이퍼 또는 기판 내의 디바이스들 간에 제어 불가능한 근접성 등락을 야기한다. 푸팅 프로파일의 심각성은 웨이퍼 또는 기판 내의 모든 디바이스들 간에 분포되어 있기 때문에, 브레이크다운 전압(Vbd)은 상이한 디바이스들 사이에서 변한다. 그러므로 상당한 양의 디바이스들이 낮은 Vbd 문제들을 갖고 있음을 나타내는 Vbd 테일링(tailing)이 발생할 수 있다. 그러므로 푸팅 피처와 대조적으로, 노칭 피처는 위에서 언급된 문제들을 방지하기 위해 게이트의 하부에서 요구된다.
그럼에도, 이러한 노칭 피처의 형성을 위한 조건들은 기판 또는 웨이퍼 상의 모든 반도체 구조물 사이에서 균일하지 않다. 예를 들어, 기판의 중앙 부분과 에지 부분 간의 에칭 레이트는 상이할 수 있다. 격리 영역과 밀집 영역 간의 로딩 효과 또는 지형 효과는 상이할 수 있다. 웨이퍼 안 균일도 내의 디바이스를 달성하기 위해, 위치 및 패턴 밀도는, 웨이퍼 스케일로 노칭 피처를 갖는 반도체 게이트 구조물을 준비할 때 고려되어야 한다.
본 개시는 그것 하에서 지지되는 격리 층에 근접한 하위 폭 및 반도체 핀의 상부 표면에 근접한 상위 폭을 갖는 FinFET 구조물을 제공한다. 격리-패터닝 영역(isolated-patterned region)에서는 물론 밀집-패터닝 영역(dense-patterned region)에서 하위 폭은 상위 폭보다 작다. 격리-패터닝 영역 및 밀집-패터닝 영역 둘 다는 동일한 조건들 하에서 제조되는 동일한 칩 내에 있다. 또한, 본 개시는 상위 폭보다 작은 하위 폭이 웨이퍼 또는 기판의 중앙 부분에서는 물론 에지 부분에서도 관찰될 수 있다는 것을 규정한다.
본 개시는 또한 기판 상에서 반도체 구조물, 예를 들어, FinFET 구조물을 제조하기 위한 방법을 제공한다. 반도체 구조물은 본 개시의 실시예들 전체에 걸쳐 논의되는 다양한 노칭 피처들을 포함한다.
도 1을 참조하면, 몇 개의 반도체 다이들을 갖는 반도체 웨이퍼가 제공된다. 사각 경계에 의해 둘러싸이는 각각의 지역은 반도체 다이이다. 웨이퍼의 중앙 부분에 포지셔닝되는 반도체 다이(111) 및 웨이퍼의 에지 부분에 포지셔닝되는 반도체 다이(113)가 참조를 위해 언급된다. 몇몇 실시예들에서, 웨이퍼의 "에지 부분"은 반도체 다이의 적어도 하나의 사이드가 반도체 웨이퍼의 둘레와 접촉하는 영역을 포함한다. 한편, 웨이퍼의 "중앙 부분"은 "에지 부분" 이외의 다른 영역을 포함한다. 다른 실시예들에서, "에지 부분" 및 "중앙 부분"은 반도체 웨이퍼 상의 그의 정확한 포지션들에 무관하게, 상대적인 용어이며, 여기서 중앙 부분이 에지 부분보다 웨이퍼 중앙에 더 근접하다. 유사하게, 도 2에서 도시된 바와 같이, 반도체 기판은 위에서 논의된 제 1 정의에 따라, 중앙 부분(음영지게 표시됨) 및 에지 부분(음영이 없음)을 갖는 것으로 도시된다. 본 명세서에서 논의되는 반도체 기판은 반도체 구조물들을 수용하기 위해 이용되는 다양한 타입의 캐리어(carrier)를 포함한다. 대안적으로, 반도체 다이들(111 및 113)의 상대적 포지션들을 기판 중앙에 비교하면, 위에서 제공된 제 2 정의에 따라, 반도체 다이(111)는 중앙 부분에 있는 반면에, 반도체 다이(113)는 에지 부분에 있다.
도 3a 및 도 3b에서, 적합한 다이-소 동작(die-saw operation) 이후에, 웨이퍼 상의 반도체 다이(도 1 참조) 또는 기판(도 2 참조)이 분리되고 개별 반도체 칩이 형성된다. 도 3a에서, 반도체 칩(111)은 반도체 웨이퍼 또는 기판의 중앙 부분으로부터 분리되는 반면에, 도 3b에서, 반도체 칩(113)이 반도체 웨이퍼 또는 기판의 에지 부분으로부터 분리된다. 평면도 관점에서 반도체 칩 상의 몇 개의 영역들이 관찰될 수 있다. 예를 들어, 영역(111A)은 I/O 영역이고, 영역(111B)은 로직 영역이고, 영역(111C)은 아날로그 영역이고, 영역(111D)은 메모리 영역이고, 영역(111E)은 정적 랜덤 액세스 메모리(static random access memory; SRAM) 영역이다. 유사하게, 동일한 영역 분류가 도 3b에서 도시된 반도체 칩(113)에 적용된다. 몇몇 실시예들에서, 더 큰 라인 폭 및 라인들 간의 더 큰 분리가 I/O 영역(111A, 113A)에서 관찰될 수 있는 반면에, 더 좁은 라인 폭 및 라인들 간의 더 좁은 분리가 로직 영역(111B, 113B)에서 도시된다. 본 개시에서, 도 3a 및 도 3b에서 도시된 I/O 영역은 격리-패턴 영역 또는 단순함을 위해 "격리 영역"으로 지칭될 수 있고, 도 3a 및 도 3b에서 도시된 로직 영역은 밀집-패터닝 영역 또는 단순함을 위해 "밀집 영역"으로 지칭될 수 있다. 도 3a 및 도 3b에서 도시된 상대적 치수는 제 축적대로 그려진 것은 아니고, 예를 들어, 격리 영역은 밀집 영역이 점유한 것보다 더 큰 다이 부분을 점유하는 것은 필수적이지 않다. 몇몇 실시예들에서, 격리 영역(111A, 113A)의 라인 폭(L1)은 밀집 영역(111B, 113B)에서 라인 폭(L2)의 약 8 내지 약 10배이다.
도 4를 참조하면, FinFET 구조물의 투시도가 제공된다. 도 4에서, 몇 개의 반도체 핀(503)은 쉘로우 트렌치 격리(shallow trench isolation; STI)와 같은 격리 층(502)에 부분적으로 포지셔닝된다. 게이트(501)는 핀(503)의 상부 표면(503A) 및 2개의 측벽 표면들을 감싸도록 핀(503) 위에 포지셔닝된다. 게이트(501)의 하부는 격리 층(502)의 상부 표면(502A) 위에 포지셔닝된다는 것에 주의한다. 도 4에서, 2개의 타입들의 단면도들이 본 개시의 후속 도면들에서 제공된다고 표시하는 2개의 상호 직교 플래인(A) 및 플래인(B)이 표시된다. 본 개시의 도 4에서, 도 5 내지 도 9, 도 12, 도 14 및 도 16은 도 4에서 도시된 바와 같은 플래인(A)에 따라 도시된다. 본 개시의 도 10 내지 도 11, 도 13 및 도 15는 는 도 4에서 도시된 바와 같은 플래인(B)에 따라 도시된다. 플래인(A)은 그의 길이 방향과 평행한 반도체 핀(503)의 표면 및 게이트 폭(대략 채널 길이)을 도시한다. 플래인(B)은 그의 길이 방향에 수직인 반도체 핀(503)의 표면을 도시한다.
도 5를 참조하면, 도 4의 반도체 구조물의 플래인(A)에 따른 단면이 제공된다. 반도체 구조물은 기판(500), 기판(500) 위의 격리 층(502), 격리 층(502)에 부분적으로 포지셔닝되는 반도체 핀(503) 및 반도체 핀(503)의 상부 표면(503a) 및 측벽 표면(도 5에서 도시되지 않음)을 감싸는, 반도체 핀(503) 위의 게이트(501)를 포함한다. 반도체 핀(503)의 측벽 표면은 본 개시의 도 10에서 참조될 수 있으며, 여기서 측벽 표면(503B)은 도 4의 플래인(B)으로부터 관찰될 수 있다. 도 5에서 도시된 점선들은 동일한 플래인 상에 안착되지 않는, 위에서 논의된 상이한 층들의 물리적 경계들을 지칭한다는 것에 주의한다. 예를 들어, 반도체 핀(503)은 격리 층(502)에 부분적으로 임베딩되어서, 격리 층(502) 위의 반도체 핀(503)의 부분은 도시되고 격리 층(502)에 의해 둘러싸이는 반도체 핀(503)의 다른 부분은 도시되지 않는다. 다른 예를 들면, 게이트(501)가 반도체 핀(503)의 상부 표면(503A) 및 측벽 표면들을 감싸기 때문에, 반도체 핀(503)에서 도시된 점선들은 반도체 핀(503)의 측벽 표면들을 감싸는 게이트(501)의 부분을 표현한다.
도 5에서, 게이트(501)는 반도체 핀(503)의 상부 표면(502A)에서 그리고 격리 층(502)의 상부 표면(502A)에서 반도체 핀(503) 상에 랜딩(land)한다. 도 5에서 도시된 하위 폭(D2)은 격리 층(502)의 상부 표면(502A) 부근에서 측정된 게이트 폭이다. 상위 폭(D1)은 반도체 핀(503)의 상부 표면(503A) 부근에서 측정된 게이트 폭이다. 몇몇 실시예들에서, 하위 폭(D2)은 상위 폭(D1)보다 작다. 상위 폭(D1)이 하위 폭(D2)보다 더 넓을 때, 게이트(501)는, 상위 폭(D1)이 하위 폭(D2)보다 더 작은 "푸팅(footing)" 피처와 대조적인 "노칭" 피처를 갖는 것으로 지칭된다. 기판의 상이한 부분 및/또는 상이한 패터닝 밀도 영역으로부터의 게이트(501)는 모두 "노칭" 피처를 갖는다는 것이 본 개시에서 제공된다.
도 6을 참조하면, 반도체 기판의 2개의 상이한 다이들 상의 반도체 구조물이 쉬운 비교를 위해 나란히 배열된다. 도 3a 및 도 3b에서 앞서 논의된 바와 같이, 반도체 구조물(111A)은 기판의 중앙 부분으로부터 다이의 격리된 영역(이하 "제 2 격리 게이트(second iso gate)(111A)")이고, 반도체 구조물(113A)은 기판의 에지 부분으로부터 다이의 격리된 영역(이하 "제 1 격리 게이트(113A)")이다. 도 6에서 도시된 바와 같이, 제 1 게이트 및 제 2 게이트 둘 다의 하위 폭(D2)은 각각 제 1 격리 게이트 및 제 2 격리 게이트의 상위 폭(D1)보다 작다. 몇몇 실시예들에서, 하위 폭(D2)과 상위 폭(D1) 간의 차이("D1-D2")는 15nm 미만이다. 그러나 D1-D2는 제 1 격리 게이트 및 제 2 격리 게이트에서 상이한 값들로 이루어질 수 있다. 몇몇 실시예들에서, 제 2 격리 게이트의 D1-D2에서 제 1 격리 게이트의 D1-D2의 감산은 약 2.5nm 미만이다.
도 7을 참조하면, 반도체 기판의 2개의 상이한 다이들 상의 반도체 구조물이 쉬운 비교를 위해 나란히 배열된다. 도 3a 및 도 3b에서 앞서 논의된 바와 같이, 반도체 구조물(111B)은 기판의 중앙 부분으로부터 다이의 밀집 영역(이하, "제 2 밀집 게이트(111B)")이고, 반도체 구조물(113B)은 기판의 에지 부분으로부터 다이의 밀집 영역(이하, "제 1 밀집 게이트 게이트(113B)")이다. 도 7에서 도시된 바와 같이, 제 1 밀집 게이트 및 제 2 밀집 게이트 둘 다의 하위 폭(D2)은 각각 제 1 밀집 게이트 및 제 2 밀집 게이트의 상위 폭(D1)보다 더 작다. 몇몇 실시예들에서, 하위 폭(D2)과 상위 폭(D1)("D1-D2") 간의 차이는 15nm 미만이다. 그러나 D1-D2는 제 1 밀집 게이트 및 제 2 밀집 게이트에서 상이한 값으로 이루어질 수 있다. 몇몇 실시예들에서, 제 2 밀집 게이트의 D1-D2 및 제 1 밀집 게이트의 D1-D2는 실질적으로 동일하다.
도 8을 참조하면, 반도체 기판의 2개의 상이한 다이들 상의 반도체 구조물이 쉬운 비교를 위해 나란히 배열된다. 도 8에서, 게이트(501)는 반도체 핀(503)의 상부 표면(503A) 및 측벽 표면들(도 8에서 도시되지 않음)을 둘러싸는 금속 게이트이다. 반도체 핀(503)의 측벽 표면은, 본 개시의 도 10에서 참조될 수 있으며, 여기서 측벽 표면(503B)은 도 4의 플래인(B)에서 관찰될 수 있다. 도 3a 및 도 3b에서 앞서 논의된 바와 같이, 반도체 구조물(111A)은 기판의 중앙 부분으로부터 다이의 격리 영역(이하, "제 2 격리 게이트(111A)")이고, 반도체 구조물(113B)은 기판의 에지 부분으로부터 다이의 밀집 영역(이하, "제 1 밀집 게이트(113B)")이다. 도 8에서 알 수 있는 바와 같이, 제 1 밀집 게이트의 D2 및/또는 제 2 격리 게이트의 D2를 가리키는 제 1 금속 게이트 폭은 제 1 밀집 게이트의 D1 및/또는 제 2 격리 게이트의 D1를 가리키는 제 2 금속 게이트 폭보다 작다. 본 명세서에서 지칭되는 제 1 금속 게이트 폭은 실시예들에서 도시된 모든 D2를 포함하고, 제 2 금속 게이트 폭은 실시예들에서 도시된 모든 D1을 포함한다는 것에 주의한다.
도 8을 참조하면, 몇몇 실시예들에서, 제 1 금속 게이트 폭(D2) 및 제 2 금속 게이트 폭(D1) 간의 차이("D1-D2)")는 15nm 미만이다. 제 2 격리 게이트(111A)에 비교하면, 제 1 밀집 게이트(113B)는 밀집 영역에 안착되고, 그에 따라 약 28nm 내지 약 32nm의 제 2 게이트 금속 폭(D1)을 갖는다. 몇몇 실시예들에서, 제 2 격리 게이트(111A)의 제 2 금속 게이트 폭(D1)은 약 235nm 내지 약 245nm이다. 즉, 다이의 격리 영역의 제 2 금속 게이트 폭(D1)은 다이의 밀집 영역의 제 2 금속 게이트 폭(D1)보다 약 10배 더 넓다. 2개의 상이한 다이들의 밀집 영역, 즉 기판의 에지 부분으로부터의 하나 및 기판의 중앙 부분으로부터 다른 하나를 고려하면, 제 1 금속 게이트 폭(D2) 및 제 2 금속 게이트 폭(D1) 간의 차이(D2-D1)는 약 1.5nm 내지 약 2.5nm의 범위 내에 있다. 2개의 상이한 다이들 즉, 기판의 에지 부분으로부터의 하나 및 기판의 중앙 부분으로부터의 다른 하나의 밀집 영역을 고려하면, 기판의 에지 부분으로부터 제 1 금속 게이트 폭(D2)과 제 2 금속 게이트 폭(D1)의 차이(D2-D1) 및 기판의 에지 부분으로부터 제 1 금속 게이트 폭(D2) 및 제 2 금속 게이트 폭(D1) 간의 차이(D2-D1) 및 기판의 중앙 부분으로부터 제 1 금속 게이트 폭(D2) 및 제 2 금속 게이트 폭(D1) 간의 차이(D2-D1)는 실질적으로 동일하다. 2개의 상이한 다이들, 즉 기판의 에지 부분으로부터의 하나 및 기판의 중앙 부분으로부터의 다른 하나의 격리 영역을 고려하면, 기판의 에지 부분으로부터의 제 1 금속 게이트 폭(D2) 및 제 2 금속 게이트 폭(D1) 간의 차이(D2-D1)와 기판의 중앙 부분에서 제 1 금속 게이트 폭(D2) 및 제 2 금속 게이트 폭(D1) 간의 차이(D2-D1)의 비는 약 2 미만이다.
도 9a 및 도 9b를 참조하면, 도 9a는 본 개시의 몇몇 실시예에서 웨이퍼 또는 기판의 분광 임계 치수(spectroscopic critical dimension; SCD) 맵핑이며, 위에서 논의된 차이(D2-D1)의 값들을 보여준다. 도 9b는 종래의 반도체 구조물의 기판 또는 웨이퍼의 SCD 맵핑이며, 위에서 논의된 차이(D2-D1)의 값들을 보여준다. 아래에서 도시된 통계 데이터에서, 본 개시에서 개시된 방법에 따라 준비된 반도체 구조물이 1.909nm의 3-시그마 값을 갖는 반면에, 종래식으로 준비된 반도체 구조물은 2.578nm의 3-시그마 값을 갖는다는 것을 맵핑이 나타낸다. 몇몇 실시예들에서 분광 임계 치수에 의해 측정된 하위 폭과 상위 폭 간의 차이의 3-시그마 값은 약 2nm 미만이다. 또한, 본 개시에서 개시된 방법에 따라 준비된 반도체 구조물에서 (D2-D1)의 범위는 약 2.513nm인 반면에, 종래식으로 준비된 반도체 구조물에서 (D2-D1)의 범위는 약 3.096nm이다. 몇몇 실시예들에서, 분광 임계 치수에 의해 측정된 하위 폭과 상위 폭 간의 차이의 범위는 약 2.6nm 미만이다. 본 개시의 더 작은 3-시그마 값 및 더 좁은 범위는 기판 또는 웨이퍼 전체에 걸쳐서 차이(D2-D1)에 관하여 더 양호한 균일성을 보여준다.
도 10 내지 도 16은 기판 상에서 반도체 구조물을 제조하기 위한 방법의 단편적 단면도들을 도시한다. 도 10에서, 기판(500)에 연결되는 반도체 핀(503)은 격리층(502), 예를 들어, STI 층에 의해 부분적으로 둘러싸인다. 반도체 핀(503)의 상부 부분은 격리 층(502)으로부터 돌출하며, 상부 표면(503A) 및 측벽 표면들(503B)을 갖는다. 하이-k 유전체 층(504)은 격리 층(502)의 상부 부분(502A) 및 반도체 핀(503)의 돌출 부분 위에 형성될 수 있다는 것에 주의한다. 하이-k 유전체 층(504)은 실리콘 산화물, 하이-k 유전체 물질 또는 이들의 결합을 포함할 수 있다. 하이-k 유전체 물질은 SiO2의 유전율보다 더 큰 유전율을 갖는 유전체 물질로서 정의된다. 하이-k 유전체 층(504)은 금속 산화물을 포함한다. 금속 산화물은 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및 이들의 혼합물의 산화물들로 구성된 그룹으로부터 선택된다. 하이-k 유전체 층(504)은 열 산화 동작, 화학적 기상 증착(chemical vapor deposition; CVD) 동작, 원자층 증착(atomic layer deposition ;ALD) 동작에 의해 성장될 수 있고, 2nm 미만의 두께를 가질 수 있다. 부가적으로 계면층(도시되지 않음)이 반도체 핀(503)의 돌출 부분과 하이-k 유전체 층(504) 간의 스트레스를 최소화하기 위해 이들 간에 형성될 수 있다. 계면층은 열 산화 프로세스에 의해 성장되는 실리콘 산화물 또는 실리콘 산질화물로 형성될 수 있다. 예를 들어, 계면층은 고속 열 산화(rapid thermal oxidation; RTO) 프로세스에 의해 또는 산소를 포함하는 종래의 어닐링 프로세스에서 성장될 수 있다.
위에서 논의된 바와 같이, 상이한 다이들 상의 2개의 반도체 구조물은 비교를 위해 도 10 내지 도 16에서 나란히 배열된다. 좌측의 것은 웨이퍼의 중앙 다이 상에 포지셔닝되는 제 2 격리 게이트(111A)이고, 우측의 것은 웨이퍼의 에지 다이 상에 포지셔닝되는 제 1 밀집 게이트(113B)이다. 도 11 및 도 12를 참조하면, 더미 층(501')이 반도체 핀(503), 및 격리 층(502)의 상부 표면(502A) 위에 형성되고 미리 결정된 폭(W1 및 W2)을 갖는 마스크 층(507A, 507B)은 적합한 동작을 이용하여 더미 층(501') 위에 후속적으로 패터닝된다. 도 11 및 도 12는 도 4에서 논의된 바와 같이 상호 직교 관점들(플래인 A 및 플래인 B)로부터 보여지는 단일 동작의 반도체 구조물의 단면도들이다. 더미 층(501')은 균일하거나 그라디언트(gradient) 도핑으로 도핑되는 폴리실리콘일 수 있다 더미 층(501')은 약 30nm 내지 약 60nm 범위의 두께를 가질 수 있다. 더미 층(501')은 저-압 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD) 프로세스를 이용하여 형성될 수 있다. 도 12에서 도시된 바와 같이, 마스크 층(507A, 507B)은 제 1 밀집 게이트(113B)의 게이트 폭(W2)보다 적어도 8배 더 넓은 제 2 격리 게이트(111A)의 게이트 폭(W1)을 생성하도록 설계된다.
도 13을 참조하면, 더미 게이트(501'')는 에칭 동작, 예를 들어, 건식 에칭 동작에 의해 더미 층(501')으로부터 획득된다. 본 개시는 더미 게이트(501'')를 형성하는 에칭 동작에서 공간적 에칭 가스 모드 변경을 포함하는 건식 에칭 방법을 제공한다. 에칭 가스는 중앙 모드 또는 에지 모드에서 챔버에 주입될 수 있다. 중앙 모드에서, 도 13에서 예시된 바와 같이, 가스들은 주로 중앙 주입기(600A)로부터, 바람직하게는, 웨이퍼의 중앙쪽으로 챔버 내에 주입된다. 중앙에 가깝고 및/또는 중앙에 대면하는 다이들은 이에 따라 더 높은 에칭 레이트들을 가질 것이지만, 다른 다이들은 더 낮은 에칭 레이트들을 가질 것이다. 에지 모드에서, 에칭 가스들은 중앙에서, 예컨대 주로 에지 주입기(600B)에서 떨어져 있는 보다 분산된 위치들로부터 반응 챔버로 주입된다. 중앙 모드로부터 에지 모드로 스위칭될 때, 다이의 중앙에서 에칭 레이트는 감소하고, 다이의 에지에서 에칭 레이트는 증가한다. 즉, 에칭 동작은 미리 결정된 시점에 중앙 모드로부터 에지 모드로 스위칭될 수 있다.
도 13을 참조하면, 에지 모드 및 중앙 모드는 유량 관점에서 상이할 수 있다 예를 들어, 챔버에서 주입되는 총 에칭 가스들은 고정되고, 중앙 주입기(600A)로부터 그리고 에지 주입기(600B)로부터 나오는 부분만이 상이하다. 몇몇 실시예들에서, 에칭 동작이 에지 모드로 스위칭될 때, 에지 주입기(600B)에서 에칭 가스의 유량은 중앙 주입기(600A)에서의 유량의 2배이다. 그러나 본 개시의 유량비는 이것으로 제한되지 않는다. 다른 비가 웨이퍼 상의 상이한 패턴들에 의존하여 이용될 수 있다. 또한, 중앙 모드와 에지 모드 간의 스위칭을 수행할 시점의 선택은 개별 사례 원칙(case-by-case basis)에 의존하여 미리 결정될 수 있다. 예를 들어, 몇몇 실시예들에서, 스위칭 동작은 전체 에칭 동작의 대략 중간에 수행된다.
도 14에서, 본 명세서에서 제공되는 에칭 동작에 따라 원하는 노칭 피처(즉, D1>D2)를 갖는 더미 게이트들(501'')의 형성 이후에, 소스 및 드레인과 같은 에피택시 영역들이 더미 게이트(501'')의 상위 폭(D1) 부근에서 형성된다. 에피택셜 성장 동작은 몇 개의 소스 및 드레인을 형성하도록 리세스들(도시되지 않음)을 충전하기 위해 수행된다. 상이한 면(facet)들이 에피택시 영역의 상승 부분 및 임베딩된 부분 둘 다에서 관찰될 수 있다는 것에 주의한다. 몇몇 실시예들에서, 실리콘 게르마늄(종종 SiGe 스트레서(stressor)들로서 지칭됨)은 예를 들어, 선택적 에피택시 성장(Selective Epitaxy Growth; SEG)을 이용하여 리세스들(320)에서 에피택시적으로 성장된다. 몇몇 예시적인 실시예들에서, SiGe 스트레서들은 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)을 이용하여 형성된다. 전구체들은 Si-함유 가스들 및 Ge-함유 가스들, 예컨대, 각각 SiH4 및 GeH4을 포함한다. 에피택시 동안, Si-함유 가스들 및 Ge-함유 가스들의 부분적 압력들은 게르마늄 대 실리콘의 원자 비를 변형하도록 조정된다. 결과적인 SiGe 스트레서들은 약 10 원자 퍼센트와 약 50 원자 퍼센트 간의 게르마늄 원자 퍼센티지를 가질 수 있다. 몇몇 실시예들에서, p-타입 불순물들, 예컨대 붕소 및/또는 인듐은 예를 들어, 약 1019/cm3와 약 1021/cm3 사이일 수 있는 고농도로 SiGe 스트레서들 내에 인-시추 도핑(in-situ dope)된다. 대안적인 실시예들에서, 어떠한 p-타입 도펀트도 SiGe 스트레서들의 에피택셜 성장 동안 도핑되지 않는다. SiGe 스트레서들의 상부 표면은 기판의 상부 표면(300A)보다 더 높을 수 있다. SiGe 스트레서들은 상이한 게르마늄 퍼센티지들을 갖는 상부 부분 및 하부 부분들을 포함할 수 있다. 예를 들어, SiGe 스트레서들의 상부 부분들의 게르마늄 퍼센티지는 SiGe 스트레서들의 하위 부분의 게르마늄 퍼센티지보다 더 높거나 낮을 수 있다. 도 14에서, 제 2 격리 게이트(111A) 및 제 1 밀집 게이트(113B)는 도 5 내지 도 8에서 앞서 논의된 바와 같은 노칭 피처들을 갖는다는 것에 주의한다. 균일하게 분포된 노칭 피처는 에피택시 영역 근접성의 균일도를 효과적으로 제어할 수 있다. 에피택셜 소스 및 드레인의 뛰어난 근접성 제어는 웨이퍼 내의 디바이스 성능을 더 양호하게 할 수 있다. 도 14의 좌측 부분에서 도시된 "x" 표시는 웨이퍼 또는 기판의 중앙 부분을 나타내어서, 제 2 격리 게이트(111A)는 제 1 밀집 게이트(113B) 근접한 것보다 중앙 부분에 더 근접하다.
도 15 및 도 16은 도 4에서 논의된 바와 같은 상호 직교 관점들(플래인 A 및 플래인 B)로부터 보여지는 단일 동작의 반도체 구조물의 단면도들이다. 더미 게이트(501'')를 금속 게이트(501)로 교체하기 위해 교체 게이트 동작이 수행된다. 도 14에 이어, 층간 유전체 층(interlayer dielectric layer; ILD)(505)이 더미 게이트(501'')를 둘러싸도록 형성되고, 더미 게이트(501'')는 습식 에칭 및/또는 건식 에칭 동작을 이용하여 제거된다. 적어도 하나의 실시예에서, 습식 에칭 동작은 암모늄 수산화물을 함유하는 수산화물 용액, 희석된 HF, 탈이온수 및/또는 다른 적합한 에천트 용액들에 대한 노출을 포함한다. 몇몇 실시예들에서, 건식 에칭 동작은 약 650 내지 800W의 소스 전력, 약 100 내지 120W의 바이어스 전력 및 약 60 내지 200 mTorr의 압력 하에서, 에칭 가스들로서 Cl2, HBr 및 He를 이용하여 수행될 수 있다.
도 15 및 도 16을 참조하면, ILD(505)에서의 게이트 트렌치들(도시되지 않음)의 형성 이후에, 하이-k 캡 층 또는 배리어 층이 ILD 및 게이트 트렌치들 위에서 컨포멀하게(conformally) 형성된다. 후속적으로, 일함수 금속 층이 제 2 격리 게이트(111A) 및 제 1 밀집 게이트(113B) 둘 다의 트렌치를 충전한다. 몇몇 실시예들에서, 충전된 트렌치들은 단일 금속층으로 충전된 일함수 금속층과 같은 다중-층 구조를 가질 수 있다. 상이한 일함수 금속층들은 각각의 NFET 및 PFET에서 형성되며, 프로세스들은 다른 타입의 디바이스의 영역들에 금속 게이트를 형성하기 위해 하나의 타입의 디바이스의 영역들을 보호하도록, 그리고 그 반대도 가능하도록 포토레지스트 층의 패터닝을 요구한다. 또한, 금속 게이트 구조의 다수의 일-함수 층들은 하나의 패터닝 프로세스를 감소시키는 결과로서 생성된다. 충전된 트렌치는 적합한 평탄화 동작 이후에 금속 게이트 전극이 된다. 본질적으로 더미 게이트(501'')의 기하학적 구조에 고유한 금속 게이트 전극 및 그에 따라 더미 게이트(501'')에서 나타나는 노칭 피처는 금속 게이트(501)에 전달되지 않을 수 있다.
위에서는 당업자들이 본 개시의 양상들을 더 잘 이해할 수 있도록 몇 개의 실시예들의 특징들을 약술한다. 당업자들은 그들이 본 명세서에서 소개된 실시예들의 동일한 이익들을 달성하고 및/또는 동일한 목적을 수행하기 위한 다른 프로세스들 및 구조물들을 설계 또는 변형하기 위한 토대로서 본 개시를 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자는 또한 이러한 등가의 구조물들이 본 개시의 사상 및 범위로부터 벗어나지 않으며, 이들이 본 개시의 사상 및 범위로부터 벗어남 없이 본 명세서에서 다양한 변경들, 교체들 및 대안들을 형성할 수 있다는 것이 인지되어야 한다.

Claims (10)

  1. 반도체 구조물에 있어서,
    중앙 부분 및 에지 부분을 갖는 기판;
    상기 기판 위의 격리 층;
    상부 표면 및 측벽 표면을 가지며, 상기 격리 층에 부분적으로 포지셔닝되는(positioning) 반도체 핀(semiconductor fin);
    상기 반도체 핀의 상기 상부 표면의 일부 및 상기 측벽 표면의 일부를 커버하고 상기 기판의 에지 부분에 포지셔닝되는 제 1 게이트; 및
    상기 반도체 핀의 상기 상부 표면의 일부 및 상기 측벽 표면의 일부를 커버하고 상기 기판의 중앙 부분에 포지셔닝되는 제 2 게이트를 포함하고,
    상기 격리층 부근의 상기 제 1 게이트의 하위 폭은, 상기 반도체 핀의 상부 표면 부근의 상기 제 1 게이트의 상위 폭보다 더 작은 것인 반도체 구조물.
  2. 제 1 항에 있어서, 상기 기판은, 상기 기판의 중앙 부분 및 에지 부분에서 밀집 게이트 영역(dense gate region) 및 격리 게이트 영역(isolated gate region)을 더 포함하는 것인 반도체 구조물.
  3. 제 1 항에 있어서, 상기 하위 폭과 상기 상위 폭 간의 차이는, 15nm 미만인 것인 반도체 구조물.
  4. 제 3 항에 있어서, 분광 임계 치수(spectroscopic critical dimension) 방법에 의해 측정된 상기 하위 폭과 상기 상위 폭 간의 차이의 3-시그마(3-sigma) 값은 2nm 미만인 것인 반도체 구조물.
  5. 제 3 항에 있어서, 분광 임계 치수 방법에 의해 측정된 상기 하위 폭과 상기 상위 폭 간의 차이의 범위는 2.6nm 미만인 것인 반도체 구조물.
  6. 제 2 항에 있어서, 상기 격리 게이트 영역에서의 상기 제 2 게이트의 상기 하위 폭과 상기 상위 폭 간의 차이에서, 상기 격리 게이트 영역에서의 상기 제 1 게이트의 상기 하위 폭과 상기 상위 폭 간의 차이를 뺀 값은, 2.5nm 미만인 것인 반도체 구조물.
  7. 제 2 항에 있어서, 상기 밀집 게이트 영역에서의 상기 제 2 게이트의 상기 하위 폭과 상기 상위 폭 간의 차이와 상기 밀집 게이트 영역에서의 상기 제 1 게이트의 상기 하위 폭과 상기 상위 폭 간의 차이는, 동일한 것인 반도체 구조물.
  8. FinFET(fin field effect transistor) 구조물에 있어서,
    상부 표면 및 측벽 표면을 갖는 반도체 핀; 및
    상기 반도체 핀의 일부 위에 있고, 상기 반도체 핀의 상기 상부 표면 및 상기 측벽 표면을 둘러싸는 금속 게이트를 포함하고,
    상기 금속 게이트의 하부에서의 제 1 금속 게이트 폭은, 상기 반도체 핀의 상기 상부 표면에서의 제 2 금속 게이트 폭보다 더 작은 것인 FinFET 구조물.
  9. 기판 상에서 반도체 구조물을 제조하기 위한 방법에 있어서,
    격리 층에 의해 부분적으로 둘러싸이는 반도체 핀을 형성하는 단계;
    상기 반도체 핀 위에 더미 층을 형성하는 단계;
    상기 더미 층 위에 미리 정해진 폭을 갖는 마스크 층을 패터닝하는 단계;
    공간적 에칭 가스 모드 변경(spatial etching gas mode change)을 포함하는 에칭 동작에 의해 더미 게이트를 형성하는 단계; 및
    상기 더미 게이트를 금속 게이트로 대체하는 단계
    를 포함하고,
    상기 격리 층 부근의 상기 금속 게이트의 하부 폭은, 상기 반도체 핀 부근의 상기 금속 게이트의 상위 폭보다 더 작은 것인 기판 상에서 반도체 구조물을 제조하기 위한 방법.
  10. 제 9 항에 있어서, 상기 공간적 에칭 가스 모드 변경을 포함하는 에칭 동작에 의해 더미 게이트를 형성하는 단계는,
    상기 기판의 에지 부분에서 상기 에칭 가스의 유량(flow rate)을 증가시키는 단계를 포함하는 것인 기판 상에서 반도체 구조물을 제조하기 위한 방법.
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