KR102339777B1 - 반도체 소자 - Google Patents

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    • H01L2924/13067—FinFET, source/drain region shapes fins on the silicon surface

Abstract

반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되며 제1 도전형을 갖는 제1 및 제2 활성 영역들을 한정하는 소자분리 영역을 포함한다. 상기 제1 활성 영역은 복수의 제1 핀 돌출부들 및 상기 제1 핀 돌출부들 사이의 제1 리세스 영역을 갖고, 상기 제2 활성 영역은 복수의 제2 핀 돌출부들 및 상기 복수의 제2 핀 돌출부들 사이의 제2 리세스 영역을 갖는다. 상기 복수의 제1 핀 돌출부들 상에 복수의 제1 게이트 구조체들이 배치되고, 상기 복수의 제2 핀 돌출부들 상에 복수의 제2 게이트 구조체들이 배치된다. 상기 제1 리세스 영역 상에 제1 반도체 층이 배치되고, 상기 제2 리세스 영역 상에 제2 반도체 층이 배치된다. 상기 복수의 제1 게이트 구조체들 사이의 이격 거리는 상기 복수의 제2 게이트 구조체들 사이의 이격 거리와 동일하고, 상기 제1 반도체 층의 바닥면과 상기 제1 핀 돌출부들의 상부면 사이의 높이 차이는 상기 제2 반도체 층의 바닥면과 상기 제2 핀 돌추부들의 상부면 사이의 높이 차이보다 작을 수 있다.

Description

반도체 소자{Semiconductor device}
본 발명의 기술적 사상은 반도체 소자 및 이들을 채택하는 전자 시스템에 관한 것이다.
반도체 소자의 고집적화됨에 따라, 핀펫 구조의 트랜지스터와 같은 개별 소자(discrete device)가 반도체 소자의 집적 회로에 사용되고 있다. 이러한 핀펫 구조의 트랜지스터의 채널 영역에서의 캐리어(carrier)의 이동도(mobility)를 증가시키기 위하여 채널 영역의 양 옆에 에피택시얼 층을 형성하는 기술이 연구되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 게이트 구조체들 및 반도체 층들을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 서로 동일한 거리로 이격된 게이트 구조체들 및 서로 다른 크기의 반도체 층들을 포함하는 트랜지스터 영역들을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 전기적 특성 또는 성능을 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 상기 반도체 소자들을 갖는 전자 장치 및 전자 시스템을 제공하는데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 제1 영역 및 제2 영역을 갖는 반도체 기판을 포함한다. 상기 반도체 기판의 상기 제1 영역 내에 제1 트랜지스터 영역이 배치되고, 상기 반도체 기판의 상기 제2 영역 내에 제2 트랜지스터 영역이 배치된다. 상기 제1 트랜지스터 영역은 상기 반도체 기판 상에 배치되며, 제1 핀 돌출부들 및 상기 제1 핀 돌출부들 사이의 제1 리세스 영역을 갖는 제1 활성 영역; 상기 제1 핀 돌출부들 상에 배치되는 제1 게이트 구조체들; 및 상기 제1 리세스 영역 상에 배치되는 제1 반도체 층을 포함한다. 상기 제2 트랜지스터 영역은 상기 반도체 기판 상에 배치되며, 제2 핀 돌출부들 및 상기 제2 핀 돌출부들 사이의 제2 리세스 영역을 갖고, 상기 제1 활성 영역과 동일한 도전형을 갖는 제2 활성 영역; 상기 제2 핀 돌출부들 상에 배치되는 제2 게이트 구조체들; 및 상기 제2 리세스 영역 상에 배치되는 제2 반도체 층을 포함한다. 상기 제1 게이트 구조체들 사이의 이격 거리는 상기 제2 게이트 구조체들 사이의 이격 거리와 동일하고, 상기 제2 핀 돌출부들의 상부면들과 상기 제2 리세스 영역의 바닥면 사이의 높이 차이는 상기 제1 핀 돌출부들의 상부면들과 상기 제1 리세스 영역의 바닥면 사이의 높이 차이 보다 크다.
몇몇 실시예들에서, 상기 제1 반도체 층의 상부면은 상기 제2 반도체 층의 상부면 보다 높을 수 있다.
일 실시예에서, 상기 제2 반도체 층은 상기 제1 반도체 층 보다 큰 폭을 가질 수 있다.
일 실시예에서, 상기 제1 영역 내의 상기 제1 트랜지스터 영역의 밀도는 상기 제2 영역 내의 상기 제2 트랜지스터 영역의 밀도 보다 클 수 있다.
일 실시예에서, 상기 제1 및 제2 반도체 층들은 서로 동일한 물질로 형성된 에피택시얼 층일 수 있다.
일 실시예에서, 상기 제1 및 제2 반도체 층들은 상기 제1 및 제2 활성 영역들과 다른 도전형을 가질 수 있다.
일 실시예에서, 상기 제1 및 제2 반도체 층들의 각각은 저농도 불순물 영역 및 상기 저농도 불순물 영역 상의 고농도 불순물 영역을 포함할 수 있다.
일 실시예에서, 상기 제1 핀 돌출부들의 각각은 상기 제1 게이트 구조체들과 마주보는 상부면 및 상기 제1 게이트 구조체들과 마주보며 서로 대향하는 양 측면들을 갖고, 상기 제2 핀 돌출부들의 각각은 상기 제2 게이트 구조체들과 마주보는 상부면 및 상기 제2 게이트 구조체들과 마주보며 서로 대향하는 양 측면들을 가질 수 있다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되며 제1 도전형을 갖는 제1 및 제2 활성 영역들을 한정하는 소자분리 영역을 포함한다. 상기 제1 활성 영역은 복수의 제1 핀 돌출부들 및 상기 제1 핀 돌출부들 사이의 제1 리세스 영역을 갖고, 상기 제2 활성 영역은 복수의 제2 핀 돌출부들 및 상기 복수의 제2 핀 돌출부들 사이의 제2 리세스 영역을 갖는다. 상기 복수의 제1 핀 돌출부들 상에 복수의 제1 게이트 구조체들이 배치되고, 상기 복수의 제2 핀 돌출부들 상에 복수의 제2 게이트 구조체들이 배치된다. 상기 제1 리세스 영역 상에 제1 반도체 층이 배치되고, 상기 제2 리세스 영역 상에 제2 반도체 층이 배치된다. 상기 복수의 제1 게이트 구조체들 사이의 이격 거리는 상기 복수의 제2 게이트 구조체들 사이의 이격 거리와 동일하고, 상기 제1 반도체 층의 바닥면과 상기 제1 핀 돌출부들의 상부면 사이의 높이 차이는 상기 제2 반도체 층의 바닥면과 상기 제2 핀 돌추부들의 상부면 사이의 높이 차이보다 작을 수 있다.
몇몇 실시예들에서, 상기 반도체 기판의 제1 영역 내의 제1 트랜지스터 영역; 및 상기 반도체 기판의 제2 영역 내의 제2 트랜지스터 영역을 더 포함하되, 상기 제1 활성 영역, 상기 제1 게이트 구조체들 및 상기 제1 반도체 층은 상기 제1 트랜지스터 영역 내에 배치되고, 상기 제2 활성 영역, 상기 제2 게이트 구조체들 및 상기 제2 반도체 층은 상기 제2 트랜지스터 영역 내에 배치되고, 상기 제1 영역 내의 상기 제1 트랜지스터 영역의 밀도는 상기 제2 영역 내의 상기 제2 트랜지스터 영역의 밀도 보다 클 수 있다.
일 실시예에서, 상기 제1 반도체 층의 상부면은 상기 제1 게이트 구조체들 사이에 위치할 수 있다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 제1 영역 및 제2 영역을 갖는 반도체 기판을 포함한다. 상기 반도체 기판의 상기 제1 영역 내에 제1 피모스 트랜지스터 영역이 배치되고, 상기 반도체 기판의 상기 제2 영역 내에 제2 피모스 트랜지스터 영역이 배치된다. 상기 제1 피모스 트랜지스터 영역은 상기 반도체 기판 상의 제1 피모스 활성 영역의 제1 피모스 핀 돌출부들과 중첩하는 제1 피모스 게이트 구조체들 및 상기 제1 피모스 핀 돌출부들 사이의 제1 피모스 리세스 영역 상에 배치되는 제1 피모스 반도체 층을 포함하고, 상기 제2 피모스 트랜지스터 영역은 상기 반도체 기판 상의 제2 피모스 활성 영역의 제2 피모스 핀 돌출부들과 중첩하는 제2 피모스 게이트 구조체들 및 상기 제2 피모스 핀 돌출부들 사이의 제2 피모스 리세스 영역 상에 배치되는 제2 피모스 반도체 층을 포함하고, 상기 제1 피모스 게이트 구조체들 사이의 이격거리와 상기 제2 피모스 게이트 구조체들 사이의 이격거리는 동일하고, 상기 제2 피모스 리세스 영역은 상기 제1 피모스 리세스 영역 보다 깊다.
몇몇 실시예들에서, 상기 제1 영역 내의 상기 제1 피모스 트랜지스터 영역의 밀도는 상기 제2 영역 내의 상기 제2 피모스 트랜지스터 영역의 밀도 보다 클 수 있다.
일 실시예에서, 상기 제1 피모스 반도체 층의 상부면은 상기 제2 피모스 반도체 층의 상부면 보다 높을 수 있다.
일 실시예에서, 상기 반도체 기판의 제3 영역 내의 제3 피모스 트랜지스터 영역을 더 포함하되, 상기 제3 피모스 트랜지스터 영역은 상기 반도체 기판 상의 제3 피모스 활성 영역의 제3 피모스 핀 돌출부들과 중첩하는 제3 피모스 게이트 구조체들 및 상기 제3 피모스 핀 돌출부들 사이의 제3 피모스 리세스 영역 상에 배치되는 제3 피모스 반도체 층을 포함할 수 있다.
일 실시예에서, 상기 제3 피모스 게이트 구조체들 사이의 이격 거리는 상기 제1 피모스 게이트 구조체들 사이의 이격 거리와 동일하고, 상기 제3 피모스 리세스 영역은 상기 제2 피모스 리세스 영역 보다 깊을 수 있다.
일 실시예에서, 상기 반도체 기판의 상기 제1 영역 내의 제1 앤모스 트랜지스터 영역; 및 상기 반도체 기판의 상기 제2 영역 내의 제2 앤모스 트랜지스터 영역을 더 포함하되, 상기 제1 앤모스 트랜지스터 영역은 상기 반도체 기판의 제1 앤모스 활성 영역의 제1 앤모스 핀 돌출부들과 중첩하는 제1 앤모스 게이트 구조체들, 및 상기 제1 앤모스 핀 돌출부들 사이의 제1 앤모스 리세스 영역 상에 배치되는 제1 앤모스 반도체 층을 포함하고, 상기 제2 앤모스 트랜지스터 영역은 상기 반도체 기판의 제2 앤모스 활성 영역의 제2 앤모스 핀 돌출부들과 중첩하는 제2 앤모스 게이트 구조체들, 및 상기 제2 앤모스 핀 돌출부들 사이의 제2 앤모스 리세스 영역 상에 배치되는 제2 앤모스 반도체 층을 포함하고, 상기 제1 앤모스 게이트 구조체들 사이의 이격 거리는 상기 제2 앤모스 게이트 구조체들 사이의 이격 거리와 동일하고, 상기 제1 앤모스 리세스 영역은 상기 제2 앤모스 리세스 영역 보다 깊을 수 있다.
일 실시예에서, 상기 제2 영역 내의 상기 제2 앤모스 트랜지스터 영역의 밀도는 상기 제1 영역 내의 상기 제1 앤모스 트랜지스터 영역의 밀도 보다 클 수 있다.
일 실시예에서, 상기 제1 및 제2 피모스 리세스 영역들은 상기 제1 및 제2 앤모스 리세스 영역들 보다 깊을 수 있다.
일 실시예에서, 상기 반도체 기판의 상기 제3 영역 내의 제3 앤모스 트랜지스터 영역을 더 포함하되, 상기 제3 앤모스 트랜지스터 영역은 상기 반도체 기판의 제3 앤모스 활성 영역의 제3 앤모스 핀 돌출부들과 중첩하는 제3 앤모스 게이트 구조체들, 및 상기 제3 앤모스 핀 돌출부들 사이의 제3 앤모스 리세스 영역 상에 배치되는 제3 앤모스 반도체 층을 포함하되, 상기 제3 영역 내의 상기 제3 앤모스 트랜지스터 영역의 밀도는 상기 제2 영역 내의 상기 제2 앤모스 트랜지스터 영역의 밀도 보다 크고, 상기 제2 앤모스 리세스 영역은 상기 제3 앤모스 리세스 영역 보다 깊을 수 있다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 제1 활성 영역 및 제2 활성 영역을 한정하는 소자분리 영역을 포함한다. 상기 제1 활성 영역은 제1 핀 돌출부들 및 상기 제1 핀 돌출부들 사이의 제1 리세스 영역을 갖고, 상기 제2 활성 영역은 제2 핀 돌출부들 및 상기 제2 핀 돌출부들 사이의 제2 리세스 영역을 갖는다. 상기 제1 핀 돌출부들 상에 서로 평행한 제1 게이트 구조체들이 배치되고, 상기 제2 핀 돌출부들 상에 배치되며 서로 평행한 제2 게이트 구조체들이 배치된다. 상기 제1 리세스 영역 상에 제1 반도체 층이 배치되고, 상기 제2 리세스 영역 상에 제2 반도체 층이 배치된다. 상기 제1 게이트 구조체들 사이의 이격 거리는 상기 제2 게이트 구조체들 사이의 이격 거리와 동일하고, 상기 제1 및 제2 리세스 영역들은 서로 다른 깊이 또는 서로 다른 폭을 갖는다.
몇몇 실시예들에서, 상기 반도체 기판의 제1 영역 내의 제1 트랜지스터 영역, 및 상기 반도체 기판의 제2 영역 내의 제2 트랜지스터 영역을 더 포함하되, 상기 제1 활성 영역, 상기 제1 게이트 구조체들 및 상기 제1 반도체 층은 상기 제1 트랜지스터 영역 내에 배치되고, 상기 제2 활성 영역, 상기 제2 게이트 구조체들 및 상기 제2 반도체 층은 상기 제2 트랜지스터 영역 내에 배치되고, 상기 제1 영역 내의 상기 제1 트랜지스터 영역의 밀도는 상기 제2 영역 내의 상기 제2 트랜지스터 영역의 밀도 보다 클 수 있다.
일 실시예에서, 상기 제2 리세스 영역은 상기 제1 리세스 영역 보다 깊을 수 있다.
일 실시예에서, 상기 제1 및 제2 게이트 구조체들의 각각은 게이트 전극, 및 상기 게이트 전극의 바닥면 및 측면 상에 배치되는 게이트 유전체를 포함할 수 있다.
일 실시예에서, 상기 제1 게이트 구조체들은 상기 제1 핀 돌출부들과 중첩하며 상기 소자분리 영역 상으로 연장되는 라인 모양이고, 상기 제2 게이트 구조체들은 상기 제2 핀 돌출부들과 중첩하며 상기 소자분리 영역 상으로 연장되는 라인 모양일 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 게이트 구조체들 및 반도체 층들을 포함하는 복수의 트랜지스터 영역들을 제공할 있다. 상기 반도체 층들은 트랜지스터의 채널 영역에서의 캐리어 이동도(carrier mobility) 특성을 향상시키어 트랜지스터의 성능을 향상시킬 수 있다. 상기 반도체 층들의 각각은 에스이지(SEG) 공정을 이용하여 활성 영역의 리세스 영역 상에 에피택시얼 층으로 형성할 수 있다.
상기 복수의 트랜지스터 영역들은 제1 활성 영역의 제1 리세스 영역 상에 에스이지 공정(SEG)을 이용하여 형성되는 제1 반도체 층을 갖는 제1 트랜지스터 영역, 및 제2 활성 영역의 제2 리세스 영역 상에 에스이지 공정(SEG)을 이용하여 형성되는 제2 반도체 층을 갖는 제2 트랜지스터 영역을 포함할 수 있다. 상기 제1 및 제2 리세스 영역들의 깊이는 서로 다를 수 있고, 서로 다른 깊이로 형성되는 상기 제1 및 제2 리세스 영역들 상에 형성되는 상기 제1 및 제2 반도체 층들은 서로 다른 크기일 수 있다. 따라서, 서로 동일한 거리로 이격된 게이트 구조체들을 가지면서 서로 다른 크기의 반도체 층들을 갖는 트랜지스터 영역들을 제공할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 개념적으로 나타낸 평면도이다.
도 2는 도 1의 제1 내지 제3 앤모스 트랜지스터 영역들(NMOS_1, NMOS_2, NMOS_3) 및 제1 내지 제3 피모스 트랜지스터 영역들(PMOS_1, PMOS_2, PMOS_3)을 나타낸 평면도이다.
도 3a, 도 3b, 및 도 3c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도들이다.
도 4a 내지 도 12c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 구조를 형성하는 방법의 일 예을 나타낸 단면도들이다.
도 13a는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 13b 및 도 13c는 본 발명의 기술적 사상의 실시예에 의한 전자 시스템을 개념적으로 도시한 블록다이어그램들이다.
본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
명세서 전체에 걸쳐서, "에어 스페이서" 이라는 용어는 고체 물질로 채워지지 않은 빈 공간의 스페이서를 의미할 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
또한, "상부", "중간" 및 "하부" 등과 같은 용어는 구성요소들 사이에 있어서 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, 이들 "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다.
"제1", "제2" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1, 도 2, 도 3a, 도 3b 및 도 3c를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 설명하기로 한다. 도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 개념적으로 나타낸 평면도이다. 도 1에서, "A1"으로 표시된 제1 영역은 제1 앤모스 트랜지스터 영역(NMOS_1) 및 제1 피모스 트랜지스터 영역(PMOS_1)을 개념적으로 나타낸 평면도이고, "A2"로 표시된 제2 영역은 제2 앤모스 트랜지스터 영역(NMOS_2) 및 제2 피모스 트랜지스터 영역(PMOS_2)을 개념적으로 나타낸 평면도이고, "A3"로 표시된 제3 영역은 제3 앤모스 트랜지스터 영역(NMOS_3) 및 제3 피모스 트랜지스터 영역(PMOS_3)을 개념적으로 나타낸 평면도이다. 도 2는 도 1의 제1 앤모스 트랜지스터 영역(NMOS_1), 제1 피모스 트랜지스터 영역(PMOS_1), 제2 앤모스 트랜지스터 영역(NMOS_2), 제2 피모스 트랜지스터 영역(PMOS_2), 제3 앤모스 트랜지스터 영역(NMOS_3), 및 제3 피모스 트랜지스터 영역(PMOS_3)을 나타낸 평면도이다. 도 3a, 도 3b, 및 도 3c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도들이다. 도 3a, 도 3b, 및 도 3c에서, 도 3a는 도 2의 I-I'선으로 표시된 영역, II-II'선으로 표시된 영역, 및 III-III'선으로 표시된 영역을 나타낸 단면도이고, 도 3b는 도 2의 IV-IV'선으로 표시된 영역, V-V'으로 표시된 영역, 및 VI-VI'선으로 표시된 영역을 나타낸 단면도이고, 도 3c는 도 2의 VII-VII'선으로 표시된 영역, VIII-VIII'선으로 표시된 영역, IX-IX'선으로 표시된 영역, X-X'선으로 표시된 영역, XI-XI'선으로 표시된 영역 및 XII-XII'선으로 표시된 영역을 나타낸 단면도이다.
도 1, 도 2, 도 3a, 도 3b 및 도 3c를 참조하면, 제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3)을 갖는 반도체 기판(3)이 제공될 수 있다. 상기 반도체 기판(3)은 실리콘 등과 같은 반도체 물질로 형성된 기판일 수 있다. 상기 반도체 기판(3)의 상기 제1 영역(A1) 내에 제1 피모스 트랜지스터 영역(PMOS_1) 및 제1 앤모스 트랜지스터 영역(NMOS_1)이 배치될 수 있다. 상기 반도체 기판(3)의 상기 제2 영역(A2) 내에 제2 피모스 트랜지스터 영역(PMOS_2) 및 제2 앤모스 트랜지스터 영역(NMOS_2)이 배치될 수 있다. 상기 반도체 기판(3)의 상기 제3 영역(A3) 내에 제3 피모스 트랜지스터 영역(PMOS_3) 및 제3 앤모스 트랜지스터 영역(NMOS_3)이 배치될 수 있다.
상기 반도체 기판 상에 복수의 활성 영역들을 한정하는 소자분리 영역(6)이 배치될 수 있다. 상기 소자분리 영역(6)은 트렌치 소자분리 영역일 수 있다. 상기 소자분리 영역(6)은 실리콘 산화물을 포함할 수 있다.
상기 복수의 활성 영역들은 제1 피모스 활성 영역(8a), 제2 피모스 활성 영역(8b), 제3 피모스 활성 영역(8c), 제1 앤모스 활성 영역(10a), 제2 앤모스 활성 영역(10b) 및 제3 앤모스 활성 영역(10c)을 포함할 수 있다. 상기 제1 피모스 활성 영역(8a)은 상기 제1 영역(A1) 내의 상기 제1 피모스 트랜지스터 영역(PMOS_1) 내에 배치될 수 있고, 상기 제1 앤모스 활성 영역(10a)은 상기 제1 영역(A1) 내의 상기 제1 앤모스 트랜지스터 영역(NMOS_1) 내에 배치될 수 있다. 상기 제2 피모스 활성 영역(8b)은 상기 제2 영역(A2) 내의 상기 제2 피모스 트랜지스터 영역(PMOS_2) 내에 배치될 수 있고, 상기 제2 앤모스 활성 영역(10b)은 상기 제2 영역(A2) 내의 상기 제2 앤모스 트랜지스터 영역(NMOS_2) 내에 배치될 수 있다. 상기 제3 피모스 활성 영역(8c)은 상기 제3 영역(A3) 내의 상기 제3 피모스 트랜지스터 영역(PMOS_3) 내에 배치될 수 있고, 상기 제3 앤모스 활성 영역(10c)은 상기 제3 영역(A3) 내의 상기 제3 앤모스 트랜지스터 영역(NMOS_3) 내에 배치될 수 있다.
상기 제1 내지 제3 피모스 활성 영역들(8a, 8b, 8c)은 상기 제1 내지 제3 앤모스 활성 영역들(10a, 10b, 10c)과 다른 도전형일 수 있다. 상기 제1 내지 제3 피모스 활성 영역들(8a, 8b, 8c)은 상기 반도체 기판(3)의 N-웰 영역(N-well) 내에 배치되며, N형의 도전형일 수 있고, 상기 제1 내지 제3 앤모스 활성 영역들(10a, 10b, 10c)은 상기 반도체 기판(3)의 P-웰 영역(P-well) 내에 배치되며, P형의 도전형일 수 있다. 상기 제1 내지 제3 피모스 활성 영역들(8a, 8b, 8c) 및 상기 제1 내지 제3 앤모스 활성 영역들(10a, 10b, 10c)은 라인 모양들일 수 있다.
상기 제1 피모스 활성 영역(8a)은 제1 피모스 핀 돌출부들(Pp1) 및 상기 제1 피모스 핀 돌출부들(Pp1) 사이의 제1 피모스 리세스 영역들(Rp1)을 포함할 수 있다. 상기 제2 피모스 활성 영역(8b)은 제2 피모스 핀 돌출부들(Pp2) 및 상기 제2 피모스 핀 돌출부들(Pp2) 사이의 제2 피모스 리세스 영역들(Rp2)을 포함할 수 있다. 상기 제3 피모스 활성 영역(8c)은 제3 피모스 핀 돌출부들(Pp3) 및 상기 제3 피모스 핀 돌출부들(Pp3) 사이의 제3 피모스 리세스 영역들(Rp3)을 포함할 수 있다.
상기 제1 앤모스 활성 영역(10a)은 제1 앤모스 핀 돌출부들(Pn1) 및 상기 제1 앤모스 핀 돌출부들(Pn1) 사이의 제1 앤모스 리세스 영역들(Rn1)을 포함할 수 있다. 상기 제2 앤모스 활성 영역(10b)은 제2 앤모스 핀 돌출부들(Pn2) 및 상기 제2 앤모스 핀 돌출부들(Pn2) 사이의 제2 앤모스 리세스 영역들(Rn2)을 포함할 수 있다. 상기 제3 앤모스 활성 영역(10c)은 제3 앤모스 핀 돌출부들(Pn3) 및 상기 제3 앤모스 핀 돌출부들(Pn3) 사이의 제3 앤모스 리세스 영역들(Rn3)을 포함할 수 있다.
상기 제1 피모스 핀 돌출부들(Pp1), 상기 제1 앤모스 핀 돌출부들(Pn1), 상기 제2 피모스 핀 돌출부들(Pp2), 상기 제2 앤모스 핀 돌출부들(Pn2), 상기 제3 피모스 핀 돌출부들(Pp3) 및 상기 제3 앤모스 핀 돌출부들(Pn3)은 상기 소자분리 영역(6) 보다 높은 레벨에 위치할 수 있다.
상기 제1 내지 제3 피모스 리세스 영역들(Rp1, Rp2, Rp3)은 서로 다른 깊이로 배치될 수 있다. 상기 제1 피모스 리세스 영역들(Rp1)은 상기 제1 피모스 핀 돌출부들(Pp1) 사이에서 제1 깊이(ΔHp1)로 배치될 수 있다. 상기 제2 피모스 리세스 영역들(Rp2)은 상기 제2 피모스 핀 돌출부들(Pp2) 사이에서 상기 제1 깊이(ΔHp1) 보다 큰 제2 깊이(ΔHp2)로 배치될 수 있다. 상기 제3 피모스 리세스 영역들(Rp3)은 상기 제3 피모스 핀 돌출부들(Pp3) 사이에서 상기 제2 깊이(ΔHp2) 보다 큰 제3 깊이(ΔHp3)로 배치될 수 있다. 상기 제1 피모스 리세스 영역들(Rp1)은 제1 깊이(ΔHp1)의 바닥면을 가질 수 있고, 상기 제2 피모스 리세스 영역들(Rp2)은 상기 제1 깊이(ΔHp1) 보다 깊은 제2 깊이(ΔHp2)의 바닥면을 가질 수 있고, 상기 제3 피모스 리세스 영역들(Rp3)은 상기 제2 깊이(ΔHp2) 보다 깊은 제3 깊이(ΔHp3)의 바닥면을 가질 수 있다. 상기 제1 피모스 핀 돌출부들(Pp1)의 상부면들(Tp1)과 상기 상기 제1 피모스 리세스 영역들(Rp1)의 바닥면들 사이의 높이 차이(ΔHp1)는 상기 제2 피모스 핀 돌출부들(Pp2)의 상부면들(Tp2)과 상기 상기 제2 피모스 리세스 영역들(Rp2)의 바닥면들 사이의 높이 차이(ΔHp2) 보다 작을 수 있다. 상기 제2 피모스 핀 돌출부들(Pp2)의 상부면들(Tp2)과 상기 상기 제2 피모스 리세스 영역들(Rp2)의 바닥면들 사이의 높이 차이(ΔHp2)는 상기 제3 피모스 핀 돌출부들(Pp3)의 상부면들(Tp3)과 상기 상기 제3피모스 리세스 영역들(Rp3)의 바닥면들 사이의 높이 차이(ΔHp3) 보다 작을 수 있다.
상기 제1 내지 제3 앤모스 리세스 영역들(Rn1, Rn2, Rn3)은 서로 다른 깊이로 배치될 수 있다. 상기 제1 앤모스 리세스 영역들(Rn1)의 깊이(ΔHn1)는 상기 제2 앤모스 리세스 영역들(Rn2)의 깊이(ΔHn2) 보다 클수 있고, 상기 제2 앤모스 리세스 영역들(Rn2)의 깊이(ΔHn2)는 상기 제3 앤모스 리세스 영역들(Rn3)의 깊이(ΔHn3) 보다 클 수 있다. 상기 제1 앤모스 핀 돌출부들(Pn1)의 상부면들(Tn1)과 상기 상기 제1 앤모스 리세스 영역들(Rn1)의 바닥면들 사이의 높이 차이(ΔHn1)는 상기 제2 앤모스 핀 돌출부들(Pn2)의 상부면들(Tn2)과 상기 상기 제2 앤모스 리세스 영역들(Rn2)의 바닥면들 사이의 높이 차이(ΔHn2) 보다 클 수 있다. 상기 제2 앤모스 핀 돌출부들(Pn2)의 상부면들(Tn2)과 상기 상기 제2 앤모스 리세스 영역들(Rn2)의 바닥면들 사이의 높이 차이(ΔHn2)는 상기 제3 앤모스 핀 돌출부들(Pn3)의 상부면들(Tn3)과 상기 상기 제3 앤모스 리세스 영역들(Rn3)의 바닥면들 사이의 높이 차이(ΔHn3) 보다 클 수 있다.
상기 제1 내지 제3 피모스 리세스 영역들(Rp1, Rp2, Rp3)의 상기 깊이들(ΔHp1, ΔHp2, ΔHp3)은 상기 제1 내지 제3 앤모스 리세스 영역들(Rn1, Rn2, Rn3)의 상기 깊이들(ΔHn1, ΔHn2, ΔHn3) 보다 깊을 수 있다.
상기 제1 내지 제3 피모스 리세스 영역들(Rp1, Rp2, Rp3)은 서로 다른 폭으로 배치될 수 있다. 상기 제1 피모스 리세스 영역들(Rp1)의 각각은 제1 폭(Wp1)으로 배치될 수 있고, 상기 제2 피모스 리세스 영역들(Rp2)의 각각은 상기 제1 폭(Wp1) 보다 큰 제2 폭(Wp2)으로 배치될 수 있고, 상기 제3 피모스 리세스 영역들(Rp3)의 각각은 상기 제2 폭(Wp2) 보다 큰 제3 폭(Wp3)으로 배치될 수 있다.
상기 제1 내지 제3 앤모스 리세스 영역들(Rn1, Rn2, Rn3)은 서로 다른 폭으로 배치될 수 있다. 상기 제1 앤모스 리세스 영역들(Rn1)의 폭(Wn1)은 상기 제2 앤모스 리세스 영역들(Rn2)의 폭(Wn2) 보다 클 수 있고, 상기 제2 앤모스 리세스 영역들(Rn2)의 폭(Wn2)은 상기 제3 앤모스 리세스 영역들(Rn3)의 폭(Wn3) 보다 클 수 있다.
상기 제1 피모스 트랜지스터 영역(PMOS_1)은 상기 제1 피모스 활성 영역(8a)의 상기 제1 피모스 핀 돌출부들(Pp1) 상에 배치되는 제1 피모스 게이트 구조체들(57a), 및 상기 제1 피모스 활성 영역(8a)의 상기 제1 피모스 리세스 영역들(Rp1) 상에 배치되는 제1 피모스 층들(42a)을 포함할 수 있다. 상기 제1 피모스 게이트 구조체들(57a)은 상기 제1 피모스 핀 돌출부들(Pp1)과 중첩하면서 상기 소자분리 영역(6) 상으로 연장되고 서로 평행한 라인 모양들 일 수 있다. 상기 제1 피모스 게이트 구조체들(57a)은 상기 제1 피모스 핀 돌출부들(Pp1)의 상부면들 및 서로 대향하는 양 측면들과 마주볼 수 있다. 따라서, 상기 제1 피모스 트랜지스터 영역(PMOS_1)은 핀펫 구조의 트랜지스터들을 포함할 수 있다.
상기 제2 피모스 트랜지스터 영역(PMOS_2)은 상기 제2 피모스 활성 영역(8b)의 상기 제2 피모스 핀 돌출부들(Pp2) 상에 배치되는 제2 피모스 게이트 구조체들(57b), 및 상기 제2 피모스 활성 영역(8b)의 상기 제2 피모스 리세스 영역들(Rp2) 상에 배치되는 제2 피모스 층들(42b)을 포함할 수 있다. 상기 제2 피모스 게이트 구조체들(57b)은 상기 제2 피모스 핀 돌출부들(Pp2)과 중첩하면서 상기 소자분리 영역(6) 상으로 연장되고 서로 평행한 라인 모양들 일 수 있다. 상기 제2 피모스 게이트 구조체들(57b)은 상기 제2 피모스 핀 돌출부들(Pp2)의 상부면들 및 서로 대향하는 양 측면들과 마주볼 수 있다. 따라서, 상기 제2 피모스 트랜지스터 영역(PMOS_2)은 핀펫 구조의 트랜지스터들을 포함할 수 있다.
상기 제3 피모스 트랜지스터 영역(PMOS_3)은 상기 제3 피모스 활성 영역(8c)의 상기 제3 피모스 핀 돌출부들(Pp3) 상에 배치되는 제3 피모스 게이트 구조체들(57c), 및 상기 제3 피모스 활성 영역(8c)의 상기 제3 피모스 리세스 영역들(Rp3) 상에 배치되는 제3 피모스 층들(42c)을 포함할 수 있다. 상기 제3 피모스 게이트 구조체들(57c)은 상기 제3 피모스 핀 돌출부들(Pp3)과 중첩하면서 상기 소자분리 영역(6) 상으로 연장되고 서로 평행한 라인 모양들 일 수 있다. 상기 제3 피모스 게이트 구조체들(57c)은 상기 제3 피모스 핀 돌출부들(Pp3)의 상부면들 및 서로 대향하는 양 측면들과 마주볼 수 있다. 따라서, 상기 제3 피모스 트랜지스터 영역(PMOS_3)은 핀펫 구조의 트랜지스터들을 포함할 수 있다.
상기 제1 피모스 게이트 구조체들(57a) 사이의 이격 거리(L), 상기 제2 피모스 게이트 구조체들(57b) 사이의 이격 거리(L) 및 상기 제3 피모스 게이트 구조체들(57c) 사이의 이격 거리(L)는 동일할 수 있다. 상기 제1 내지 제3 피모스 게이트 구조체들(57a, 57b, 57c)의 각각은 피모스 게이트 전극(59) 및 상기 피모스 게이트 전극(59)의 바닥면 및 측면 상에 배치되는 피모스 게이트 유전체(58)를 포함할 수 있다.
상기 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c)은 서로 동일한 도전형일 수 있다. 상기 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c)은 상기 제1 내지 제3 피모스 활성 영역들(8a, 8b, 8c)과 다른 도전형일 수 있다. 상기 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c)은 P형의 도전형일 수 있고, 상기 제1 내지 제3 피모스 활성 영역들(8a, 8b, 8c)은 N형의 도전형일 수 있다. 상기 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c)은 상기 제1 내지 제3 피모스 트랜지스터 영역들(PMOS_1, PMOS_2, PMOS_3)의 소스/드레인 영역들일 수 있다. 상기 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c)의 각각은 피모스 저농도 불순물 영역(LIp) 및 상기 피모스 저농도 불순물 영역(LIp) 상의 피모스 고농도 불순물 영역(HIp)을 포함할 수 있다. 상기 피모스 고농도 불순물 영역(HIp)은 상기 피모스 저농도 불순물 영역(LIp) 보다 높은 불순물 농도를 가질 수 있다.
상기 제1 피모스 반도체 층들(42a) 사이에 위치하는 상기 제1 피모스 핀 돌출부들(Pp1) 내에 트랜지스터의 채널 영역이 정의될 수 있다. 이와 마찬가지로, 상기 제2 및 제3 피모스 핀 돌출부들(Pp2, Pp3) 내에 트랜지스터의 채널 영역이 정의될 수 있다. 상기 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c)은 피모스 트랜지스터의 캐리어 이동도(mobility)를 향상시키는 역할을 할 수 있다.
상기 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c)은 서로 동일한 물질(예를 들어, 실리콘 저마늄 물질)로 형성될 수 있다. 상기 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c)은 상기 제1 내지 제3 피모스 활성 영역들(8a, 8b, 8c)과 다른 물질 또는 다른 조성비의 물질로 형성될 수 있다. 상기 제1 내지 제3 피모스 활성 영역들(8a, 8b, 8c)은 실리콘 물질로 형성될 수 있고, 상기 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c)은 실리콘-저마늄 물질의 에피택시얼 층으로 형성될 수 있다.
상기 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c)의 상부면들은 서로 다른 높이로 형성될 수 있다. 상기 제1 피모스 반도체 층들(42a)의 상부면은 상기 제2 피모스 반도체 층들(42b)의 상부면 보다 높을 수 있고, 상기 제2 피모스 반도체 층들(42b)의 상부면은 상기 제3 피모스 반도체 층들(42c)의 상부면 보다 높을 수 있다. 상기 제1 피모스 반도체 층들(42a)의 상부면은 상기 제1 피모스 핀 돌출부들(Pp1)의 상기 상부면(Tp1) 보다 높을 수 있다. 상기 제1 피모스 반도체 층들(42a)의 상부면은 상기 제1 피모스 게이트 구조체들(57a) 사이에 위치할 수 있다. 상기 제3 피모스 반도체 층들(42c)의 상부면은 상기 제3 피모스 핀 돌출부들(Pp3)의 상기 상부면(Tp3) 보다 낮을 수 있다.
상기 제1 피모스 반도체 층들(42a) 각각의 폭(Wp1)은 상기 제2 피모스 반도체 층들(42b) 각각의 폭(Wp2) 보다 작을 수 있다. 상기 제2 피모스 반도체 층들(42b) 각각의 폭(Wp2)은 상기 제3 피모스 반도체 층들(42c) 각각의 폭(Wp3) 보다 작을 수 있다.
상기 제1 앤모스 트랜지스터 영역(NMOS_1)은 상기 제1 앤모스 활성 영역(10a)의 상기 제1 앤모스 핀 돌출부들(Pn1) 상에 배치되는 제1 앤모스 게이트 구조체들(63a), 및 상기 제1 앤모스 활성 영역(10a)의 상기 제1 앤모스 리세스 영역들(Rn1) 상에 배치되는 제1 앤모스 반도체 층들(33a)을 포함할 수 있다. 상기 제1 앤모스 게이트 구조체들(63a)은 상기 제1 앤모스 핀 돌출부들(Pn1)과 중첩하면서 상기 소자분리 영역(6) 상으로 연장되고 서로 평행한 라인 모양들 일 수 있다. 상기 제1 앤모스 게이트 구조체들(63a)은 상기 제1 앤모스 핀 돌출부들(Pn1)의 상부면들 및 서로 대향하는 양 측면들과 마주볼 수 있다. 따라서, 상기 제1 앤모스 트랜지스터 영역(NMOS_1)은 핀펫 구조의 트랜지스터들을 포함할 수 있다.
상기 제2 앤모스 트랜지스터 영역(NMOS_2)은 상기 제2 앤모스 활성 영역(10b)의 상기 제2 앤모스 핀 돌출부들(Pn2) 상에 배치되는 제2 앤모스 게이트 구조체들(63b), 및 상기 제2 앤모스 활성 영역(10b)의 상기 제2 앤모스 리세스 영역들(Rn2) 상에 배치되는 제2 앤모스 반도체 층들(33b)을 포함할 수 있다. 상기 제2 앤모스 게이트 구조체들(63b)은 상기 제2 앤모스 핀 돌출부들(Pn2)과 중첩하면서 상기 소자분리 영역(6) 상으로 연장되고 서로 평행한 라인 모양들 일 수 있다. 상기 제2 앤모스 게이트 구조체들(63b)은 상기 제2 앤모스 핀 돌출부들(Pn2)의 상부면들 및 서로 대향하는 양 측면들과 마주볼 수 있다. 따라서, 상기 제2 앤모스 트랜지스터 영역(NMOS_2)은 핀펫 구조의 트랜지스터들을 포함할 수 있다.
상기 제3 앤모스 트랜지스터 영역(NMOS_3)은 상기 제3 앤모스 활성 영역(10c)의 상기 제3 앤모스 핀 돌출부들(Pn3) 상에 배치되는 제3 앤모스 게이트 구조체들(63c), 및 상기 제3 앤모스 활성 영역(10c)의 상기 제3 앤모스 리세스 영역들(Rn3) 상에 배치되는 제3 앤모스 반도체 층들(33c)을 포함할 수 있다. 상기 제3 앤모스 게이트 구조체들(63c)은 상기 제3 앤모스 핀 돌출부들(Pn3)과 중첩하면서 상기 소자분리 영역(6) 상으로 연장되고 서로 평행한 라인 모양들 일 수 있다. 상기 제3 앤모스 게이트 구조체들(63c)은 상기 제3 앤모스 핀 돌출부들(Pn3)의 상부면들 및 서로 대향하는 양 측면들과 마주볼 수 있다. 따라서, 상기 제3 앤모스 트랜지스터 영역(NMOS_3)은 핀펫 구조의 트랜지스터들을 포함할 수 있다.
상기 제1 앤모스 게이트 구조체들(63a) 사이의 이격 거리(L), 상기 제2 앤모스 게이트 구조체들(63b) 사이의 이격 거리(L), 및 상기 제3 앤모스 게이트 구조체들(63c) 사이의 이격 거리(L)는 서로 동일할 수 있다. 상기 제1 앤모스 게이트 구조체들(63a) 사이의 상기 이격 거리(L)는 상기 제1 피모스 게이트 구조체들(57a) 사이의 상기 이격 거리(L)와 동일할 수 있다. 상기 제1 내지 제3 앤모스 게이트 구조체들(63a, 63b, 63c)의 각각은 앤모스 게이트 전극(65) 및 상기 앤모스 게이트 전극(65)의 바닥면 및 측면 상에 배치되는 앤모스 게이트 유전체(64)를 포함할 수 있다.
상기 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c)은 서로 동일한 도전형일 수 있다. 상기 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c)은 상기 제1 내지 제3 앤모스 활성 영역들(10a, 10b, 10c)과 다른 도전형일 수 있다. 상기 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c)은 N형의 도전형일 수 있고, 상기 제1 내지 제3 피모스 활성 영역들(10a, 10b, 10c)은 P형의 도전형일 수 있다. 상기 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c)은 상기 제1 내지 제3 앤모스 트랜지스터 영역들(NMOS_1, NMOS_2, NMOS_3)의 소스/드레인 영역들일 수 있다. 상기 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c)의 각각은 앤모스 저농도 불순물 영역(LIn) 및 상기 앤모스 저농도 불순물 영역(LIn) 상의 앤모스 고농도 불순물 영역(HIn)을 포함할 수 있다. 상기 앤모스 고농도 불순물 영역(HIp)은 상기 앤모스 저농도 불순물 영역(LIp) 보다 높은 불순물 농도를 가질 수 있다.
상기 제1 앤모스 반도체 층들(33a) 사이에 위치하는 상기 제1 앤모스 핀 돌출부들(Pn1) 내에 트랜지스터의 채널 영역이 정의될 수 있다. 이와 마찬가지로, 상기 제2 및 제3 앤모스 핀 돌출부들(Pn2, Pn3) 내에 트랜지스터의 채널 영역이 정의될 수 있다.
상기 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c)은 서로 동일한 물질(예를 들어, 실리콘 물질)로 형성될 수 있다. 상기 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c)은 상기 제1 내지 제3 피모스 활성 영역들(8a, 8b, 8c)과 다른 물질의 에피택시얼 층으로 형성될 수 있다. 예를 들어, . 상기 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c)은 실리콘 물질의 에피택시얼 층으로 형성될 수 있고, 상기 제1 내지 제3 피모스 활성 영역들(8a, 8b, 8c)은 실리콘 저마늄 물질의 에피택시얼 층으로 형성될 수 있다.
상기 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c)의 상부면들은 서로 다른 높이로 형성될 수 있다. 상기 제1 앤모스 반도체 층들(33a)의 상부면은 상기 제2 앤모스 반도체 층들(33b)의 상부면 보다 낮을 수 있다. 상기 제2 앤모스 반도체 층들(33b)의 상부면은 상기 제3 앤모스 반도체 층들(33c)의 상부면 보다 낮을 수 있다.
상기 제1 앤모스 반도체 층들(33a)의 상부면은 상기 제1 앤모스 핀 돌출부들(Pn1)의 상부면(Tn1) 보다 낮은 레벨에 형성될 수 있다. 상기 제3 앤모스 반도체 층들(33c)의 상부면은 상기 제3 앤모스 핀 돌출부들(Pn3)의 상부면(Tn3) 보다 높은 레벨에 형성될 수 있다. 상기 제1 앤모스 반도체 층들(33a)의 상부면은 상기 제1 앤모스 게이트 구조체들(63a) 사이에 위치할 수 있다.
상기 제1 앤모스 반도체 층들(33a) 각각의 폭(Wn1)은 상기 제2 앤모스 반도체 층들(33b) 각각의 폭(Wn2) 보다 작을 수 있다. 상기 제2 앤모스 반도체 층들(33b) 각각의 폭(Wn2)은 상기 제3 앤모스 반도체 층들(33c) 각각의 폭(Wn3) 보다 작을 수 있다.
상기 제1 피모스 반도체 층들(42a) 상에 제1 피모스 콘택 구조체들(72p1)이 배치될 수 있고, 상기 제2 피모스 반도체 층들(42b) 상에 제3 피모스 콘택 구조체들(72p2)이 배치될 수 있고, 상기 제3 피모스 반도체 층들(42c) 상에 제3 피모스 콘택 구조체들(72p3)이 배치될 수 있다. 상기 제1 앤모스 반도체 층들(33a) 상에 제1 앤모스 콘택 구조체들(72n1)이 배치될 수 있고, 상기 제2 앤모스 반도체 층들(33b) 상에 제2 앤모스 콘택 구조체들(72n2)이 배치될 수 있고, 상기 제3 앤모스 반도체 층들(33c) 상에 제3 앤모스 콘택 구조체들(72n3)이 배치될 수 있다.
상기 제1 내지 제3 피모스 콘택 구조체들(72p1, 72p2, 72p3) 및 상기 제1 내지 제3 앤모스 콘택 구조체들(72n1, 72n2, 72n3)은 도전성 물질(예를 들어, TiN, WN 또는 W 등)로 형성될 수 있다.
상기 제1 피모스 반도체 층들(42a)과 상기 제1 피모스 콘택 구조체들(72p1) 사이에 제1 피모스 실리사이드 층(68p1)이 배치될 수 있고, 상기 제2 피모스 반도체 층들(42b)과 상기 제3 피모스 콘택 구조체들(72p2) 사이에 제2 피모스 실리사이드 층(68p2)이 배치될 수 있고, 상기 제3 피모스 반도체 층들(42c)과 상기 제3 피모스 콘택 구조체들(72p3) 사이에 제3 피모스 실리사이드 층(68p3)이 배치될 수 있다. 상기 제1 앤모스 반도체 층들(33a)과 상기 제1 앤모스 콘택 구조체들(72n1) 사이에 제1 앤모스 실리사이드 층(68n1)이 배치될 수 있고, 상기 제2 앤모스 반도체 층들(33b)과 상기 제2 앤모스 콘택 구조체들(72n2) 사이에 제2 앤모스 실리사이드 층(68n2)이 배치될 수 있고, 상기 제3 앤모스 반도체 층들(33c)과 상기 제3 앤모스 콘택 구조체들(72n3) 사이에 제3 앤모스 실리사이드 층(68n3)이 배치될 수 있다.
상기 제1 내지 제3 피모스 게이트 구조체들(57a, 57b, 57c) 및 상기 제1 내지 제3 앤모스 게이트 구조체들(63a, 63b, 63c)의 측면들 상에 절연성의 게이트 스페이서들(24)이 배치될 수 있다. 상기 절연성의 게이트 스페이서들(24)은 상기 제1 피모스 게이트 구조체들(57a)과 상기 제1 피모스 콘택 구조체들(72p1) 사이, 상기 제2 피모스 게이트 구조체들(57b)과 상기 제2 피모스 콘택 구조체들(72p2) 사이, 상기 제3 피모스 게이트 구조체들(57c)과 상기 제3 피모스 콘택 구조체들(72p3) 사이, 상기 제1 앤모스 게이트 구조체들(63a)과 상기 제1 앤모스 콘택 구조체들(72n1) 사이, 상기 제2 앤모스 게이트 구조체들(63b)과 상기 제2 앤모스 콘택 구조체들(72n2) 사이, 및 상기 제3 앤모스 게이트 구조체들(63c)과 상기 제3 앤모스 콘택 구조체들(72n3) 사이에 개재될 수 있다.
상기 반도체 기판(3) 상에 층간 절연 막(51)이 배치될 수 있다. 상기 층간 절연 막(51)은 상기 제1 내지 제3 피모스 게이트 구조체들(57a, 57b, 57c) 옆의 상기 소자분리 영역(6) 및 상기 제1 내지 제3 앤모스 게이트 구조체들(63a, 63b, 63c) 옆의 상기 소자분리 영역(6) 상에 배치될 수 있다.
실시 예들에서, 상기 제1 영역(A1)은 상기 제1 피모스 트랜지스터 영역(PMOS_1)의 밀도가 높은 회로 영역일 수 있고, 상기 제3 영역(A3)은 상기 제3 피모스 트랜지스터 영역(PMOS_1)의 밀도가 낮은 회로 영역일 수 있다. 상기 제2 영역(A2)은 상기 제2 피모스 트랜지스터 영역(PMOS_2)의 밀도가 상기 제1 영역(A1)에 비하여 낮고 상기 제3 영역(A3)에 비하여 높은 회로 영역일 수 있다. 또한, 상기 제1 영역(A1)은 상기 제1 앤모스 트랜지스터 영역(NMOS_1)의 밀도가 낮은 회로 영역일 수 있고, 상기 제3 영역(A3)은 상기 제3 앤모스 트랜지스터 영역(NMOS_1)의 밀도가 높은 회로 영역일 수 있다. 상기 제2 영역(A2)은 상기 제2 앤모스 트랜지스터 영역(NMOS_2)의 밀도가 상기 제1 영역(A1)에 비하여 높고 상기 제3 영역(A3)에 비하여 낮은 회로 영역일 수 있다.
상기 제1 영역(A1) 내의 상기 제1 피모스 트랜지스터 영역(PMOS_1)의 밀도는 상기 제2 영역(A2) 내의 상기 제2 피모스 트랜지스터 영역(PMOS_2)의 밀도 보다 클 수 있고, 상기 제2 영역(A2) 내의 상기 제2 피모스 트랜지스터 영역(PMOS_2)의 밀도는 상기 제3 영역(A3) 내의 상기 제3 피모스 트랜지스터 영역(PMOS_3)의 밀도 보다 클 수 있다. 상기 제1 영역(A1) 내의 상기 제1 앤모스 트랜지스터 영역(NMOS_1)의 밀도는 상기 제2 영역(A2) 내의 상기 제2 앤모스 트랜지스터 영역(NMOS_2)의 밀도 보다 낮을 수 있고, 상기 제2 영역(A2) 내의 상기 제2 앤모스 트랜지스터 영역(NMOS_2)의 밀도는 상기 제3 영역(A3) 내의 상기 제3 앤모스 트랜지스터 영역(NMOS_3)의 밀도 보다 낮을 수 있다.
실시 예들에서, 상기 제1 피모스 트랜지스터 영역(PMOS_1)은 복수의 피모스 트랜지스터들이 배치되는 영역을 의미할 수 있다. 이와 마찬가지로, 상기 제2 및 제3 피모스 트랜지스터 영역들(PMOS_2, PMOS_3)의 각각은 복수의 피모스 트랜지스터들이 배치되는 영역을 의미할 수 있다. 또한, 상기 제1 내지 제3 앤모스 트랜지스터 영역들(NMOS_1, NMOS2, NMOS_3)의 각각은 복수의 앤모스 트랜지스터들이 배치되는 영역을 의미할 수 있다.
실시 예들에서, 상기 제1 피모스 트랜지스터 영역(PMOS_1)의 밀도에서, 상기 "밀도"는 상기 제1 영역(A1) 내에서의 상기 제1 피모스 트랜지스터 영역(PMOS_1)의 면적의 밀도일 수 있다. 이와 마찬가지로, 상기 제2 및 제3 피모스 트랜지스터 영역들(PMOS_2, PMOS_3), 및 상기 제1 내지 제3 앤모스 트랜지스터 영역들(NMOS_1, NMOS2, NMOS_3)의 밀도들은 면적에 대한 밀도일 수 있다.
실시 예들에서, 상기 "밀도"는 일정 영역 내에서의 트랜지스터 영역의 면적 밀도일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 "밀도"는 트랜지스터를 구성하는 구성요소들 또는 패턴들의 패턴 밀도 또는 배치 밀도로 이해될 수 있다. 예를 들어, 상기 제1 및 제2 영역들(A1, A2) 내에서의 상기 제1 및 제2 피모스 트랜지스터 영역들(PMOS_1, PMOS_2)의 밀도 관계는 상기 제1 및 제2 영역들(A1, A2) 내에서의 상기 제1 및 제2 피모스 게이트 구조체들(57a, 57b)의 패턴 밀도의 관계로 설명될 수 있다. 예를 들어, 상기 제1 영역(A1) 내의 상기 제1 피모스 트랜지스터 영역(PMOS_1)을 구성하는 상기 제1 피모스 게이트 구조체들(57a)의 패턴 밀도는 상기 제2 영역(A2) 내에서 상기 제2 피모스 트랜지스터 영역(PMOS_2)을 구성하는 상기 제2 피모스 게이트 구조체들(57a)의 패턴 밀도 보다 클 수 있다. 또는, 상기 제1 및 제2 영역들(A1, A2) 내에서의 상기 제1 및 제2 피모스 트랜지스터 영역들(PMOS_1, PMOS_2)의 밀도 관계는 상기 제1 및 제2 영역들(A1, A2) 내에서의 상기 제1 및 제2 피모스 반도체 층들(42a, 42b)의 배치 밀도 또는 면적 밀도의 관계로 설명될 수 있다. 또는, 상기 제1 및 제2 영역들(A1, A2) 내에서의 상기 제1 및 제2 피모스 트랜지스터 영역들(PMOS_1, PMOS_2)의 밀도 관계는 상기 제1 및 제2 영역들(A1, A2) 내에서의 상기 제1 및 제2 피모스 활성 영역들(8a, 8b)의 배치 밀도 또는 면적 밀도의 관계로 설명될 수 있다.
상기 제1 내지 제3 영역들(A1, A2, A3) 내에 서로 일정한 간격(L)으로 이격된 상기 제1 내지 제3 피모스 게이트 구조체들(57a, 57b, 57c) 및 상기 제1 내지 제3 앤모스 게이트 구조체들(63a, 63b, 63c)이 배치될 수 있고, 서로 다른 크기의 상기 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c) 및 서로 다른 크기의 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c)이 배치될 수 있다. 상기 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c) 및 상기 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c)은 트랜지스터들의 채널 영역 내에서의 캐리어 이동도(carrier mobility)를 향상시키어 반도체 소자의 성능을 향상시킬 수 있다.
다음으로, 도 1, 도 2, 도 3a, 도 3b 및 도 3c를 참조하여 설명한 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 구조를 형성하는 방법의 일 예에 대하여 도 4a 내지 도 12c를 참조하여 설명하기로 한다. 도 4a 내지 도 12c에서, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 및 도 12a는 도 2의 I-I'선으로 표시된 영역, II-II'선으로 표시된 영역, 및 III-III'선으로 표시된 영역을 나타낸 단면도들이고, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 및 도 12b는 도 2의 IV-IV'선으로 표시된 영역, V-V'으로 표시된 영역, 및 VI-VI'선으로 표시된 영역을 나타낸 단면도들이고, 도 4c, 도 5c, 도 6c, 도 7c, 도 8c, 도 9c, 도 10c, 도 11c, 및 도 12c는 도 2의 VII-VII'선으로 표시된 영역, VIII-VIII'선으로 표시된 영역, IX-IX'선으로 표시된 영역, X-X'선으로 표시된 영역, XI-XI'선으로 표시된 영역 및 XII-XII'선으로 표시된 영역을 나타낸 단면도들이다.
도 1, 도 2, 도 4a, 도 4b 및 도 4c를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3)을 갖는 반도체 기판(3) 상에 복수의 활성 영역들을 한정하는 소자분리 영역(6)을 형성하는 것을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 제1 내지 제3 피모스 희생 게이트 패턴들(15a, 15b, 15c), 제1 내지 제3 앤모스 희생 게이트 패턴들(16a, 16b, 16c) 및 게이트 스페이서들(24)을 형성하는 것을 포함할 수 있다.
상기 소자분리 영역(6)은 트렌치 소자분리 영역일 수 있다. 상기 소자분리 영역(6)의 상부면은 상기 복수의 활성 영역들의 상부면들 보다 낮게 형성될 수 있다. 상기 복수의 활성 영역들의 상부 부분들은 상기 소자분리 영역(6)의 상면으로부터 돌출될 수 있다.
상기 복수의 활성 영역들은 제1 피모스 활성 영역(8a), 제2 피모스 활성 영역(8b), 제3 피모스 활성 영역(8c), 제1 앤모스 활성 영역(10a), 제2 앤모스 활성 영역(10b), 및 제3 앤모스 활성 영역(10c)을 포함할 수 있다.
상기 제1 내지 제3 피모스 활성 영역들(8a, 8b, 8c)은 상기 반도체 기판(3)의 N 웰 영역(N-well) 상에 형성될 수 있다. 상기 제1 내지 제3 앤모스 활성 영역들(10a, 10b, 10c)은 상기 반도체 기판(3)의 P 웰 영역(P-well) 상에 형성될 수 있다.
상기 제1 영역(A1) 내에 상기 제1 피모스 활성 영역들(8a) 및 제1 앤모스 활성 영역들(10a)이 배치될 수 있다. 상기 제2 영역(A2) 내에 상기 제2 피모스 활성 영역들(8b) 및 제2 앤모스 활성 영역들(10b)이 배치될 수 있다. 상기 제3 영역(A3) 내에 상기 제3 피모스 활성 영역들(8c) 및 제3 앤모스 활성 영역들(10c)이 배치될 수 있다.
일 실시예에서, 상기 제1 영역(A1) 내의 상기 제1 피모스 활성 영역들(8a)의 밀도는 상기 제2 영역(A2) 내의 상기 제2 피모스 활성 영역들(8b)의 밀도 보다 클 수 있고, 상기 제2 영역(A2) 내의 상기 제2 피모스 활성 영역들(8b)의 밀도는 상기 제3 영역(A3) 내의 상기 제3 피모스 활성 영역들(8c)의 밀도 보다 클 수 있다. 상기 제1 영역(A1) 내의 상기 제1 앤모스 활성 영역들(10a)의 밀도는 상기 제2 영역(A2) 내의 상기 제2 앤모스 활성 영역들(10b)의 밀도 보다 작을 수 있고, 상기 제2 영역(A2) 내의 상기 제2 앤모스 활성 영역들(10b)의 밀도는 상기 제3 영역(A3) 내의 상기 제3 앤모스 활성 영역들(10c)의 밀도 보다 작을 수 있다.
상기 제1 내지 제3 피모스 희생 게이트 패턴들(15a, 15b, 15c) 및 상기 제1 내지 제3 앤모스 희생 게이트 패턴들(16a, 16b, 16c)의 각각은 차례로 적층된 버퍼 절연 패턴(18), 하부 희생 패턴(20) 및 상부 희생 패턴(22)을 포함할 수 있다.
상기 제1 내지 제3 피모스 희생 게이트 패턴들(15a, 15b, 15c) 및 상기 제1 내지 제3 앤모스 희생 게이트 패턴들(16a, 16b, 16c)을 형성하는 것은 상기 복수의 활성 영역들 및 상기 소자분리 영역(6)의 표면들 상에 버퍼 절연 층을 컨포멀하게 형성하고, 상기 버퍼 절연 층 상에 하부 희생 층을 형성하고, 상기 하부 희생 층 상에 상부 희생 층을 형성하고, 상기 버퍼 절연 층, 상기 하부 희생 층 및 상기 상부 희생 층을 패터닝하는 것을 포함할 수 있다. 상기 버퍼 절연 패턴(18)은 실리콘 산화물으로 형성될 수 있고, 상기 하부 희생 패턴(20)은 폴리 실리콘으로 형성될 수 있고, 상기 상부 희생 패턴(22)은 실리콘 질화물로 형성될 수 있다.
상기 게이트 스페이서들(24)은 상기 제1 내지 제3 피모스 희생 게이트 패턴들(15a, 15b, 15c) 및 상기 제1 내지 제3 앤모스 희생 게이트 패턴들(16a, 16b, 16c)의 측면들 상에 형성될 수 있다. 상기 게이트 스페이서들(24)은 실리콘 산화물 및/또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 제1 피모스 희생 게이트 패턴들(15a)은 상기 제1 활성 영역(8a)을 가로지르며 상기 소자분리 영역(6) 상부로 연장되는 라인 모양일 수 있다. 상기 제2 피모스 희생 게이트 패턴들(15b)은 상기 제2 활성 영역(8b)을 가로지르며 상기 소자분리 영역(6) 상부로 연장되는 라인 모양일 수 있다. 상기 제3 피모스 희생 게이트 패턴들(15c)은 상기 제3 활성 영역(8c)을 가로지르며 상기 소자분리 영역(6) 상부로 연장되는 라인 모양일 수 있다.
상기 제1 앤모스 희생 게이트 패턴들(16a)은 상기 제1 활성 영역(10a)을 가로지르며 상기 소자분리 영역(6) 상부로 연장되는 라인 모양일 수 있다. 상기 제2 앤모스 희생 게이트 패턴들(16b)은 상기 제2 활성 영역(10b)을 가로지르며 상기 소자분리 영역(6) 상부로 연장되는 라인 모양일 수 있다. 상기 제3 앤모스 희생 게이트 패턴들(16c)은 상기 제3 활성 영역(10c)을 가로지르며 상기 소자분리 영역(6) 상부로 연장되는 라인 모양일 수 있다.
상기 제1 피모스 희생 게이트 패턴들(15a) 사이의 이격거리, 상기 제2 피모스 희생 게이트 패턴들(15b) 사이의 이격거리, 및 상기 제3 피모스 희생 게이트 패턴들(15c) 사이의 이격거리는 모두 동일할 수 있다. 상기 제1 앤모스 희생 게이트 패턴들(16a) 사이의 이격거리, 상기 제2 앤모스 희생 게이트 패턴들(16b) 사이의 이격거리, 및 상기 제3 앤모스 희생 게이트 패턴들(16c) 사이의 이격거리는 모두 동일할 수 있다. 상기 제1 피모스 희생 게이트 패턴들(15a) 사이의 이격거리와, 상기 제1 앤모스 희생 게이트 패턴들(16a) 사이의 이격거리는 동일할 수 있다.
도 1, 도 2, 도 5a, 도 5b 및 도 5c를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상기 제1 내지 제3 앤모스 활성 영역들(10a, 10b, 10c) 내에 제1 내지 제3 앤모스 리세스 영역들(Rn1, Rn2, Rn3)을 형성하는 것을 포함할 수 있다.
상기 제1 내지 제3 앤모스 리세스 영역들(Rn1, Rn2, Rn3)을 형성하는 것은 상기 제1 내지 제3 피모스 활성 영역들(8a, 8b, 8c)을 덮으면서 상기 제1 내지 제3 앤모스 활성 영역들(10a, 10b, 10c)을 노출시키는 제1 식각 마스크(30)를 형성하고, 상기 제1 식각 마스크(30), 상기 제1 내지 제3 앤모스 희생 게이트 패턴들(16a, 16b, 16c) 및 상기 게이트 스페이서(24)를 식각 마스크로 이용하여 상기 제1 내지 제3 앤모스 활성 영역들(10a, 10b, 10c)을 식각하는 것을 포함할 수 있다. 상기 제1 식각 마스크(30)는 포토레지스트 패턴으로 형성될 수 있다. 여기서, 상기 제1 영역(A1) 내에서의 상기 제1 앤모스 활성 영역들(10a)의 노출 면적은 상기 제2 영역(A2) 내에서의 상기 제2 앤모스 활성 영역들(10b)의 노출 면적 보다 작을 수 있고, 상기 제2 영역(A2) 내에서의 상기 제2 앤모스 활성 영역들(10b)의 노출 면적은 상기 제3 영역(A3) 내에서의 상기 제3 앤모스 활성 영역들(10c)의 노출 면적 보다 작을 수 있다.
상기 제1 내지 제3 앤모스 리세스 영역들(Rn1, Rn2, Rn3)은 서로 다른 깊이로 형성될 수 있다. 상기 제1 영역(A1) 내에서의 상기 제1 앤모스 활성 영역들(10a)은 상기 제2 영역(A2) 내에서의 상기 제2 앤모스 활성 영역들(10b) 보다 많이 식각될 수 있고, 상기 제2 영역(A2) 내에서의 상기 제2 앤모스 활성 영역들(10b)은 상기 제3 영역(A3) 내에서의 상기 제3 앤모스 활성 영역들(10c) 보다 많이 식각될 수 있다. 상기 제1 앤모스 리세스 영역들(Rn1)의 깊이(ΔHn1)는 상기 제2 앤모스 리세스 영역들(Rn2)의 깊이(ΔHn2) 보다 클 수 있고, 상기 제2 앤모스 리세스 영역들(Rn2)의 깊이(ΔHn2)는 상기 제3 앤모스 리세스 영역들(Rn3)의 깊이(ΔHn3) 보다 클 수 있다.
상기 제1 내지 제3 앤모스 리세스 영역들(Rn1, Rn2, Rn3)은 서로 다른 폭으로 형성될 수 있다. 상기 제1 앤모스 리세스 영역들(Rn1)의 폭(Wn1)은 상기 제2 앤모스 리세스 영역들(Rn2)의 폭(Wn2) 보다 클 수 있고, 상기 제2 앤모스 리세스 영역들(Rn2)의 폭(Wn2)은 상기 제3 앤모스 리세스 영역들(Rn3)의 폭(Wn3) 보다 클 수 있다.
상기 제1 앤모스 활성 영역(10a)에서, 상기 제1 앤모스 희생 게이트 패턴들(16a) 하부의 식각되지 않은 활성 영역은 제1 앤모스 핀 돌출부들(Pn1)으로 정의될 수 있다. 상기 제2 앤모스 활성 영역(10b)에서, 상기 제2 앤모스 희생 게이트 패턴들(16b) 하부의 식각 되지 않은 활성 영역은 제2 앤모스 핀 돌출부들(Pn2)으로 정의될 수 있다. 상기 제3 앤모스 활성 영역(10c)에서, 상기 제3 앤모스 희생 게이트 패턴들(16c) 하부의 식각 되지 않은 활성 영역은 제3 앤모스 핀 돌출부들(Pn3)으로 정의될 수 있다.
상기 제1 앤모스 핀 돌출부들(Pn1)의 상부면들(Tn1)과 상기 상기 제1 앤모스 리세스 영역들(Rn1)의 바닥면들 사이의 높이 차이(ΔHn1)는 상기 제2 앤모스 핀 돌출부들(Pn2)의 상부면들(Tn2)과 상기 상기 제2 앤모스 리세스 영역들(Rn2)의 바닥면들 사이의 높이 차이(ΔHn2) 보다 클 수 있다. 상기 제2 앤모스 핀 돌출부들(Pn2)의 상부면들(Tn2)과 상기 상기 제2 앤모스 리세스 영역들(Rn2)의 바닥면들 사이의 높이 차이(ΔHn2)는 상기 제3 앤모스 핀 돌출부들(Pn3)의 상부면들(Tn3)과 상기 상기 제3 앤모스 리세스 영역들(Rn3)의 바닥면들 사이의 높이 차이(ΔHn3) 보다 클 수 있다.
일 실시예에서, 상기 제1 식각 마스크(30)를 형성하기 전에, 상기 활성 영역들(8a, 8b, 8c, 10a, 10b, 10c)의 노출된 표면 상에 제1 표면 보호 층들(27)을 형성할 수 있다. 상기 제1 표면 보호 층들(27)은 실리콘 산화물로 형성될 수 있다. 상기 제1 표면 보호 층(27)은 상기 제1 내지 제3 피모스 희생 게이트 패턴들(15a, 15b, 15c) 사이의 상기 제1 내지 제3 피모스 활성 영역들(8a, 8b, 8c)의 표면 상에 형성될 수 있다.
상기 제1 내지 제3 앤모스 리세스 영역들(Rn1, Rn2, Rn3)을 형성한 후에, 상기 제1 식각 마스크(30)를 제거할 수 있다.
도 1, 도 2, 도 6a, 도 6b 및 도 6c를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c)을 형성하는 것을 포함할 수 있다.
상기 제1 앤모스 반도체 층(33a)은 상기 제1 앤모스 리세스 영역(Rn1) 상에 형성될 수 있고, 상기 제2 앤모스 반도체 층(33b)은 상기 제2 앤모스 리세스 영역(Rn2) 상에 형성될 수 있고, 상기 제3 앤모스 반도체 층(33c)은 상기 제3 앤모스 리세스 영역(Rn3) 상에 형성될 수 있다.
상기 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c)은 제1 에스이지(selective epitaxial growth; SEG) 공정을 진행하여 형성할 수 있다. 상기 제1 에스이지 공정을 진행하는 동안에, 상기 제1 표면 보호 층들(27)은 상기 제1 내지 제3 피모스 활성 영역들(8a, 8b, 8c)의 표면들 상에 에피택시얼 층이 성장하는 것을 방지할 수 있다.
상기 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c)은 도우프트 에피택시얼 층으로 형성될 수 있다. 상기 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c)은 P형의 도전형을 갖는 실리콘 에피택시얼 층으로 형성될 수 있다.
상기 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c)의 상부면들은 서로 다른 높이로 형성될 수 있다. 상기 제3 앤모스 반도체 층(33c)은 상기 제2 앤모스 반도체 층(33b) 보다 높은 상부면을 가질 수 있고, 상기 제2 앤모스 반도체 층(33b)은 상기 제1 앤모스 반도체 층(33a) 보다 높은 상부면을 가질 수 있다.
상기 제1 앤모스 반도체 층들(33a)의 상부면은 상기 제1 앤모스 핀 돌출부들(Pn1)의 상부면(Tn1) 보다 낮은 레벨에 형성될 수 있다. 상기 제2 앤모스 반도체 층들(33b)의 상부면은 상기 제2 앤모스 핀 돌출부들(Pn2)의 상부면(Tn2)과 실질적으로 동일한 레벨에 형성될 수 있다. 상기 제3 앤모스 반도체 층들(33c)의 상부면은 상기 제3 앤모스 핀 돌출부들(Pn3)의 상부면(Tn3) 보다 높은 레벨에 형성될 수 있다.
상기 제1 앤모스 반도체 층들(33a) 각각의 폭(Wn1)은 상기 제2 앤모스 반도체 층들(33b) 각각의 폭(Wn2) 보다 작을 수 있다. 상기 제2 앤모스 반도체 층들(33b) 각각의 폭(Wn2)은 상기 제3 앤모스 반도체 층들(33c) 각각의 폭(Wn3) 보다 작을 수 있다.
도 1, 도 2, 도 7a, 도 7b 및 도 7c를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 제1 내지 제3 피모스 리세스 영역들(Rp1, Rp2, Rp3)을 형성하는 것을 포함할 수 있다.
상기 제1 내지 제3 피모스 리세스 영역들(Rp1, Rp2, Rp3)을 형성하는 것은 상기 제1 내지 제3 앤모스 활성 영역들(10a, 10b, 10c)을 덮으면서 상기 제1 내지 제3 피모스 활성 영역들(8a, 8b, 8c)과 중첩하지 않는 제2 식각 마스크(39)를 형성하고, 상기 제2 식각 마스크(39), 상기 제1 내지 제3 피모스 희생 게이트 패턴들(15a, 15b, 15c) 및 상기 게이트 스페이서(24)를 식각 마스크로 이용하여 상기 제1 내지 제3 피모스 활성 영역들(8a, 8b, 8c)을 식각하는 것을 포함할 수 있다. 상기 제2 식각 마스크(39)는 포토레지스트 패턴으로 형성될 수 있다. 여기서, 상기 제1 영역(A1) 내에서의 상기 제1 피모스 활성 영역들(8a)의 노출 면적은 상기 제2 영역(A2) 내에서의 상기 제2 피모스 활성 영역들(8b)의 노출 면적 보다 클 수 있고, 상기 제2 영역(A2) 내에서의 상기 제2 피모스 활성 영역들(8b)의 노출 면적은 상기 제3 영역(A3) 내에서의 상기 제3 피모스 활성 영역들(8c)의 노출 면적 보다 클 수 있다.
상기 제1 내지 제3 피모스 리세스 영역들(Rp1, Rp2, Rp3)은 서로 다른 깊이로 형성될 수 있다. 상기 제1 영역(A1) 내에서의 상기 제1 피모스 활성 영역들(8a)은 상기 제2 영역(A2) 내에서의 상기 제2 피모스 활성 영역들(8b) 보다 적게 식각될 수 있고, 상기 제2 영역(A2) 내에서의 상기 제2 피모스 활성 영역들(8b)은 상기 제3 영역(A3) 내에서의 상기 제3 피모스 활성 영역들(8c) 보다 적게 식각될 수 있다. 상기 제1 피모스 리세스 영역들(Rp1)의 깊이(ΔHp1)는 상기 제2 피모스 리세스 영역들(Rp2)의 깊이(ΔHp2) 보다 얕을 수 있고, 상기 제2 피모스 리세스 영역들(Rp2)의 깊이(ΔHp2)는 상기 제3 피모스 리세스 영역들(Rp3)의 깊이(ΔHp3) 보다 얕을 수 있다.
상기 제1 내지 제3 피모스 리세스 영역들(Rp1, Rp2, Rp3)은 서로 다른 폭으로 형성될 수 있다. 상기 제1 피모스 리세스 영역들(Rp1)의 폭(Wp1)은 상기 제2 피모스 리세스 영역들(Rp2)의 폭(Wp2) 보다 작을 수 있고, 상기 제2 피모스 리세스 영역들(Rp2)의 폭(Wp2)은 상기 제3 피모스 리세스 영역들(Rp3)의 폭(Wp3) 보다 작을 수 있다.
상기 제1 피모스 활성 영역(8a)에서, 상기 제1 피모스 희생 게이트 패턴들(15a) 하부의 식각되지 않은 활성 영역은 제1 피모스 핀 돌출부들(Pp1)으로 정의될 수 있다. 상기 제2 피모스 활성 영역(8b)에서, 상기 제2 피모스 희생 게이트 패턴들(15b) 하부의 식각 되지 않은 활성 영역은 제2 피모스 핀 돌출부들(Pp2)으로 정의될 수 있다. 상기 제3 피모스 활성 영역(8c)에서, 상기 제3 피모스 희생 게이트 패턴들(15c) 하부의 식각 되지 않은 활성 영역은 제3 피모스 핀 돌출부들(Pp3)으로 정의될 수 있다.
상기 제1 피모스 핀 돌출부들(Pp1)의 상부면들(Tp1)과 상기 상기 제1 피모스 리세스 영역들(Rp1)의 바닥면들 사이의 높이 차이(ΔHp1)는 상기 제2 피모스 핀 돌출부들(Pp2)의 상부면들(Tp2)과 상기 상기 제2 피모스 리세스 영역들(Rp2)의 바닥면들 사이의 높이 차이(ΔHp2) 보다 작을 수 있다. 상기 제2 피모스 핀 돌출부들(Pp2)의 상부면들(Tp2)과 상기 상기 제2 피모스 리세스 영역들(Rp2)의 바닥면들 사이의 높이 차이(ΔHp2)는 상기 제3 피모스 핀 돌출부들(Pp3)의 상부면들(Tp3)과 상기 상기 제3 피모스 리세스 영역들(Rp3)의 바닥면들 사이의 높이 차이(ΔHp3) 보다 작을 수 있다.
일 실시예에서, 상기 제3 식각 마스크(39)를 형성하기 전에, 상기 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c)의 노출된 표면 상에 제2 표면 보호 층들(36)을 형성할 수 있다. 상기 제2 표면 보호 층들(36)은 실리콘 산화물로 형성될 수 있다.
상기 제1 내지 제3 피모스 리세스 영역들(Rp1, Rp2, Rp3)을 형성한 후에, 상기 제2 식각 마스크(39)를 제거할 수 있다.
도 1, 도 2, 도 8a, 도 8b 및 도 8c를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c)을 형성하는 것을 포함할 수 있다.
상기 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c)은 제2 에스이지(selective epitaxial growth; SEG) 공정을 진행하여 형성할 수 있다. 상기 제2 에스이지 공정을 진행하는 동안에, 상기 제2 표면 보호 층들(36)은 상기 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c)의 표면들 상에 에피택시얼 층이 성장하는 것을 방지할 수 있다.
상기 제1 피모스 반도체 층(42a)은 상기 제1 피모스 리세스 영역(Rp1) 상에 형성될 수 있고, 상기 제2 피모스 반도체 층(42b)은 상기 제2 피모스 리세스 영역(Rp2) 상에 형성될 수 있고, 상기 제3 피모스 반도체 층(42c)은 상기 제3 피모스 리세스 영역(Rp3) 상에 형성될 수 있다.
상기 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c)의 상부면들은 서로 다른 높이로 형성될 수 있다. 상기 제1 피모스 반도체 층(42a)은 상기 제2 피모스 반도체 층(42b) 보다 높은 상부면을 가질 수 있고, 상기 제2 앤모스 반도체 층(42b)은 상기 제3 피모스 반도체 층(42c) 보다 높은 상부면을 가질 수 있다.
일 실시 예에서, 상기 제1 피모스 반도체 층(42a)의 상부면은 상기 제1 피모스 핀 돌출부(Pp1)의 상부면(Pp1) 보다 높을 수 있다. 상기 제2 피모스 반도체 층(42b)의 상부면은 상기 제2 피모스 핀 돌출부(Pp2)의 상부면(Tp2)과 실질적으로 동일한 레벨일 수 있다. 상기 제3 피모스 반도체 층(42c)의 상부면은 상기 제3 피모스 핀 돌출부(Pp3)의 상부면(Tp3) 보다 낮을 수 있다.
상기 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c)은 도우프트 에피택시얼 층들일 수 있다. 예를 들어, 상기 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c)은 P형의 도전형을 갖는 에피택시얼 층들일 수 있다.
상기 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c)은 상기 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c)과 다른 물질로 형성될 수 있다. 예를 들어, 상기 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c)은 실리콘 물질로 형성될 수 있고, 상기 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c)은 실리콘 저마늄 물질로 형성될 수 있다.
도 1, 도 2, 도 9a, 도 9b 및 도 9c를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 피모스 고농도 불순물 영역들(HIp) 및 앤모스 고농도 불순물 영역들(HIn)을 형성하는 것을 포함할 수 있다.
제1 이온 주입 공정(48p)을 진행하여 상기 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c) 내에 선택적으로 불순물을 주입하여 상기 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c)의 불순물 농도보다 높은 상기 피모스 고농도 불순물 영역들(HIp)을 형성할 수 있다. 상기 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c) 내에서, 상기 피모스 고농도 불순물 영역들(HIp)의 하부는 피모스 저농도 불순물 영역들(LIp)로 정의될 수 있다.
상기 제1 이온 주입 공정(48p)을 진행한 후, 또는 진행 전에, 제2 이온 주입 공정(48n)을 진행하여 상기 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c) 내에 선택적으로 불순물을 주입하여 상기 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c)의 불순물 농도보다 높은 상기 앤모스 고농도 불순물 영역들(LIp)을 형성할 수 있다. 상기 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c) 내에서, 상기 피모스 고농도 불순물 영역들(HIp)의 하부는 피모스 저농도 불순물 영역들(LIp)로 정의될 수 있다.
도 1, 도 2, 도 10a, 도 10b 및 도 10c를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 평탄화된 층간 절연 층(51)을 형성하는 것을 포함할 수 있다.
상기 평탄화된 층간 절연 층(51)을 형성하는 것은 상기 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c), 상기 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c), 상기 제1 내지 제3 피모스 희생 게이트 패턴들(15a, 15b, 15c), 및 제1 내지 제3 앤모스 희생 게이트 패턴들(16a, 16b, 16c)을 덮는 층간 절연 층을 형성하고, 상기 제1 내지 제3 피모스 희생 게이트 패턴들(15a, 15b, 15c) 및 제1 내지 제3 앤모스 희생 게이트 패턴들(16a, 16b, 16c)의 상기 상부 희생 패턴들(22)이 노출될 때까지 상기 층간 절연 층을 평탄화하는 것을 포함할 수 있다. 상기 평탄화는 화학 기계적 연마 공정(CMP)을 이용할 수 있다.
상기 평탄화된 층간 절연 층(51)은 실리콘 산화물로 형성할 수 있다.
도 1, 도 2, 도 11a, 도 11b 및 도 11c를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상기 제1 내지 제3 피모스 희생 게이트 패턴들(15a, 15b, 15c)을 제거하여 제1 내지 제3 피모스 게이트 트렌치들(54a, 54b, 54c)을 형성하고, 제1 내지 제3 앤모스 희생 게이트 패턴들(16a, 16b, 16c)을 제거하여 제1 내지 제3 앤모스 게이트 트렌치들(55a, 55b, 55c)을 형성하는 것을 포함할 수 있다.
상기 제1 내지 제3 피모스 희생 게이트 패턴들(15a, 15b, 15c) 및 상기 제1 내지 제3 앤모스 희생 게이트 패턴들(16a, 16b, 16c)은 식각 공정을 이용하여 선택적으로 제거할 수 있다.
상기 제1 피모스 게이트 트렌치들(54a)은 상기 제1 피모스 희생 게이트 패턴들(15a)이 제거되어 형성되면서 상기 제1 피모스 핀 돌출부들(Pp1)을 노출시킬 수 있다. 상기 제2 피모스 게이트 트렌치들(54b)은 상기 제2 피모스 희생 게이트 패턴들(15b)이 제거되어 형성되면서 상기 제2 피모스 핀 돌출부들(Pp2)을 노출시킬 수 있다. 상기 제3 피모스 게이트 트렌치들(54c)은 상기 제3 피모스 희생 게이트 패턴들(15c)이 제거되어 형성되면서 상기 제3 피모스 핀 돌출부들(Pp3)을 노출시킬 수 있다.
상기 제1 앤모스 게이트 트렌치들(55b)은 상기 제1 앤모스 희생 게이트 패턴들(16a)이 제거되어 형성되면서 상기 제1 앤모스 핀 돌출부들(Pn1)을 노출시킬 수 있다. 상기 제2 앤모스 게이트 트렌치들(55b)은 상기 제2 앤모스 희생 게이트 패턴들(16b)이 제거되어 형성되면서 상기 제2 앤모스 핀 돌출부들(Pn2)을 노출시킬 수 있다. 상기 제3 앤모스 게이트 트렌치들(55c)은 상기 제3 앤모스 희생 게이트 패턴들(16c)이 제거되어 형성되면서 상기 제3 앤모스 핀 돌출부들(Pn3)을 노출시킬 수 있다.
도 1, 도 2, 도 12a, 도 12b 및 도 12c를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 제1 내지 제3 피모스 게이트 구조체들(57a, 57b, 57c) 및 제1 내지 제3 앤모스 게이트 구조체들(63a, 63b, 63c)을 형성하는 것을 포함할 수 있다.
상기 제1 내지 제3 피모스 게이트 구조체들(57a, 57b, 57c)의 각각은 피모스 게이트 유전체(58) 및 피모스 게이트 전극(59)을 포함할 수 있다. 상기 피모스 게이트 유전체(58)는 상기 피모스 게이트 전극(59)의 바닥면 및 측면을 덮을 수 있다.
상기 제1 내지 제3 앤모스 게이트 구조체들(63a, 63b, 63c)의 각각은 앤모스 게이트 유전체(64) 및 앤모스 게이트 전극(65)을 포함할 수 있다. 상기 앤모스 게이트 유전체(64)는 상기 앤모스 게이트 전극(65)의 바닥면 및 측면을 덮을 수 있다.
도 1, 도 2, 도 3a, 도 3b 및 도 3c를 다시 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 제1 내지 제3 피모스 실리사이드 층들(68p1, 68p2, 68p3), 제1 내지 제3 앤모스 실리사이드 층들(68n1, 68n1, 68n3), 제1 내지 제3 피모스 콘택 구조체들(72p1, 72p2, 72p3), 및 제1 내지 제3 앤모스 콘태 구조체들(72n1, 72n2, 72n3)을 형성하는 것을 포함할 수 있다.
상기 제1 내지 제3 피모스 실리사이드 층들(68p1, 68p2, 68p3) 및 상기 제1 내지 제3 앤모스 실리사이드 층들(68n1, 68n1, 68n3)을 형성하는 것은 사진 및 식각 공정을 진행하여 상기 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c) 및 상기 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c) 상에 위치하는 상기 평탄화된 층간 절연 층(51)을 선택적으로 제거하여 상기 제1 내지 제3 피모스 반도체 층들(42a, 42b, 42c) 및 상기 제1 내지 제3 앤모스 반도체 층들(33a, 33b, 33c)을 노출시키고, 실리사이드 공정을 진행하여 상기 제1 내지 제3 피모스 실리사이드 층들(68p1, 68p2, 68p3) 및 상기 제1 내지 제3 앤모스 실리사이드 층들(68n1, 68n1, 68n3)을 형성하는 것을 포함할 수 있다.
상기 제1 피모스 실리사이드 층(68p1)은 상기 제1 피모스 반도체 층(42a) 상에 을 형성될 수 있고, 상기 제2 피모스 실리사이드 층(68p2)은 상기 제2 피모스 반도체 층(42b) 상에 형성될 수 있고, 상기 제3 피모스 실리사이드 층(68p3)은 상기 제3 피모스 반도체 층(42c) 상에 형성될 수 있다. 상기 제1 앤모스 실리사이드 층(68n1)은 상기 제1 앤모스 반도체 층(33a) 상에 형성될 수 있고, 상기 제2 앤모스 실리사이드 층(68n2)은 상기 제2 앤모스 반도체 층(33b) 상에 형성될 수 있고, 상기 제3 앤모스 실리사이드 층(68n3)은 상기 제3 앤모스 반도체 층(33c) 상에 형성될 수 있다.
상기 제1 내지 제3 피모스 콘택 구조체들(72p1, 72p2, 72p3) 및 상기 제1 내지 제3 앤모스 콘태 구조체들(72n1, 72n2, 72n3)을 형성하는 것은 상기 제1 내지 제3 피모스 실리사이드 층들(68p1, 68p2, 68p3) 및 상기 제1 내지 제3 앤모스 실리사이드 층들(68n1, 68n1, 68n3)을 갖는 기판 상에 도전성 물질 막을 형성하고, 상기 도전성 물질 막을 평탄화하는 것을 포함할 수 있다.
상기 제1 피모스 콘택 구조체(72p1)는 상기 제1 피모스 실리사이드 층(68p1) 상에 형성될 수 있고, 상기 제2 피모스 콘택 구조체(72p2)는 상기 제2 피모스 실리사이드 층(68p2) 상에 형성될 수 있고, 상기 제3 피모스 콘택 구조체(72p3)는 상기 제3 피모스 실리사이드 층(68p3) 상에 형성될 수 있다.
상기 제1 앤모스 콘택 구조체(72n1)는 상기 제1 앤모스 실리사이드 층(68n1) 상에 형성될 수 있고, 상기 제2 앤모스 콘택 구조체(72n2)는 상기 제2 앤모스 실리사이드 층(68n2) 상에 형성될 수 있고, 상기 제3 앤모스 콘택 구조체(72n3)는 상기 제3 앤모스 실리사이드 층(68n3) 상에 형성될 수 있다.
도 13a는 본 발명의 기술적 사상의 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 13a를 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 모듈(100)은, 모듈 기판(110) 상에 실장된 프로세서(120) 및 메모리 소자들(130)을 포함할 수 있다. 상기 모듈 기판(110)의 적어도 한 변에는 전도성 입출력 터미널들(140)이 배치될 수 있다. 상기 프로세서(120) 또는 상기 메모리 소자들(130)은 본 발명의 기술적 사상의 일 실시예에 의한 상기 반도체 소자를 포함할 수 있다.
도 13b 및 도 13c의 각각은 본 발명의 기술적 사상의 실시예에 의한 전자 시스템을 개념적으로 도시한 블록다이어그램들이다.
우선, 도 13b를 참조하면, 본 발명의 실시예에 의한 전자 시스템(200)은 바디(210), 디스플레이 유닛(260), 및 외부 장치(270)를 포함할 수 있다. 상기 바디(210)는 마이크로 프로세서 유닛(220), 파워 공급부(230), 기능 유닛(240), 및/또는 디스플레이 컨트롤 유닛(250)을 포함할 수 있다. 상기 바디(210)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(220), 상기 파워 공급부(230), 상기 기능 유닛(240), 및 상기 디스플레이 컨트롤 유닛(250)은 상기 바디(210)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(210)의 상면 혹은 상기 바디(210)의 내/외부에 디스플레이 유닛(260)이 배치될 수 있다. 상기 디스플레이 유닛(260)은 디스플레이 컨트롤 유닛(250)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(260)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(260)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(260)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(230)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(220), 상기 기능 유닛(240), 상기 디스플레이 컨트롤 유닛(250) 등으로 공급할 수 있다. 상기 파워 공급부(230)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(220)은 상기 파워 공급부(230)로부터 전압을 공급받아 상기 기능 유닛(240)과 상기 디스플레이 유닛(260)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(220)은 CPU 또는 AP (application processor)를 포함할 수 있다. 상기 기능 유닛(240)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다.
상기 마이크로 프로세서 유닛(220) 또는 상기 기능 유닛(240)은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함할 수 있다.
다음으로, 도 13c를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(300)은 버스(320)를 통하여 데이터 통신을 수행하는 마이크로프로세서(314), 메모리 시스템(312) 및 유저 인터페이스(318)를 포함할 수 있다. 상기 마이크로프로세서(314)는 CPU 또는 AP를 포함할 수 있다. 상기 전자 시스템(300)은 상기 마이크로프로세서(314)와 직접적으로 통신하는 상기 램(316)을 더 포함할 수 있다. 상기 마이크로프로세서(314) 및/또는 상기 램(316)은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(318)는 상기 전자 시스템(300)으로 정보를 입력하거나 또는 상기 전자 시스템(300)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저 인터페이스(318)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 상기 메모리 시스템(312)은 상기 마이크로프로세서(314) 동작용 코드들, 상기 마이크로프로세서(314)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(312)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 상기 마이크로프로세서(314), 상기 램(316), 및/또는 상기 메모리 시스템(312)은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
A1 : 제1 영역 A2 : 제2 영역
A3 : 제3 영역
PMOS_1, PMOS_2, PMOS_3 : 제1 내지 제3 피모스 트랜지스터 영역들
NMOS_1, NMOS_2, NMOS_3 : 제1 내지 제3 앤모스 트랜지스터 영역들
3 : 반도체 기판 6 : 소자분리 영역
8a, 8b, 8c : 제1 내지 제3 피모스 활성 영역들
10a, 10b, 10c : 제1 내지 제3 앤모스 활성 영역들
Pp1, Pp2, Pp3 : 제1 내지 제3 피모스 핀 돌출부들
Pn1, Pn2, Pn3 : 제1 내지 제3 앤모스 핀 돌출부들
Rp1, Rp2, Rp3 : 제1 내지 제3 피모스 리세스 영역들
Rn1, Rn2, Rn3 : 제1 내지 제3 앤모스 리세스 영역들
33a, 33b, 33c : 제1 내지 제3 앤모스 반도체 층들
42a, 42b, 42c : 제1 내지 제3 피모스 반도체 층들
51 : 층간 절연 막
57a, 57b, 57c : 제1 내지 제3 피모스 게이트 구조체들
63a, 63b, 63c : 제1 내지 제3 앤모스 게이트 구조체들
68p1, 68p2, 68p3, 68n1, 68n2, 68n3 : 실리사이드들
72p1, 72p2, 72p3, 72n1, 72n2, 72n3 : 콘택 구조체들

Claims (20)

  1. 제1 영역 및 제2 영역을 갖는 반도체 기판;
    상기 반도체 기판의 상기 제1 영역 내의 제1 트랜지스터 영역; 및
    상기 반도체 기판의 상기 제2 영역 내의 제2 트랜지스터 영역을 포함하되,
    상기 제1 트랜지스터 영역은,
    상기 반도체 기판 상에 배치되며, 제1 핀 돌출부들 및 상기 제1 핀 돌출부들 사이의 제1 리세스 영역을 갖는 제1 활성 영역;
    상기 제1 핀 돌출부들 상에 배치되는 제1 게이트 구조체들; 및
    상기 제1 리세스 영역 상에 배치되는 제1 반도체 층을 포함하고,
    상기 제2 트랜지스터 영역은,
    상기 반도체 기판 상에 배치되며, 제2 핀 돌출부들 및 상기 제2 핀 돌출부들 사이의 제2 리세스 영역을 갖고, 상기 제1 활성 영역과 동일한 도전형을 갖는 제2 활성 영역;
    상기 제2 핀 돌출부들 상에 배치되는 제2 게이트 구조체들; 및
    상기 제2 리세스 영역 상에 배치되는 제2 반도체 층을 포함하고,
    상기 제1 게이트 구조체들 사이의 이격 거리는 상기 제2 게이트 구조체들 사이의 이격 거리와 동일하고,
    상기 제2 핀 돌출부들의 상부면들과 상기 제2 리세스 영역의 바닥면 사이의 높이 차이는 상기 제1 핀 돌출부들의 상부면들과 상기 제1 리세스 영역의 바닥면 사이의 높이 차이 보다 크고,
    상기 제1 트랜지스터 영역의 면적의 밀도는 상기 제2 트랜지스터 영역의 면적의 밀도보다 더 큰 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 반도체 층의 상부면은 상기 제2 반도체 층의 상부면 보다 높은 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제2 반도체 층은 상기 제1 반도체 층 보다 큰 폭을 갖는 반도체 소자.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제1 및 제2 반도체 층들은 서로 동일한 물질로 형성된 에피택시얼 층인 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 반도체 층들은 상기 제1 및 제2 활성 영역들과 다른 도전형을 갖는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제1 및 제2 반도체 층들의 각각은 저농도 불순물 영역 및 상기 저농도 불순물 영역 상의 고농도 불순물 영역을 포함하는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 제1 핀 돌출부들의 각각은 상기 제1 게이트 구조체들과 마주보는 상부면 및 상기 제1 게이트 구조체들과 마주보며 서로 대향하는 양 측면들을 갖고,
    상기 제2 핀 돌출부들의 각각은 상기 제2 게이트 구조체들과 마주보는 상부면 및 상기 제2 게이트 구조체들과 마주보며 서로 대향하는 양 측면들을 갖는 반도체 소자.
  9. 반도체 기판 상에 배치되며 제1 도전형을 갖는 제1 및 제2 활성 영역들을 한정하는 소자분리 영역, 상기 제1 활성 영역은 복수의 제1 핀 돌출부들 및 상기 제1 핀 돌출부들 사이의 제1 리세스 영역을 갖고, 상기 제2 활성 영역은 복수의 제2 핀 돌출부들 및 상기 복수의 제2 핀 돌출부들 사이의 제2 리세스 영역을 갖고;
    상기 복수의 제1 핀 돌출부들 상에 배치되는 복수의 제1 게이트 구조체들;
    상기 복수의 제2 핀 돌출부들 상에 배치되는 복수의 제2 게이트 구조체들;
    상기 제1 리세스 영역 상에 배치되는 제1 반도체 층; 및
    상기 제2 리세스 영역 상에 배치되는 제2 반도체 층을 포함하되,
    상기 복수의 제1 게이트 구조체들 사이의 이격 거리는 상기 복수의 제2 게이트 구조체들 사이의 이격 거리와 동일하고,
    상기 제1 반도체 층의 바닥면과 상기 제1 핀 돌출부들의 상부면 사이의 높이 차이는 상기 제2 반도체 층의 바닥면과 상기 제2 핀 돌출부들의 상부면 사이의 높이 차이보다 작으며,
    상기 반도체 기판의 제1 영역 내의 제1 트랜지스터 영역; 및
    상기 반도체 기판의 제2 영역 내의 제2 트랜지스터 영역을 더 포함하되,
    상기 제1 활성 영역, 상기 제1 게이트 구조체들 및 상기 제1 반도체 층은 상기 제1 트랜지스터 영역 내에 배치되고,
    상기 제2 활성 영역, 상기 제2 게이트 구조체들 및 상기 제2 반도체 층은 상기 제2 트랜지스터 영역 내에 배치되고,
    상기 제1 영역 내의 상기 제1 트랜지스터 영역의 면적의 밀도는 상기 제2 영역 내의 상기 제2 트랜지스터 영역의 면적의 밀도 보다 큰 반도체 소자.
  10. 삭제
  11. 제 9 항에 있어서,
    상기 제1 반도체 층의 상부면은 상기 제1 게이트 구조체들 사이에 위치하는 반도체 소자.
  12. 제1 영역 및 제2 영역을 갖는 반도체 기판;
    상기 반도체 기판의 상기 제1 영역 내의 제1 피모스 트랜지스터 영역; 및
    상기 반도체 기판의 상기 제2 영역 내의 제2 피모스 트랜지스터 영역을 포함하되,
    상기 제1 피모스 트랜지스터 영역은 상기 반도체 기판 상의 제1 피모스 활성 영역의 제1 피모스 핀 돌출부들과 중첩하는 제1 피모스 게이트 구조체들 및 상기 제1 피모스 핀 돌출부들 사이의 제1 피모스 리세스 영역 상에 배치되는 제1 피모스 반도체 층을 포함하고,
    상기 제2 피모스 트랜지스터 영역은 상기 반도체 기판 상의 제2 피모스 활성 영역의 제2 피모스 핀 돌출부들과 중첩하는 제2 피모스 게이트 구조체들 및 상기 제2 피모스 핀 돌출부들 사이의 제2 피모스 리세스 영역 상에 배치되는 제2 피모스 반도체 층을 포함하고,
    상기 제1 피모스 게이트 구조체들 사이의 이격거리와 상기 제2 피모스 게이트 구조체들 사이의 이격거리는 동일하고,
    상기 제2 피모스 리세스 영역은 상기 제1 피모스 리세스 영역 보다 깊으며,
    상기 제1 영역 내의 상기 제1 피모스 트랜지스터 영역의 면적의 밀도는 상기 제2 영역 내의 상기 제2 피모스 트랜지스터 영역의 면적의 밀도 보다 큰 반도체 소자.
  13. 삭제
  14. 제 12 항에 있어서,
    상기 제1 피모스 반도체 층의 상부면은 상기 제2 피모스 반도체 층의 상부면 보다 높은 반도체 소자.
  15. 제 12 항에 있어서,
    상기 반도체 기판의 제3 영역 내의 제3 피모스 트랜지스터 영역을 더 포함하되,
    상기 제3 피모스 트랜지스터 영역은 상기 반도체 기판 상의 제3 피모스 활성 영역의 제3 피모스 핀 돌출부들과 중첩하는 제3 피모스 게이트 구조체들 및 상기 제3 피모스 핀 돌출부들 사이의 제3 피모스 리세스 영역 상에 배치되는 제3 피모스 반도체 층을 포함하는 반도체 소자.
  16. 제 15 항에 있어서,
    상기 제3 피모스 게이트 구조체들 사이의 이격 거리는 상기 제1 피모스 게이트 구조체들 사이의 이격 거리와 동일하고,
    상기 제3 피모스 리세스 영역은 상기 제2 피모스 리세스 영역 보다 깊은 반도체 소자.
  17. 제 15 항에 있어서,
    상기 반도체 기판의 상기 제1 영역 내의 제1 앤모스 트랜지스터 영역; 및
    상기 반도체 기판의 상기 제2 영역 내의 제2 앤모스 트랜지스터 영역을 더 포함하되,
    상기 제1 앤모스 트랜지스터 영역은 상기 반도체 기판의 제1 앤모스 활성 영역의 제1 앤모스 핀 돌출부들과 중첩하는 제1 앤모스 게이트 구조체들, 및 상기 제1 앤모스 핀 돌출부들 사이의 제1 앤모스 리세스 영역 상에 배치되는 제1 앤모스 반도체 층을 포함하고,
    상기 제2 앤모스 트랜지스터 영역은 상기 반도체 기판의 제2 앤모스 활성 영역의 제2 앤모스 핀 돌출부들과 중첩하는 제2 앤모스 게이트 구조체들, 및 상기 제2 앤모스 핀 돌출부들 사이의 제2 앤모스 리세스 영역 상에 배치되는 제2 앤모스 반도체 층을 포함하고,
    상기 제1 앤모스 게이트 구조체들 사이의 이격 거리는 상기 제2 앤모스 게이트 구조체들 사이의 이격 거리와 동일하고,
    상기 제1 앤모스 리세스 영역은 상기 제2 앤모스 리세스 영역 보다 깊은 반도체 소자.
  18. 제 17 항에 있어서,
    상기 제2 영역 내의 상기 제2 앤모스 트랜지스터 영역의 면적의 밀도는 상기 제1 영역 내의 상기 제1 앤모스 트랜지스터 영역의 면적의 밀도 보다 큰 반도체 소자.
  19. 제 17 항에 있어서,
    상기 제1 및 제2 피모스 리세스 영역들은 상기 제1 및 제2 앤모스 리세스 영역들 보다 깊은 반도체 소자.
  20. 제 17 항에 있어서,
    상기 반도체 기판의 상기 제3 영역 내의 제3 앤모스 트랜지스터 영역을 더 포함하되,
    상기 제3 앤모스 트랜지스터 영역은 상기 반도체 기판의 제3 앤모스 활성 영역의 제3 앤모스 핀 돌출부들과 중첩하는 제3 앤모스 게이트 구조체들, 및 상기 제3 앤모스 핀 돌출부들 사이의 제3 앤모스 리세스 영역 상에 배치되는 제3 앤모스 반도체 층을 포함하되,
    상기 제3 영역 내의 상기 제3 앤모스 트랜지스터 영역의 면적의 밀도는 상기 제2 영역 내의 상기 제2 앤모스 트랜지스터 영역의 면적의 밀도 보다 크고,
    상기 제2 앤모스 리세스 영역은 상기 제3 앤모스 리세스 영역 보다 깊은 반도체 소자.
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