KR102083493B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 제 1 영역과 제 2 영역을 포함하는 기판을 준비하고, 상기 제 1 영역 및 제 2 영역에 액티브 핀들을 형성하고, 상기 액티브 핀들과 교차하고, 상기 액티브 핀들의 측면들과 마주하는 면들을 가지는 게이트 전극들을 형성하고, 상기 액티브 핀들을 덮는 오즈(off-set zero) 절연막을 형성하고, 상기 제 1 영역을 덮는 제 1 잔류 식각 방지막 및 제 1 하드 마스크 패턴을 형성하고, 상기 제 2 영역의 액티브 핀들에 제 1 불순물을 주입하고, 상기 제 1 하드 마스크 패턴 및 제 1 잔류 식각 방지막을 제거하고, 제 2 영역을 덮는 제 2 잔류 식각 방지막 및 제 2 하드 마스크 패턴을 형성하고, 상기 제 1 영역의 액티브 핀에 제 2 불순물을 주입하고, 상기 제 2 잔류 식각 방지막 및 제 2 하드 마스크 패턴을 제거하는 것을 포함하는 반도체 소자의 제조방법이 제안된다.

Description

반도체 소자의 제조방법{Manufacturing method of a semiconductor device}
본 발명은 Fin-FET들을 포함하는 비휘발성 메모리 반도체 소자의 제조방법에 관한 것으로, 비휘발성 메모리 반도체 소자에 포함되는 p형 트랜지스터들과 n형 트랜지터들의 문턱 전압 조정용 이온 주입공정을 포함하는 비휘발성 메모리 반도체 소자의 제조방법에 관한 것이다.
최근의 모바일 제품에 장착되는 반도체 칩들은 초소형화 고집적화를 지향하고 있고, 이를 만족하기 위해 반도체 소자의 고집적화가 요구되고 있다.
반도체 소자를 구성하는 트랜지스터들의 크기가 작아짐에 따라, 트랜지스터들을 제작하기 위한 패터닝 공정 및 이온 주입 공정용 마스크로, 기존의 PR막을 사용하는 대신 수직 프로파일이 양호한 대체 물질을 사용한 기술들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는, 유기막을 이온 주입 마스크로 사용한 이온 주입 공정들 포함하는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명이 해결하고자 다른 과제는, 단일 기판에 다양한 레벨의 문턱 전압을 가지는 트랜지스터들을 형성할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조방법은 제 1 영역과 제 2 영역을 포함하는 기판을 준비하고, 상기 제 1 영역 및 제 2 영역에 액티브 핀들을 형성하고, 상기 액티브 핀들과 교차하고, 상기 액티브 핀들의 측면들과 마주하는 면들을 가지는 게이트 전극들을 형성하고, 상기 액티브 핀들을 덮는 오즈(off-set zero) 절연막을 형성하고, 상기 제 1 영역을 덮는 제 1 하드 마스크 패턴을 형성하고, 상기 제 2 영역의 액티브 핀들에 제 1 불순물을 주입하고, 상기 제 1 하드 마스크 패턴을 제거하고, 제 2 영역을 덮는 제 2 하드 마스크 패턴을 형성하고, 상기 제 1 영역의 액티브 핀들에 제 2 불순물을 주입하고, 상기 제 2 하드 마스크 패턴을 제거하는 것을 포함할 수 있다.
상기 오즈 절연막은 실리콘 질화막을 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 상기 게이트 전극과 액티브 핀들 사이에 게이트 절연막을 형성하는 것을 더 포함 할 수 있다.
상기 제 1 하드 마스크 패턴을 형성하는 것은, 상기 오즈 절연막의 상부에 제 1 하드 마스크막, 제 1 하드 마스크 버퍼막, 및 제 1 PR막을 순차 형성하고, 상기 제 1 PR막을 이용한 사진 식각 공정으로, 제 1 하드 마스크 버퍼막을 상기 제 1 영역을 덮는 상기 제 1 하드 마스크 버퍼 패턴으로 형성하고, 상기 제 1 하드 마스크 버퍼 패턴을 식각 마스크로 하여, 상기 제 1 하드 마스크 막을 상기 제 1 하드 마스크 패턴으로 형성하고, 상기 제 1 하드 마스크 버퍼 패턴을 제거하는 것을 포함할 수 있다.
상기 제 1 하드 마스크막은 실리콘 유기막을 포함하고, 상기 제 1 하드 마스크 버퍼막은 실리콘 산화막을 포함할 수 있다.
상기 제 1 하드 마스크 막을 형성하는 것은 스핀 코팅 공정을 포함하고, 상기 제 1 하드 마스크 버퍼막을 형성하는 것은 ALD(atomic layer deposition) 공정을 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 상기 오즈 절연막의 상면에 식각 방지막을 형성하는 것을 더 포함할 수 있다.
상기 식각 방지막은 폴리 실리콘막을 포함할 수 있다.
상기 제 1 하드 마스크 버퍼 패턴을 제거하는 동안, 상기 제 2 영역의 식각 방지막이 제거되고, 상기 제 1 영역을 포함한 나머지 영역에 잔류 식각 방지막이 남아 있는 것을 포함할 수 있다.
상기 제 2 하드 마스크 패턴을 제거한 후, 상기 잔류 식각 방지막을 제거하는 것을 더 포함할 수 있다.
상기 제 1 불순물과 제 2 불순물은 경사각을 가지고 사방에서 상기 액티브 핀들에 주입되는 것을 포함할 수 있다.
상기 제 1 불순물과 제 2 불순물은 상기 게이트 전극들과 마주하는 액티브 핀들의 상면과 측면들에 주입되는 것을 포함할 수 있다.
상기 제 2 하드 마스크 패턴을 제거한 후, 기판에 어닐링 공정을 수행하는 것을 더 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 제 1 영역과 제 2 영역을 포함하는 기판을 준비하고, 상기 제 1 영역 및 제 2 영역에 액티브 핀들을 형성하고,
상기 액티브 핀들과 교차하고, 상기 액티브 핀들의 측면들과 마주하는 면들을 가지는 게이트 전극들을 형성하고, 상기 액티브 핀들을 덮는 오즈(off-set zero) 절연막을 형성하고, 상기 제 1 영역을 덮는 제 1 잔류 식각 방지막 및 제 1 하드 마스크 패턴을 형성하고, 상기 제 2 영역의 액티브 핀들에 제 1 불순물을 주입하고, 상기 제 1 하드 마스크 패턴 및 제 1 잔류 식각 방지막을 제거하고, 제 2 영역을 덮는 제 2 잔류 식각 방지막 및 제 2 하드 마스크 패턴을 형성하고, 상기 제 1 영역의 액티브 핀에 제 2 불순물을 주입하고, 상기 제 2 잔류 식각 방지막 및 제 2 하드 마스크 패턴을 제거하는 것을 포함할 수 있다.
상기 제 1 잔류 식각 방지막 및 제 1 하드 마스크 패턴을 형성하는 것은, 상기 오즈 절연막의 상부에 제 1 식각 방지막, 제 1 하드 마스크막, 제 1 하드 마스크 버퍼막, 및 제 1 PR막을 순차 형성하고, 상기 제 1 PR막을 이용한 패터닝 공정으로, 제 1 하드 마스크 버퍼막을 상기 제 1 영역을 덮는 하드 마스크 버퍼 패턴으로 형성하고,
상기 제 1 하드 마스크 버퍼 패턴을 식각 마스크로 하여, 상기 제 1 하드 마스크막을 제 1 하드 마스크 패턴으로 형성하고, 상기 제 1 하드 마스크 버퍼 패턴과 상기 제 2영역의 제 1 식각 방지막을 제거하여, 상기 제 1 하드 마스크 패턴의 하부에 제 1 잔류 식각 방지막을 형성하는 것을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 의한 반도체 소자의 제조방법은 이온 주입 공정 시, 수직 프로 파일이 양호한 유기막(하드 마스크 패턴)을 마스크로 사용함으로써, 깊은 곳에 위치한 이온 주입 영역을 정확히 규정할 수 있다.
본 발명에 의한 반도체 소자의 제조방법은, 액티브 핀들을 덮는 상기 오즈(off-set zero) 절연막의 상부에 식각 방지막을 더 구성함으로써, 불순물 주입 공정을 반복하는 동안 진행되는 습식 식각 공정에 의해 오즈 절연막이 깍이는 불량을 방지할 수 있다.
따라서, 이온 주입 공정이 반복 수행되는 동안 공정 불량 없이 단일 기판에 다양한 레벨의 문턱전압을 가지는 트랜지스터들을 제작할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 개념적인 평면도이다.
도 2a는 도 1의 Ⅰ- I', Ⅱ-Ⅱ'를 절단한 단면도 이고, 도 2b와 도 2c는 각각 도 1의 Ⅲ-Ⅲ, IV-IV를 따라 절단한 단면도이다.
도 3a 내지 도 17a는 도 1의 Ⅰ- I', Ⅱ-Ⅱ'를 절단하고, 도 3b 내지 도 17b와 도3c 내지 도17c는 각각 도 1의 Ⅲ-Ⅲ', IV-IV'를 따라 절단하여, 본 발명의 일 실시예에 의한 공정 순서에 따라 도시한 공정 단면도들이다.
도 18a 내지 도 26a는 도 1의 Ⅰ- I', Ⅱ-Ⅱ'를 절단하고, 도18b 내지 26b와 18c 내지 26c는 각각 도 1의 Ⅲ-Ⅲ', IV-IV'를 따라 절단하여, 본 발명의 일 실시예에 의한 공정 순서에 따라 도시한 공정 단면도들이다.
도 27a 내지 도 36a는 도 1의 Ⅰ- I', Ⅱ-Ⅱ'를 절단하고, 27b 내지 36b와 27c 내지 36c는 각각 도 1의 Ⅲ-Ⅲ', IV-IV'를 따라 절단하여, 본 발명의 일 실시예에 의한 공정 순서에 따라 도시한 공정 단면도들이다.
도 37은 본 발명의 다양한 실시 예들에 의해 제조된 반도체 소자를 포함하는 본 발명의 일 실시 예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 38은 본 발명의 실시 예들에 의해 제조된 반도체 소자를 포함하는 본 발명의 일 실시 예에 의한 전자 시스템을 개념적으로 도시한 블록도이다.
도 39은 본 발명의 실시예들에 의해 제조된 반도체 소자를 포함하는 본 발명의 일 실시예에 의한 전자 시스템을 개략적으로 도시한 블록도이다.
도 40은 본 발명의 실시예들에 의해 제조된 반도체 소자를 포함하는 본 발명의 일 실시예에 의한 모바일 전자 기기를 개략적으로 도시한 도면이다.
본 발명에 의한 구성 및 그것 들을 통해서 달성하고자 하는 목적들은 아래에 기술되어 있는 실시예들과 도면들을 통해서 명확해질 것이다. 본 발명의 명세서에서 설명된 실시예들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 기술적 사상이 쉽게 전달되고 실시될 수 있도록 제공되는 것이다. 그러므로, 본 발명의 기술적 사상은 아래에 기술되어 있는 실시예들에 한정되지 않고 다양한 형태로 변형될 수 있다. 본 발명의 명세서에 첨부된 도면들에 표시된 영역들의 모양과 크기 등은 본 발명을 쉽게 이해할 수 있도록 예시한 것에 불과하며 편의를 위해 과장되어 표현될 수 있다. 따라서 도면에서 예시된 영역들은 개략적인 속성을 가지며 발명의 범주를 제한하지 않는다. 본 발명의 명세서에 있는 부호들은 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 개념적인 평면도이다.
도 1을 참조하면, 본 발명의 기술적 사상의 실시예에 따른 반도체 소자(100)는 P영역과 N영역을 포함하는 기판(102), 제 1 액티브 핀들(108a), 제 2 액티브 핀들(108b), 게이트 전극들(120a), 소자 분리막들(116a)을 포함할 수 있다.
상기 제 1 액티브 핀들(108a)은 상기 N영역(N)에 일 방향으로 형성되고, 상기 제 2 액티브 핀들(108b)은 상기 P영역(P)에 일 방향으로 형성될 수 있다. 상기 N영역(N)에 형성된 제 1 액티브 핀들(108a)은 상, 하로 이격되어 제 1 방향으로 연장된 형태이다. 상기 P영역(P)에 형성된 제 2 액티브 핀들(108b)은 제 1 방향으로 연장된 형태 이지만, 상기 제 1 액티브 핀들(108a) 보다 길이가 짧다. 상기 제 2 액티브 핀들(108b)은 P영역(P) 내에서 상, 하 및 좌, 우로 이격 될 수 있다. 이때, 상. 하로 이격된 제 2 액티브 핀들(108b)의 측면들은 수직 정렬하지 않을 수 있다.
상기 소자 분리막들(116a)은 상기 제 1 및 제 2 액티브 핀들(108a, 108b)의 각각의 영역을 규정하고, 상기 제 1 및 제 2 액티브 핀들(108a, 108b)의 각각을 전기적으로 격리(isolation)할 수 있다.
상기 게이트 전극들(120a)은 상기 제 1 액티브 핀들(108a)과 제 2 액티브 핀들(108b)을 교차하여 형성될 수 있다.
상기 상기 게이트 전극들(120a)과 제 1 및 제 2 액티브 핀들(108a, 108b)이 교차하는 영역은 트랜지스터들이 형성될 수 있다.
예를 들어, 비휘발성 메모리 소자는 두 개의 구동 트랜지스터와, 2개의 n형 트랜지스터와, 및 2개의 p형 트랜지스터로 구성된 단위셀들을 포함할 수 있다.
따라서, 비휘발성 메모리 소자의 단위셀은 도 1에 도시된 바와 같이 디자인 될 수 있다. 상세히는, 상기 게이트 전극들(120a)과 제 1 및 제 2 액티브 핀들(108a, 108b)이 교차하는 영역은 제 1 구동 트랜지스터 영역(TD1), n형 제 1 트랜지스터 영역(TN1), p형 제 1 트랜지스터 영역(TP1), 제 2 구동 트랜지스터 영역(TD2), n형 제 2 트랜지스터영역(TN2), p형 제 2 트랜지스터영역(TP2)으로 디자인 될 수 있다.
상기 기판(102)의 N영역에는 상기 제 1 구동 트랜지스터 영역(TD1), 제 2 구동 트랜지스터 영역(TD2), n형 제 1 트랜지스터 영역(TN1), 및 n형 제 2 트랜지스터 영역(TN1)이 정의될 수 있고, 상기 기판의 P영역에는 p형 제 1 트랜지스터 영역(TP1) 및 p형 제 2 트랜지스터 영역(TP2)이 정의될 수 있다.
도 2a는 도 1의 Ⅰ- I', Ⅱ-Ⅱ'를 절단한 단면도이고, 도 2b와 도 2c는 각각 도 1의 Ⅲ-Ⅲ', IV-IV'를 따라 절단한 단면도이다.
도 2a 내지 도 2c를 참조하면, 본 발명에 따른 반도체 소자는 기판(102), 소자 격리부(EIP), 소자부(EP)를 포함할 수 있다.
기판(102)은 N 영역과 P 영역을 포함할 수 있다.
소자 격리부(EIP)는 트랜치들(110), 트랜치들의 내벽에 순차 형성된 산화막(112)과 질화막 라이너(114a), 트랜치들(110)의 내부를 채우는 소자 분리막(116a)을 포함할 수 있다.
상기 소자부(EP)는 기판의 상부로 돌출된 제 1 액티브 핀들(108a), 제 2 액티브 핀들(108b), 및 상기 제 1 및 제 2 액티브 핀들(108a, 108b)을 교차하는 게이트 스택들(GS)을 포함할 수 있다.
상기 제 1 액티브 핀들(108a)과 제 2 액티브 핀들(108b)은 상기 트랜치(110)를 형성하는 공정에서 기판(102)의 표면을 리세스 함으로써, 상대적으로 돌출 형상이 될 수 있다.
상기 게이트 스택(GS)은 게이트 절연막(118a), 게이트 전극(120a), 게이트 캡핑막(136), 및 측면 스페이서(138)를 포함할 수 있다.
상기 게이트 절연막(118a)은 상기 게이트 전극(120a)과 상기 제 1 액티브 핀들 (108a)및 제 2 액티브 핀들(108b) 사이에 형성될 수 있다. 상기 게이트 전극들(120a)은 제 1 액티브 핀들(108a)과 제 2 액티브 핀들(108b)의 측면들과 마주하는 면들을 가질 수 있고 및 상기 소자 분리막(116a)의 상면에 형성될 수 있다.
상기 기판(102)은 실리콘 기판을 포함할 수 있다. 상기 소자 분리막(116a)은 실리콘 산화막을 포함할 수 있다. 상기 게이트 절연막(118a)은 실리콘 산화막을 포함할 수 있다. 상기 게이트 전극(120a)은 폴리 실리콘막을 포함할 수 있다. 상기 게이트 캡핑막(136)과 상기 측벽 스페이서(138)는 실리콘 질화막을 포함할 수 있다.
전술한 구성들을 포함하는 트랜지스터들을 형성하는 공정은 트랜지스터들의 문턱 전압을 조정하기 위한 이온주입 공정을 포함할 수 있다.
이하, 공정 도면들을 참조하여, 본 발명의 실시예들에 따른 문턱 전압 조정용 이온 주입 공정들을 포함하는 반도체 소자의 제조 방법을 설명한다.
도 3a 내지 도 17a는 도 1의 Ⅰ- I', Ⅱ-Ⅱ'를 따라 절단하고, 도 3b 내지 도 17b와 도3c 내지 도17c는 각각 도 1의 Ⅲ-Ⅲ', IV-IV'를 따라 절단하여, 본 발명의 일 실시예에 따른 공정 순서에 따라 도시한 공정 단면도들이다.
도 3a, 도 3b, 및 도 3c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100)의 제조방법은 단일 기판(102)에 P영역과 N영역을 정의(define)하고, 상기 N영역에 제 1 하드 마스크 패턴들(106a)을 형성하고, 상기 P영역에 제 2 하드 마스크 패턴들(106b)을 형성하는 것을 포함할 수 있다. 상기 P영역은 p형 트랜지스터가 형성될 영역이고, 상기 N영역은 n형 트랜지스터가 형성될 영역이다.
상기 제 1 하드 마스크 패턴들(106a) 및 제 2 하드 마스크 패턴들(106b)은 도 1에 도시된 제 1 액티브 핀들(108a)과 제 2 액티브 핀들(108b)과 동일 형태로 형성될 수 있다.
상세히는, 도 1을 참조하면, 상기 N영역에 형성된 제 1 하드 마스크 패턴들(106a)은 상. 하로 이격되어 제 1 일 방향으로 연장 형성될 수 있다. 상기 P영역에 형성된 제 2 하드 마스크 패턴들(106b)은 제 1 방향으로 연장된 형태이지만, 상기 제 1 하드 마스크 패턴들(106a) 보다 길이가 짧다. 상기 제 2 하드 마스크 패턴들(106b)은 상, 하 및 좌, 우로 이격될 수 있다. 이때, 상. 하로 이격된 패턴들의 측면들은 수직 정렬하지 않을 수 있다.
상기 기판(102)은 실리콘 기판 일 수 있다. 상기 제 1 하드 마스크 패턴들(106a) 및 제 2 하드 마스크 패턴들(106b)은 각각 적층된 산화막 패턴들(104a)과 질화막 패턴들(104b)을 포함할 수 있다. 상기 산화막 패턴들(104a)은 실리콘 산화물(SiO2)을 포함할 수 있고, 상기 질화막 패턴들(104b)은 실리콘 질화물(SiNx)을 포함할 수 있다.
상기 산화막 패턴들(104a)을 형성하는 공정은 열산화 공정(thermal oxidation)을 포함할 수 있고, 상기 질화막 패턴(104b)들을 형성하는 공정은 CVD(chemical vapor deposition)공정을 포함할 수 있다.
도 4a, 도 4b, 및 도 4c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은, 상기 기판(102)에 제 1 액티브 핀들(108a) 및 제 2 액티브 핀들(108b)을 형성하는 것을 포함할 수 있다.
상기 제 1 액티브 핀들(108a)과 상기 제 2 액티브 핀들(108b)을 형성하는 것은, 상기 제 1 하드 마스크 패턴들(106a)및 제 2 하드 마스크 패턴들(106b) 사이로 노출된 기판(102)의 표면을 일정 깊이로 리세스하여 트랜치(110)를 형성하는 것을 포함할 수 있다.
상기 제 1 액티브 핀들(108a)은 상기 제 1 하드 마스크 패턴들(106a)의 하부에 형성되고, 상기 제 2 액티브 핀들(108b)은 상기 제 2 하드 마스크 패턴들(106b)의 하부에 형성된다. 또한, 상기 제 1 액티브 핀들(108a)및 제 2 액티브 핀들(108b)은 기판(102)으로부터 돌출된 모양을 가질 수 있다.
도 5a, 도 5b, 및 도 5c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은, 상기 제 1 액티브 핀들(108a)및 제 2 액티브 핀들(108b)의 측벽에 산화막들(112)을 형성하는 것을 포함할 수 있다. 또한, 상기 산화막들(112), 제 1 하드 마스크 패턴(106a), 제 2 하드 마스크 패턴(106b) 및 상기 트랜치들(110)을 덮는 질화막(114)을 형성하는 것을 더 포함할 수 있다. 또한, 상기 트랜치들(110)을 채우면서 상기 질화막(114)을 덮는 갭필막(116)을 형성하는 것을 더 포함할 수 있다.
상기 산화막들(112)은 실리콘 산화물을 포함할 수 있고, 상기 질화막(114)은 실리콘 질화물을 포함할 수 있고, 및 상기 갭필막(116)은 실리콘 산화물을 포함할 수 있다.
상기 산화막들(112)을 형성하는 것은 열 산화 공정을 포함할 수 있다. 상기 질화막(114) 및 상기 갭필막(116)은 CVD 공정을 수행하여 형성될 수 있다.
도 6a, 도 6b, 및 도 6c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은, 상기 트랜치들(110)의 내벽을 덮는 질화막 라이너(114a)들 및 상기 트랜치들(110)을 채우는 소자 분리막들(116a)을 형성하는 것을 포함할 수 있다.
상기 질화막 라이너들(114a)과 소자 분리막들(116a)은 평탄화 공정, 습식 식각 공정들을 통해 형성될 수 있다. 상세히는, 평탄화 공정을 통해, 상기 도 5a 내지 5c에 도시된 갭필막(116)이 제거되어 상기 질화막 라이너(114)의 표면과 동일 레벨인 소자 분리막(116a)이 형성될 수 있다. 상기 질화막 라이너(114)와, 제 1 하드 마스크 패턴들(106a), 제 2 하드 마스크 패턴들(106b)이 습식 식각 방식으로 제거되어 제 1 액티브 핀들(108a)과 제 2 액티브 핀들(108b)의 상면이 노출될 수 있고, 상기 노출된 액티브 핀들(108a, 108b)과 동일레벨의 표면을 가지는 질화막 라이너(114a)를 형성할 수 있다. 다음으로, 상기 트랜치(110) 상부의 소자 분리막(116a)을 습식 식각 하여 상기 제 1 및 제 2 액티브 핀들(118a, 118b)의 표면과 동일 레벨의 표면을 가지도록 할 수 있다.
상기 평탄화 공정은 CMP(Chemical Mechanical Polishing)공정을 포함할 수 있다. 상기 습식 식각은 각 막질에 따라 정해진 통상의 습식 용액을 사용하여 수행될 수 있다.
도 7a, 도 7b, 및 도 7c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은, 상기 제 1 액티브 핀들(108a)및 제 2 액티브 핀들(108b)의 상부를 일정 높이로 노출하는 것을 포함할 수 있다.
상기 제 1 액티브 핀들(108a)및 제 2 액티브 핀들(108b)을 노출하는 것은 상기 소자 분리막들(116a), 질화막 라이너들(114a), 및 산화막들(112)을 표면으로부터 일정 깊이로 리세스 하는 것을 포함할 수 있다. 상기 소자 분리막들(116a), 질화막 라이너들(114a), 및 산화막들(112)의 표면들은 동일 레벨로 위치할 수 있다.
도 8a, 도 8b, 및 도 8c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은, 핀 산화막들(118)과 게이트 전극막(120)을 형성하는 것을 포함할 수 있다.
상기 핀 산화막들(118)은 상기 제 1 액티브 핀들(108a) 및 제 2 액티브 핀들(108b)의 표면을 덮을 수 있고, 상기 게이트 전극막(120)은 상기 핀 산화막들(118)을 포함하는 기판(102)의 전면을 덮을 수 있다.
상기 핀 산화막들(118)은 실리콘 산화막을 포함할 수 있고, 상기 게이트 전극막(120)은 폴리 실리콘막을 포함할 수 있다.
상기 실리콘 산화막은 열산화 공정을 통해 형성될 수 있다. 상기 폴리 실리콘막은 불순물이 포함된 비정질 실리콘을 증착하여 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층에 열을 가하여 결정화 하는 공정을 통해 형성될 수 있다.
도 9a, 도 9b, 및 도 9c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 게이트 절연막들(118a)과 게이트 전극들(120a)을 형성하는 것을 포함할 수 있다.
게이트 절연막들(118a)과 게이트 전극들(120a)을 형성하는 것은 도 8a 내지 도 8c에 도시된 핀 산화막들(118)과 게이트 전극막(120)을 패터닝하는 것을 포함할 수 있다.
상기 게이트 절연막들(118a)은 상기 게이트 전극들(120)과 상기 제 1 액티브 핀들(108a)과 제 2 액티브 핀들(108b) 사이에 위치할 수 있다. 상기 게이트 전극들(120a)은 도 1을 참조하면, N영역과 P영역에 각각 위치한 제 1 액티브 핀들(108a) 및 제 2 액티브 핀들(108b)들을 교차하는 방향으로 형성될 수 있다.
상기 게이트 전극들(120a)은 상기 제 1 및 제 2 액티브 핀들(108a, 108b)의 측면들과 마주하는 면들을 가질 수 있다.
도 10a, 도 10b, 및 도 10c 를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 상기 기판(102)의 전면에 오즈 (OZ: off set zero)절연막(122), 제 1 하드 마스크막(124), 제 1 하드 마스크 버퍼막(126) 및 제 1 PR막(128)을 형성하는 것을 포함할 수 있다.
상기 오즈 절연막(122)은 상기 게이트 전극(120a)을 포함하는 기판(102)의 전면에 형성될 수 있다. 상기 오즈 절연막(122)의 상부에 제 1 하드 마스크막(124), 제 1 하드 마스크 버퍼막(126), 및 제 1 PR막(128)이 순차 적층될 수 있다.
상기 오즈 절연막(122)은 실리콘 질화막을 포함할 수 있다. 상기 제 1 하드 마스크막(124)은 실리콘 유기막을 포함할 수 있다. 상기 제 1 하드 마스크 버퍼막(126)은 실리콘 산화막을 포함할 수 있다.
상기 오즈 절연막(122)은 CVD 공정으로 형성될 수 있다. 상기 제 1 하드 마스크막(124)은 실리콘 유기물질을 스핀 코팅하여 형성될 수 있고, SOH(spin on hardmask)막 이라고도 한다. 상기 제 1 하드 마스크 버퍼막(126)은 ALD(atomic layer deposition)공정으로 형성될 수 있다.
상기 오즈 절연막(122)은 이후의 공정에서 수행되는 이온 주입 공정 중 액티브 핀들의 표면이 데미지를 입는 것을 방지할 수 있고, 주입되는 불순물의 양을 조절할 수 있고, 불순물 이온 주입 공정 이후에 열처리 단계에서 주입된 불순물들이 빠져 나가는 것을 방지할 수 있다. 제 1 하드 마스크 막(124)은 이후, 공정에서 이온 주입 마스크로 사용될 수 있으며, 수직 프로파일이 양호한 특성을 가진다. 상기 제 1 하드 마스크 버퍼막(126)은 상기 제 1 하드 마스크막(124)을 패터닝하기 위한 식각 마스크로 사용될 수 있다.
도 11a, 도 11b, 및 도 11c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은, 상기 N영역을 덮는 제 1 하드 마스크 패턴(124a)과 제 1 하드 마스크 버퍼 패턴(126a)을 형성하는 것을 포함할 수 있다.
제 1 하드 마스크 버퍼 패턴(126a)은 도 10a 내지 도 10c에 도시된 제 1 PR막(128)을 이용한 사진 식각 공정을 통해 형성될 수 있다. 상기 제 1 하드 마스크 패턴(124a)은 상기 제 1 하드 마스크 버퍼 패턴(126a)을 식각 마스크로 하여 패터닝 될 수 있다.
상기 제 1 하드 마스크 패턴(124a)과 제 1 하드 마스크 버퍼 패턴(126a)은 동일 형상이고, 상, 하로 겹쳐 형성될 수 있다. 제 1 하드 마스크 패턴(124a) 및 제 1 하드 마스크 버퍼 패턴(126a)이 덮이지 않은 P영역으로 오즈 절연막(122)이 노출될 수 있다.
상기 제 1 하드 마스크 패턴(124a)을 형성하는 것은 건식 식각 공정을 포함할 수 있고, 상기 제 1 하드 마스크 버퍼 패턴(126a)을 형성하는 것은 습식 식각 공정을 포함할 수 있다. 상기 건식 식각 공정은 할로겐 플라즈마를 이용할 수 있다. 상기 습식 식각 공정은 불산(Hydrogen fluoride)과 불화 암모늄(Ammonium Fluoride)을 혼합한 식각 용액을 사용할 수 있다.
도 12a, 도 12b, 및 도 12c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은, 제 1 하드 마스크 패턴(124a)이 덮이지 않은 P영역에 불순물 이온을 주입하는 것을 포함할 수 있다.
P영역에 주입된 불순물 이온은 n형 불순물이고, n형 불순물은 5가의 인(P, phosphorus), 비소(As, arsenic), 안티몬(Sb, antimony)을 포함할 수 있다.
상기 제 2 액티브 핀들(108b)에 주입되는 불순물 이온들은 합리적으로 정해진 경사각도로 사방에서 주입될 수 있다. 상기 불순물은 노출된 오즈 절연막(122)을 통과하여 제 2 액티브 핀(108b)에 주입될 수 있다. 특히, 게이트 전극(120a)과 마주하는 제 2 액티브 핀들(108b)의 측면들 및 상면에 주입된 불순물의 주입량에 따라 p형 트랜지스터의 문턱 전압(threshold voltage)이 결정될 수 있다.
상기 불순물을 주입한 이후, 상기 제 1 하드 마스크 버퍼 패턴(114a)을 제거할 수 있다. 앞서 언급한 습식 식각 방식을 이용하여 제거할 수 있다. 본 공정에서는 불순물을 주입한 후, 상기 제 1 하드 마스크 버퍼패턴(116a)을 제거하는 공정을 설명하였으나, 상기 제 1 하드 마스크 버퍼 패턴(116a)을 먼저 제거한 후, 불순물 주입 공정을 수행할 수 도 있다.
도 13a, 도 13b, 및 도 13c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은, 도 12a 내지 도 12c에 도시된 제 1 하드 마스크 패턴(124a)을 제거하는 것을 포함할 수 있다. 상기 제 1 하드 마스크 패턴(124a)을 제거하면, N영역과 P 영역을 덮는 오즈 절연막(122)이 노출될 수 있다.
도 14a, 도 14b, 및 도 14c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 상기 오즈 절연막(122)의 상면에 제 2 하드 마스크막(130), 제 2 하드 마스크 버퍼막(132) 및 제 2 PR막(134)을 순차 적층하는 것을 포함할 수 있다.
상기 제 2 하드 마스크막(130)은 앞서 언급한 실리콘 유기막을 포함할 수 있다. 제 2 하드 마스크 버퍼막(132)은 실리콘 산화막을 포함할 수 있다.
도 15a, 도 15b, 및 도 15c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 상기 P영역을 덮는 제 2 하드 마스크 패턴(130a)및 제 2 하드 마스크 버퍼 패턴(132a)을 형성하는 것을 포함할 수 있다.
상기 제 2 하드 마스크 버퍼 패턴(132a)은 도 14a 내지 도 14c에 도시된 제 2 PR막(134)을 이용한 사진 식각 공정을 통해 형성될 수 있다. 상기 제 2 하드 마스크 패턴(130a)은 상기 제 2 하드 마스크 버퍼 패턴(132a)을 식각 마스크로 하여 패터닝 될 수 있다.
따라서. 상기 제 2 하드 마스크 패턴(130a)과 제 2 하드 마스크 버퍼 패턴(132a)은 동일 형상이고, 및 상, 하로 겹쳐 형성될 수 있다. 상기 제 2 하드 마스크 패턴(130a)이 덮이지 않은 N영역으로 오즈 절연막(122)이 노출될 수 있다.
도 16a, 도 16b, 및 도 16c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 상기 N 영역에 불순물 이온을 주입하는 것을 포함할 수 있다.
상기 N영역에 주입된 불순물은 p형 불순물 이고, 상기 p형 불순물은 3가의 붕소(B, boron), 인듐(In, indium), 갈륨(Ga, gallium)을 포함할 수 있다.
상기 제 1 액티브 핀들(108a)에 주입된 불순물 이온들은 합리적으로 정해진 경사각도로 사방에서 주입될 수 있다. 상기 불순물 이온들은 노출된 오즈 절연막(122)을 통과하여 제 1 액티브 핀(108b)에 주입될 수 있다. 특히, 게이트 전극(120a)과 마주하는 제 1 액티브 핀들(108a)의 측면들 및 상면에 주입된 불순물의 주입량에 따라 n형 트랜지스터의 문턱 전압(threshold voltage)이 결정될 수 있다.
상기 불순물을 주입한 이후, 상기 제 2 하드 마스크 버퍼 패턴(132a)을 제거할 수 있다. 본 공정에서는 불순물을 주입한 후, 상기 제 2 하드 마스크 버퍼 패턴(132a)을 제거하는 공정을 설명하였으나, 상기 제 2 하드 마스크 버퍼 패턴(132a)을 먼저 제거한 후, 불순물 주입 공정을 수행할 수 있다.
도 17a, 도 17b, 및 도 17c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은, 도 16a 내지 도16c에 도시된 제 2 하드 마스크 패턴(130a)을 제거하는 것을 포함할 수 있다. 제 2 하드 마스크 패턴(130a)을 제거한 후, 어닐링 공정을 수행할 수 있다. 어닐링 공정 동안 불순물 이온의 확산이 일어나 게이트 전극(120a)과 마주하는 제 1 및 제 2 액티브 핀들(108a, 108b)의 영역에 주입된 불순물들이 고르게 분포할 수 있다. 상기 오즈 절연막(122)은 이후에 제거될 수 있다.
다음으로, 상기 게이트 전극(120a)의 상부에 게이트 캡핑막(136)과, 상기 게이트 전극(120a)의 양측에 측벽 스페이서(138)를 형성하는 것을 더 포함할 수 있다. 상기 측벽 스페이서(138)의 주변으로 제 1 액티브 핀(108a)및 제 2 액티브 핀(108b)이 노출될 수 있다.
상기 게이트 캡핑막(136)과 상기 측벽 스페이서(138)는 실리콘 질화막을 포함할 수 있다.
이후의 공정으로, 본 발명의 기술적 사상에 따른 반도체 소자의 제조방법은 상기 게이트 전극(120a) 양측으로 노출된 제 1 액티브 핀들(108a) 및 제 2 액티브 핀들(108b)을 리세스 하는 공정, 리세스된 부분에 에피텍셜 공정으로 폴리 실리콘을 형성하는 공정. 폴리 실리콘에 불순물을 주입하여 소스 및 드레인 영역을 형성하는 공정 등을 더 포함할 수 있다.
이상, 전술한 공정을 포함하여 본 발명의 일 실시예에 따른 반도체 소자를 제작할 수 있으며 전술한 공정에서, 불순물 이온 주입을 위한 마스크로 수직 프로파일이 양호한 SOH막인 제 1 하드 마스크막 및 제 2 하드 마스크막을 사용함으로써, 이온이 주입되는 영역을 정확히 규정할 수 있다.
도 18a 내지 도 27a는 도 1의 Ⅰ- I', Ⅱ-Ⅱ'를 따라 절단하고, 도18b 내지 27b와 18c 내지 27c는 각각 도 1의 Ⅲ-Ⅲ', IV-IV'를 따라 절단하여, 본 발명의 일 실시예에 따른 공정 순서에 따라 도시한 공정 단면도들이다.
이하, 설명하는 게이트 전극과 게이트 절연막을 형성하기 이전 공정은 앞서 설명한 도 3a 내지 도 8a, 도 3b 내지 도 8b, 및 도 3c 내지 8c의 공정들과, 이러한 공정들에 의해 형성된 구성들이 동일하므로 설명을 생략한다.
도 18a, 도 18b, 및 도 18c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 게이트 절연막들(118a)과 게이트 전극들(120a)을 형성하는 것을 포함할 수 있다.
상기 게이트 절연막들(118a)은 상기 게이트 전극들(120)과 상기 제 1 액티브 핀들(108a)과 제 2 액티브 핀들(108b) 사이에 위치할 수 있다. 상기 게이트 전극들(120a)은 도 1을 참조하면, N영역과 P영역에 각각 위치한 제 1 액티브 핀들(108a) 및 제 2 액티브 핀들(108b)을 교차하여 형성될 수 있다.
도 19a, 도19b, 및 도 19c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 기판(102)의 전면에 오즈(OZ: off set zero)절연막(122), 식각 방지막(123a), 제 1 하드 마스크막(124), 제 1 하드 마스크 버퍼막(126) 및 제 1 PR막(128)을 순차 적층하는 것을 포함할 수 있다.
상기 오즈 절연막(122)은 실리콘 질화막을 포함할 수 있다. 상기 식각 방지막(123a)은 폴리 실리콘막을 포함할 수 있다. 상기 제 1 하드 마스크막(124)은 앞서 언급한 실리콘 유기막을 포함할 수 있다. 상기 제 1 하드 마스크 버퍼막(126)은 실리콘 산화막을 포함할 수 있다.
상기 식각 방지막(123a)을 구성함으로써 이후에 수행되는 상기 하드 마스크 버퍼막(126)을 제거하는 식각 공정에서, 상기 오즈 절연막(122)에 영향을 주지 않기 때문에, 식각 용액의 선택폭이 넓어 질 수 있다.
도 20a, 도 20b, 및 도 20c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은, 상기 N영역을 덮는 제 1 하드 마스크 패턴(124a)과 제 1 하드 마스크 버퍼 패턴(126a)을 형성하는 것을 포함할 수 있다.
상기 제 1 하드 마스크 버퍼 패턴(126a)은 도 19a 내지 도 19c에 도시된 제 1 PR막(128)을 이용한 사진 식각 공정을 통해 형성될 수 있다. 상기 제 1 하드 마스크 패턴(124a)은 상기 제 1 하드 마스크 버퍼 패턴(126a)을 식각 마스크로 하여 패터닝 될 수 있다.
상기 제 1 하드 마스크 패턴(124a)이 덮이지 않은 P영역으로 상기 식각 방지막(123a)이 노출될 수 있다.
도 21a, 도 21b, 및 도 21c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자 제조방법은, 도 20a 내지 20c에 도시된 제 1 하드 마스크 버퍼 패턴(126a)을 제거하고, 제 1 하드 마스크 패턴(124a)을 마스크로 하여 P 영역에 불순물 이온을 주입하는 것을 포함할 수 있다.
상기 제 1 하드 마스크 버퍼 패턴(126a)을 제거하는 동안, 상기 P영역의 노출된 식각 방지막(123a)이 동시에 제거될 수 이다. 따라서, P 영역을 제외한 영역 즉, N영역과 기판(102)의 주변영역에 잔류 식각 방지막(123aa)이 남아 있게 된다. 또한, P영역으로 오즈 절연막(122)이 노출될 수 있다.
상기 P영역에 주입된 불순물 이온은 n형 불순물이고, n형 불순물은 5가의 인(P, phosphorus), 비소(As, arsenic), 안티몬(Sb, antimony)을 포함할 수 있다.
상기 제 2 액티브 핀들(108b)에 주입되는 불순물 이온들은 합리적으로 정해진 경사각도로 사방에서 주입될 수 있다. 상기 불순물은 노출된 오즈 절연막(122)을 통과하여 제 2 액티브 핀(108b)에 주입될 수 있다. 특히, 게이트 전극(120a)과 마주하는 제 2 액티브 핀들(108b)의 측면들과 상면에 주입된 불순물의 주입량에 따라 p형 트랜지스터의 문턱 전압(threshold voltage)이 결정될 수 있다.
도 22a, 도 22b, 및 도 22c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 도 21a 내지 도 21c에 도시된 제 1 하드 마스크 패턴(124a)을 제거하는 것을 포함할 수 있다.
상기 제 1 하드 마스크 패턴(124a)을 제거하면, N영역 및 기판(102)의 주변영역은 잔류 식각 방지막(123aa)이 노출될 수 있고, P 영역은 오즈 절연막(122)이 노출될 수 있다.
도 23a, 도 23b, 및 도 23c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 제 2 하드 마스크막(130), 제 2 하드 마스크 버퍼막(132) 및 제 2 PR막(134)을 순차 적층하는 것을 포함할 수 있다.
상기 제 2 하드 마스크막(130), 제 2 하드 마스크 버퍼막(132), 및 제 2 PR막(134)은 잔류 식각 방지막(123aa)과 오즈 절연막(122)이 노출된 기판(102)의 전면에 순차 형성될 수 있다.
상기 제 2 하드 마스크막(130)은 앞서 언급한 실리콘 유기막을 포함할 수 있다. 상기 제 1 하드 마스크 버퍼막(132)은 실리콘 산화막을 포함할 수 있다.
도 24a, 도 24b, 및 도 24c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 상기 P영역을 덮는 제 2 하드 마스크 패턴(130a)및 제 2 하드 마스크 버퍼 패턴(132a)을 형성하는 것을 포함할 수 있다.
상기 제 2 하드 마스크 패턴(130a)과 제 2 하드 마스크 버퍼 패턴(132a)은 동일 형상이고, 상, 하로 겹쳐 형성될 수 있다. 상기 제 2 하드 마스크 패턴(130a)이 덮이지 않은 N영역으로 잔류 식각 방지막(123aa)이 노출될 수 있다.
이때, 상기 제 2 하드 마스크 버퍼 패턴(132a)은 도 23a 내지 도 23c에 도시된 상기 제 2 PR막(134)을 노광하고 현상한 후, 노출된 상기 제 2 하드 마스크 버퍼막(132)을 식각하여 형성하게 된다. 이때, 상기 제 2 PR막(134)을 현상하는 공정에서 사용되는 마스크의 미스 얼라인이 발생할 수 있다. 이러한 경우, N 영역과 P영역의 경계부근에서 제 2 하드 마스크 패턴(DL)이 N영역에 남겨진 잔류 식각 방지막(123aa)의 일 측을 덮으면서 형성될 수 도 있다.
도 25a, 도 25b, 및 도 25c를 참조하면, 본 발명의 반도체 소자의 제조방법은, 도 24a 내지 도 24c에 도시된 제 2 하드 마스크 버퍼 패턴(132a)을 제거하고, 상기 N영역에 불순물 이온을 주입하는 것을 포함할 수 있다.
상기 제 2 하드 마스크 버퍼 패턴(132a)을 제거하는 동안, 상기 N 영역으로 노출된 잔류 식각 방지막(123aa)이 동시에 제거될 수 있다. 따라서, N영역에는 오즈 절연막(122)이 노출될 수 있다.
N영역에 주입된 불순물은 p형 불순물 이고, 상기 p형 불순물은 3가의 붕소(B, boron), 인듐(In, indium), 갈륨(Ga, gallium)을 포함할 수 있다.
상기 제 1 액티브 핀들(108a)에 주입되는 불순물 이온들은 합리적으로 정해진 경사각도로 사방에서 주입될 수 있다. 상기 불순물 이온들은 노출된 오즈 절연막(122)을 통과하여 제 1 액티브 핀(108a)에 주입될 수 있다. 특히, 게이트 전극(120a)과 마주하는 제 1 액티브 핀들(108a)의 측면들 및 상면에 주입된 불순물의 주입량에 따라 n형 트랜지스터의 문턱 전압(threshold voltage)이 결정될 수 있다.
본 공정에서, 상기 P영역의 제 1 하드 마스크 버퍼 패턴(132a)과 N영역에 노출된 잔류 식각 방지막(123aa)이 동시에 제거되었지만, 기판(102)의 주변 영역은 상기 제 1 하드 마스크 패턴(130a)으로 덮여있는 잔류 식각 방지막(123aa)이 존재할 수 있고, 상기 N 영역과 P영역의 경계 부근에도 앞서 언급한 제 1 하드 마스크 패턴(DL)으로 덮인 부분의 잔류 식각 방지막(123aa)이 제거되지 않고 남아 있을 수 있다.
도 26a, 도 26b, 및 도 26c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 도 25a 내지 도 25c에 도시된 제 2 하드 마스크 패턴(130a)을 제거하는 것을 포함할 수 있다. 또한, 앞서 언급한 기판에 남아 있는 잔류 식각 방지막(123aa)을 기판으로부터 모두 제거하는 공정을 더 포함할 수 있다. 따라서, N영역과 P영역을 포함하는 기판(102)의 전면에 오즈 절연막(122)이 노출될 수 있다.
다음으로, 제 2 하드 마스크 패턴(130a)을 제거한 후, 어닐링 공정을 수행하는 것을 더 포함할 수 있다. 어닐링 공정 동안 불순물 이온의 확산이 일어나 게이트 전극(120a)과 마주하는 제 1 및 제 2 액티브 핀들(108a, 108b)의 측면들 및 상면에 고르게 불순물이 분포할 수 있다.
이후의 공정에 대한 설명은 도 17a 내지 도 17c를 참조하여 설명한 공정과 동일하므로 생략한다.
도 27a 내지 도 36a는 도 1의 Ⅰ- I', Ⅱ-Ⅱ'를 절단하고, 27b 내지 36b와 27c 내지 36c는 각각 도 1의 Ⅲ-Ⅲ', IV-IV'를 따라 절단하여, 본 발명의 일 실시예에 따른 공정 순서에 따라 도시한 공정 단면도들이다.
이하 설명하는 게이트 전극과 게이트 절연막을 형성하기 이전 공정은 앞서 설명한 도 3a 내지 도 8a, 도 3b 내지 도 8b, 도 3c 내지 8c, 및 도 3d 내지 8d의 공정들과, 이러한 공정들에 의해 형성된 구성들이 동일하므로 설명을 생략한다.
도 27a, 도 27b, 및 도 27c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 게이트 절연막들(118a)과 게이트 전극들(120a)을 형성하는 것을 포함할 수 있다.
상기 게이트 절연막들(118a)은 상기 게이트 전극들(120)과 상기 제 1 액티브 핀들(108a)과 제 2 액티브 핀들(108b) 사이에 위치할 수 있다. 상기 게이트 전극들(120a)은 도 1을 참조하면, N영역과 P영역에 각각 위치한 제 1 액티브 핀들(108a) 및 제 2 액티브 핀들(108b)들을 교차하는 방향으로 형성될 수 있다.
도 28a, 도 28b, 및 도 28c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 오즈(OZ: off set zero)절연막(122), 제 1 식각 방지막(123b), 제 1 하드 마스크막(124), 제 1 하드 마스크 버퍼막(126) 및 제 1 PR막(128)을 형성하는 것을 포함할 수 있다.
상기 오즈 절연막(122)은 상기 게이트 전극(120a)을 포함하는 기판(102)의 전면에 형성될 수 있다. 상기 오즈 절연막(122)의 상부에 제 1 식각 방지막(123b), 제 1 하드 마스크막(124), 제 1 하드 마스크 버퍼막(126), 및 제 1 PR막(128)이 순차 적층될 수 있다.
상기 오즈 절연막(122)은 실리콘 질화막을 포함할 수 있다. 상기 제 1 식각 방지막(123b)은 폴리 실리콘막을 포함할 수 있다. 상기 제 1 하드 마스크막(124)은 앞서 언급한 실리콘 유기막을 포함할 수 있다. 상기 제 1 하드 마스크 버퍼막(126)은 실리콘 산화막을 포함할 수 있다.
상기 제 1 식각 방지막(123b)은 이후의 습식 식각 공정에서, 습식 용액에 의해 하부의 오즈 절연막(122)이 데미지를 입는 경우를 방지하기 위한 구성이다. 제 1 식각 방지막(123b)을 구성함으로써 이후, 패턴공정에서 식각 용액의 선택폭이 넓어 질 수 있다.
도 29a, 도 29b, 및 도 29c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자 제조방법은 상기 N영역을 덮는 제 1 하드 마스크 패턴(124a)과 제 1 하드 마스크 버퍼 패턴(126a)을 형성하는 것을 포함할 수 있다.
제 1 하드 마스크 버퍼 패턴(126a)은 도 28a 내지 도 28c에 도시된 제 1 PR막(128)을 이용한 사진 식각 공정을 통해 형성될 수 있다. 상기 제 1 하드 마스크 패턴(124a)은 상기 제 1 하드 마스크 버퍼 패턴(126a)을 식각 마스크로 하여 패터닝 될 수 있다.
상기 제 1 하드 마스크 패턴(124a)이 덮이지 않은 P 영역으로 상기 제 1 식각 방지막(123b)이 노출될 수 있다.
도 30a, 도 30b, 및 도 30c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자 제조방법은, 도 29a 내지 29c에 도시된 제 1 하드 마스크 버퍼 패턴(126a)을 제거하고, 제 1 하드 마스크 패턴(124a)을 마스크로 하여 상기 P 영역에 불순물 이온을 주입하는 것을 포함할 수 있다.
상기 제 1 하드 마스크 버퍼 패턴(126a)을 제거하는 동안, 상기 P영역의 노출된 제 1 식각 방지막(123b)이 동시에 제거될 수 있다. 따라서, P 영역을 제외한 영역 즉, N영역과 기판(102)의 주변영역에 제 1 잔류 식각 방지막(123ba)이 남아 있게 된다. 상기 P영역으로 오즈 절연막(122)이 노출될 수 있다.
상기 P영역에 주입된 불순물 이온은 n형 불순물이고, n형 불순물은 5가의 인(P, phosphorus), 비소(As, arsenic), 안티몬(Sb, antimony)을 포함할 수 있다.
상기 제 2 액티브 핀들(108b)에 주입되는 불순물 이온들은 합리적으로 정해진 경사각도로 사방에서 주입될 수 있다. 상기 불순물은 노출된 오즈 절연막(122)을 통과하여 제 2 액티브 핀(108b)에 주입될 수 있다. 특히, 게이트 전극(120a)과 마주하는 제 2 액티브 핀들(108b)의 측면들과 상면에 주입된 불순물의 주입량에 따라 p형 트랜지스터의 문턱 전압(threshold voltage)이 결정될 수 있다.
도 31a, 도 31b, 및 도 31c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 앞서, 도 31a 내지 도 31c에서 설명한 바와 같이 P영역에 불순물을 주입한 후, 제 1 하드 마스크 패턴(124a)을 제거하는 것을 포함할 수 있다.
상기 제 1 하드 마스크 패턴(124a)을 제거하면, N영역은 제 1 잔류 식각 방지막(123ba)이 노출될 수 있고, P 영역은 오즈 절연막(122)이 노출될 수 있다.
도 32a, 도 32b, 및 도 32c를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은, 앞서 도 31a 내지 도 31c에 도시된 제 1 잔류 식각 방지막(123b)을 제거하는 것을 포함할 수 있다.
상기 제 1 잔류 식각 방지막(123ba)이 제거되어, N영역과 P영역을 포함하는 기판(102)의 전면으로 오즈 절연막(122)이 노출될 수 있다.
도 33a, 도 33b, 및 도 33c를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은, 상기 오즈 절연막(122)의 상면에 제 2 식각 방지막(123c), 제 2 하드 마스크막(130), 제 2 하드 마스크 버퍼막(132), 및 제 2 PR막(134)을 순차 적층하는 것을 포함할 수 있다.
제 2 식각 방지막(123c)은 폴리 실리콘막을 포함할 수 있다. 상기 제 2 하드 마스크막(130)은 앞서 언급한 실리콘 유기막을 포함할 수 있다. 상기 제 2 하드 마스크 버퍼막(132)은 실리콘 산화막을 포함할 수 있다.
도 34a, 도 34b, 및 도 34c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조방법은, 상기 P영역을 덮는 제 2 하드 마스크 패턴(130a)과 제 2 하드 마스크 버퍼 패턴(132a)을 형성하는 것을 포함할 수 있다.
상기 제 2 하드 마스크 버퍼 패턴(132a)은 도 33a 내지 도 33c에 도시된 제 2 PR막(134)을 이용한 사진 식각 공정을 통해 형성될 수 있다. 상기 제 2 하드 마스크 패턴(130a)은 상기 제 2 하드 마스크 버퍼 패턴(132a)을 식각 마스크로 하여 패터닝 될 수 있다.
상기 제 2 하드 마스크 패턴(130a)과 제 2 하드 마스크 버퍼 패턴(132a)은 동일 형상이고, 상, 하로 겹쳐 형성될 수 있다. 제 2 하드 마스크 패턴(130a)이 덮이지 않은 N 영역으로 상기 제 2 식각 방지막(123c)이 노출될 수 있다.
도 35a, 도 35b, 및 도 35c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자 제조방법은, 도 34a 내지 도 34c에 도시된 제 2 하드 마스크 버퍼 패턴(132a)을 제거하고, N 영역에 불순물 이온을 주입하는 것을 포함할 수 있다.
상기 제 2 하드 마스크 버퍼 패턴(130a)을 제거하는 동안, 상기 N영역으로 노출된 제 2 식각 방지막(123c)이 동시에 제거될 수 있다. 따라서, N 영역을 제외한 영역 즉, P영역과 기판(102)의 주변영역에 제 2 잔류 식각 방지막(123ca)이 남아 있게 된다. 또한, N영역으로 오즈 절연막(122)이 노출될 수 있다.
상기 N영역에 주입된 p형 불순물 이고, 상기 p형 불순물은 3가의 붕소(B, boron), 인듐(In, indium), 갈륨(Ga, gallium)을 포함할 수 있다.
상기 제 1 액티브 핀들(108a)에 주입되는 불순물 이온들은 합리적으로 정해진 경사각도로 사방에서 주입될 수 있다. 상기 불순물 이온들은 노출된 오즈 절연막(122)을 통과하여 제 1 액티브 핀(108a)에 주입될 수 있다. 특히, 게이트 전극(120a)과 마주하는 제 1 액티브 핀들(108a)의 측면들 및 상면에 주입된 불순물의 주입량에 따라 n형 트랜지스터의 문턱 전압(threshold voltage)이 결정될 수 있다.
도 36a, 도 36b, 및 도 36c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자 제조방법은, 도 35a 내지 도 35c에 도시된 N영역의 제 2 하드 마스크 패턴(130a)을 제거하고, 그 하부의 제 2 잔류 식각 방지막(123ca)을 제거하는 것을 포함할 수 있다. 따라서, N영역과 P영역을 포함하는 기판(102)의 전면에 오즈 절연막(122)이 노출될 수 있다.
다음으로, 상기 제 2 하드 마스크 패턴(130a)을 제거한 후, 어닐링 공정을 수행하는 것을 더 포함할 수 있다. 어닐링 공정 동안 불순물 이온의 확산이 일어나 게이트 전극(120a)과 마주하는 제 1 및 제 2 액티브 핀들(108a, 108b)의 측면들 및 상면에 고르게 불순물이 분포할 수 있다.
이상으로 설명한 공정들 중 불순물 주입 공정들은 N 영역과 P 영역에 형성되는 n형 트랜지스터와 p형 트랜지스터의 문턱 전압을 조절하기 위한 이온 주입 공정이다.
실제로, 단일 기판(102) 내에서 서로 다른 레벨의 문턱 전압을 가지는 트랜지스터를 다수 형성할 수 있다. 이러한 경우 문턱 전압의 레벨에 따라 위의 공정을 반복하여 수행할 수 있다.
이후의 공정에 대한 설명은 도 17a 내지 도 17c를 참조하여 설명한 공정과 동일하므로 생략한다.
도 37은 본 발명의 기술적 사상의 다양한 실시 예들에 의해 제작된 반도체 소자(100)를 포함하는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 37을 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 모듈(500)은, 반도체 모듈 기판(510) 상에 실장 된 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자(100)를 포함할 수 있다. 반도체 모듈(500)은 모듈 기판(510) 상에 실장 된 마이크로프로세서(520)를 더 포함할 수 있다. 모듈 기판(510)의 적어도 한 변에는 입출력 터미널들(540)이 배치될 수 있다. 반도체 모듈(500)은 메모리 카드 또는 SSD(solid state drive)를 포함할 수 있다.
도 38은 본 발명의 기술적 사상의 실시 예들에 의해 제조된 반도체 소자(100)를 포함하는 본 발명의 기술적 사상의 일 실시 예에 의한 전자 시스템을 개념적으로 도시한 블록도이다.
도 38을 참조하면, 본 발명의 기술적 사상의 실시 예들에 의해 제작된 반도체 소자(100)는 전자 시스템(600)에 적용될 수 있다. 전자 시스템(600)은 바디(Body; 610), 마이크로 프로세서 유닛(Micro Processor Unit; 620), 파워 공급부(Power Supply; 630), 기능 유닛(Function Unit; 640), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 650)을 포함할 수 있다. 바디(610)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(616), 상기 파워 공급 유닛(630), 상기 기능 유닛(640), 및 상기 디스플레이 컨트롤러 유닛(650)은 상기 바디(610)상에 실장 또는 장착될 수 있다. 상기 바디(610)의 상면 혹은 상기 바디(610)의 외부에 디스플레이 유닛(660)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(660)은 상기 바디(610)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(650)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 공급부(630)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(620), 기능 유닛(640), 디스플레이 컨트롤러 유닛(650) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(620)은 파워 공급 유닛(630)으로부터 전압을 공급받아 기능 유닛(640)과 디스플레이 유닛(660)을 제어할 수 있다. 기능 유닛(640)은 다양한 전자 시스템(600)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(600)이 휴대폰 같은 모바일 전자 기기인 경우 상기 기능 유닛(640)은 다이얼링, 또는 외부 장치(External Apparatus; 670)와의 교신으로 상기 디스플레이 유닛(660)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 응용 실시예에서, 전자 시스템(600)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(640)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(640)은 유선 혹은 무선의 통신 유닛(Communication Unit; 680)을 통해 외부 장치(670)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(600)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(640)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 실시예들에 의해 제조된 반도체 소자(100)은 기능 유닛(640)에 포함될 수 있다.
도 39는 본 발명의 기술적 사상의 실시예들에 의해 제조된 반도체 소자(100)를 포함하는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템을 개략적으로 도시한 블록도이다.
도 39를 참조하면, 전자 시스템(700)은 본 발명의 기술적 사상의 실시예들에 의해 제조된 반도체 소자(100)를 포함할 수 있다.
전자 시스템(700)은 모바일 전자 기기 또는 컴퓨터에 적용될 수 있다. 예를 들어, 전자 시스템(700)은 메모리 시스템(712), 마이크로프로세서(714), 램(716) 및 버스(720)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(718)를 포함할 수 있다. 마이크로프로세서(714)는 전자 시스템(700)을 프로그램 및 컨트롤할 수 있다. 램(716)은 마이크로프로세서(714)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(714) 또는 램(716)은 본 발명의 기술적 사상의 실시예들에 의해 제조된 반도체 소자(100) 중 하나를 포함할 수 있다.
마이크로프로세서(714), 램(716) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(718)는 전자 시스템(700)으로 데이터를 입력하거나 또는 전자 시스템(700)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(712)은 마이크로프로세서(714) 동작용 코드들, 마이크로프로세서(714)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(712)은 컨트롤러 및 메모리를 포함할 수 있다.
도 40은 본 발명의 기술적 사상의 실시예들에 의해 제조된 반도체 소자를 포함하는 본 발명의 기술적 사상의 일 실시예에에 의한 모바일 전자 기기를 개략적으로 도시한 도면이다.
모바일 전자 기기(800)는 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의해 제조된 반도체 소자(100) 중 적어도 하나는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
102: 기판 108a: 제 1 액티브 핀
108b: 제 2 액티브 핀 110: 트랜치
118a: 게이트 절연막 120a: 게이트 전극
122: 오즈 절연막 123a: 식각 방지막
124a: 제 1 하드 마스크 패턴
126a: 제 1 하드 마스크 버퍼 패턴

Claims (10)

  1. 제 1 영역과 제 2 영역을 포함하는 기판을 준비하고,
    상기 제 1 영역 및 제 2 영역에 액티브 핀들을 형성하고,
    상기 액티브 핀들과 교차하고, 상기 액티브 핀들의 측면들과 마주하는 면들을 가지는 게이트 전극들을 형성하고,
    상기 액티브 핀들을 덮는 오즈(off-set zero) 절연막을 형성하고,
    상기 제 1 영역을 덮는 제 1 하드 마스크 패턴을 형성하고,
    상기 제 2 영역의 액티브 핀들에 제 1 불순물을 주입하고,
    상기 제 1 하드 마스크 패턴을 제거하고,
    제 2 영역을 덮는 제 2 하드 마스크 패턴을 형성하고,
    상기 제 1 영역의 액티브 핀들에 제 2 불순물을 주입하고,
    상기 제 2 하드 마스크 패턴을 제거하는 것을 포함하며,
    상기 제 1 하드 마스크 패턴을 형성하는 것은,
    상기 오즈 절연막의 상부에 제 1 하드 마스크막, 제 1 하드 마스크 버퍼막, 및 제 1 PR막을 순차 형성하고,
    상기 제 1 PR막을 이용한 사진 식각 공정으로, 제 1 하드 마스크 버퍼막을 상기 제 1 영역을 덮는 제 1 하드 마스크 버퍼 패턴으로 형성하고,
    상기 제 1 하드 마스크 버퍼 패턴을 식각 마스크로 하여, 상기 제 1 하드 마스크막을 상기 제 1 하드 마스크 패턴으로 형성하고,
    상기 제 1 하드 마스크 버퍼 패턴을 제거하는 것을 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 오즈 절연막은 실리콘 질화막을 포함하는 반도체 소자의 제조방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 하드 마스크막은 실리콘 유기막을 포함하고, 상기 제 1 하드 마스크 버퍼막은 실리콘 산화막을 포함하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 오즈 절연막의 상면에 식각 방지막을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 제 1 하드 마스크 버퍼 패턴을 제거하는 동안, 상기 제 2 영역의 식각 방지막이 제거되고, 상기 제 1 영역을 포함한 나머지 영역에 잔류 식각 방지막이 남아 있는 것을 포함하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 제 2 하드 마스크 패턴을 제거한 후, 상기 잔류 식각 방지막을 제거하는 것을 더 포함하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 제 1 불순물과 제 2 불순물은 상기 액티브 핀들에 경사각을 가지고 사방에서 주입되는 것을 포함하는 반도체 소자의 제조방법.
  9. 제 1 영역과 제 2 영역을 포함하는 기판을 준비하고,
    상기 제 1 영역 및 제 2 영역에 액티브 핀들을 형성하고,
    상기 액티브 핀들과 교차하고, 상기 액티브 핀들의 측면들과 마주하는 면들을 가지는 게이트 전극들을 형성하고,
    상기 액티브 핀들을 덮는 오즈(off-set zero) 절연막을 형성하고,
    상기 제 1 영역을 덮는 제 1 잔류 식각 방지막 및 제 1 하드 마스크 패턴을 형성하고,
    상기 제 2 영역의 액티브 핀들에 제 1 불순물을 주입하고,
    상기 제 1 하드 마스크 패턴 및 제 1 잔류 식각 방지막을 제거하고,
    제 2 영역을 덮는 제 2 잔류 식각 방지막 및 제 2 하드 마스크 패턴을 형성하고,
    상기 제 1 영역의 액티브 핀에 제 2 불순물을 주입하고,
    상기 제 2 잔류 식각 방지막 및 제 2 하드 마스크 패턴을 제거하는 것을 포함하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 제 1 잔류 식각 방지막 및 제 1 하드 마스크 패턴을 형성하는 것은,
    상기 오즈 절연막의 상부에 제 1 식각 방지막, 제 1 하드 마스크막, 제 1 하드 마스크 버퍼막, 및 제 1 PR막을 순차 형성하고,
    상기 제 1 PR막을 이용한 패터닝 공정으로, 제 1 하드 마스크 버퍼막을 상기 제 1 영역을 덮는 제 1 하드 마스크 버퍼 패턴으로 형성하고,
    상기 제 1 하드 마스크 버퍼 패턴을 식각 마스크로 하여, 상기 제 1 하드 마스크막을 제 1 하드 마스크 패턴으로 형성하고,
    상기 제 1 하드 마스크 버퍼 패턴과 상기 제 2영역의 제 1 식각 방지막을 제거하여, 상기 제 1 하드 마스크 패턴의 하부에 제 1 잔류 식각 방지막을 형성하는 것을 포함하는 반도체 소자의 제조방법.
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