KR20160116217A - 전계 효과 트랜지스터를 포함하는 반도체 소자 - Google Patents

전계 효과 트랜지스터를 포함하는 반도체 소자 Download PDF

Info

Publication number
KR20160116217A
KR20160116217A KR1020150043087A KR20150043087A KR20160116217A KR 20160116217 A KR20160116217 A KR 20160116217A KR 1020150043087 A KR1020150043087 A KR 1020150043087A KR 20150043087 A KR20150043087 A KR 20150043087A KR 20160116217 A KR20160116217 A KR 20160116217A
Authority
KR
South Korea
Prior art keywords
gate
gate structure
active
logic cell
active patterns
Prior art date
Application number
KR1020150043087A
Other languages
English (en)
Other versions
KR102318393B1 (ko
Inventor
윤창섭
유정균
박영준
이정효
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150043087A priority Critical patent/KR102318393B1/ko
Priority to US15/050,607 priority patent/US9799674B2/en
Priority to CN201610149440.2A priority patent/CN106024784B/zh
Publication of KR20160116217A publication Critical patent/KR20160116217A/ko
Priority to US15/786,864 priority patent/US10109645B2/en
Application granted granted Critical
Publication of KR102318393B1 publication Critical patent/KR102318393B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66037—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66045—Field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate

Abstract

반도체 소자는, 기판 상에 제1 방향으로 서로 이격된 활성 영역들을 정의하는 제1 소자분리막, 상기 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향으로 배열되어 상기 제1 소자분리막에 연결되고, 상기 활성 영역들의 각각의 내에 상기 기판으로부터 돌출된 복수 개의 활성 패턴들을 정의하는 제2 소자분리막들, 및 상기 제2 방향으로 연장되고 상기 활성 영역들 사이의 상기 제1 소자분리막 상에 제공되는 게이트 구조체을 포함한다. 상기 제2 소자분리막의 상면의 높이는 상기 활성 패턴들의 상면들의 높이보다 낮고, 상기 제1 소자분리막의 상면의 높이는 상기 활성 패턴들의 상기 상면들의 상기 높이보다 높다. 상기 게이트 구조체의 하면의 적어도 일부의 높이는 상기 활성 패턴들의 상기 상면들의 상기 높이보다 높다.

Description

전계 효과 트랜지스터를 포함하는 반도체 소자{SEMICONDUCTOR DEVICES INCLUDING FIELD EFFECT TRANSISTORS}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 복수의 로직 셀들을 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 다양한 특성을 갖는 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 반도체 소자는, 기판 상에 제1 방향으로 서로 이격된 활성 영역들을 정의하는 제1 소자분리막; 상기 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향으로 배열되어 상기 제1 소자분리막에 연결되고, 상기 활성 영역들의 각각의 내에 상기 기판으로부터 돌출된 복수 개의 활성 패턴들을 정의하는 제2 소자분리막들; 및 상기 제2 방향으로 연장되고 상기 활성 영역들 사이의 상기 제1 소자분리막 상에 제공되는 게이트 구조체을 포함할 수 있다. 상기 제2 소자분리막의 상면의 높이는 상기 활성 패턴들의 상면들의 높이보다 낮고, 상기 제1 소자분리막의 상면의 높이는 상기 활성 패턴들의 상기 상면들의 상기 높이보다 높을 수 있다. 상기 게이트 구조체의 하면의 적어도 일부의 높이는 상기 활성 패턴들의 상기 상면들의 상기 높이보다 높을 수 있다.
일 실시예에 따르면, 상기 게이트 구조체의 상기 하면의 상기 적어도 일부는 상기 제1 소자분리막의 상기 상면과 접할 수 있다.
일 실시예에 따르면, 상기 게이트 구조체는 상기 활성 패턴들로부터 이격되고, 상기 게이트 구조체의 상기 하면은 상기 제1 소자분리막의 상기 상면과 접할 수 있다.
일 실시예에 따르면, 상기 게이트 구조체의 상기 하면의 일부는 상기 제2 방향으로 서로 이격된 상기 활성 패턴들의 단부들과 접할 수 있다. 상기 게이트 구조체의 상기 하면의 다른 일부는 상기 제1 소자분리막의 상기 상면과 접할 수 있다.
일 실시예에 따르면, 상기 게이트 구조체는 상기 제2 방향으로 연장되는 게이트 전극 및 상기 게이트 전극의 하면을 따라 연장되는 게이트 절연 패턴을 포함할 수 있다. 상기 게이트 전극은 도전 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 절연 패턴의 하면의 적어도 일부는 상기 제1 소자분리막의 상기 상면과 접할 수 있다.
일 실시예에 따르면, 상기 게이트 구조체는 제1 게이트 구조체일 수 있다. 본 발명에 따른 반도체 소자는 상기 제2 방향으로 연장되고 상기 활성 영역들 상에 제공되는 제2 게이트 구조체들을 더 포함할 수 있다. 상기 제2 게이트 구조체들 각각은, 상기 제2 방향으로 서로 이격되는 상기 활성 패턴들을 가로지를 수 있다.
본 발명에 따른 반도체 소자는, 상기 제2 게이트 구조체들 각각의 양 측의 상기 활성 패턴들에 제공되는 소스/드레인 영역들을 더 포함할 수 있다. 상기 제1 게이트 구조체는 상기 제1 소자분리막에 의해 상기 소스/드레인 영역들 중 인접하는 소스/드레인 영역으로부터 전기적으로 절연될 수 있다.
본 발명에 따른 반도체 소자는, 상기 제2 방향으로 서로 인접하는 제1 로직 셀 및 제2 로직 셀을 포함할 수 있다. 상기 제1 소자분리막은 상기 제1 로직 셀 내에 제공되어 상기 활성 영역들을 정의할 수 있다. 상기 게이트 구조체는 상기 제2 방향으로 연장되어 상기 제2 로직 셀의 활성 패턴을 가로지를 수 있다.
본 발명에 따른 반도체 소자는, 상기 게이트 구조체의 양 측에 위치하는, 상기 제2 로직 셀의 상기 활성 패턴의 부분들에 제공되는 소스/드레인 영역들을 더 포함할 수 있다. 상기 게이트 구조체 아래에 위치하는, 상기 제2 로직 셀의 상기 활성 패턴의 다른 부분은 채널 영역으로 기능할 수 있다.
본 발명에 따른 반도체 소자는, 기판 상에 제1 방향으로 서로 이격된 활성 영역들을 정의하는 제1 소자분리막; 상기 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향으로 배열되어 상기 제1 소자분리막에 연결되고, 상기 활성 영역들의 각각의 내에 상기 기판으로부터 돌출된 활성 패턴들을 정의하는 제2 소자분리막들; 및 상기 제2 방향으로 연장되고 상기 활성 영역들 사이의 상기 제1 소자분리막을 관통하는 게이트 구조체을 포함할 수 있다. 상기 게이트 구조체의 하면의 적어도 일부는 상기 제1 소자분리막의 하면과 접할 수 있다.
일 실시예에 따르면, 상기 게이트 구조체의 상면의 높이는 상기 활성 패턴들의 상면들의 높이보다 높을 수 있다.
일 실시예에 따르면, 상기 제2 소자분리막의 상면의 높이는 상기 활성 패턴들의 상기 상면들의 상기 높이보다 낮을 수 있다.
일 실시예에 따르면, 상기 게이트 구조체는 상기 활성 패턴들로부터 이격되고, 상기 게이트 구조체의 상기 하면은 상기 제1 소자분리막의 상기 하면과 접할 수 있다.
일 실시예에 따르면, 상기 게이트 구조체의 상기 하면의 일부는 상기 제2 방향으로 서로 이격된 상기 활성 패턴들의 단부들과 접할 수 있다. 상기 게이트 구조체의 상기 하면의 다른 일부는 상기 제1 소자분리막의 상기 하면과 접할 수 있다.
일 실시예에 따르면, 상기 게이트 구조체는 상기 제2 방향으로 연장되는 게이트 전극 및 상기 게이트 전극의 하면을 따라 연장되는 게이트 절연 패턴을 포함하고, 상기 게이트 전극은 도전 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 절연 패턴의 하면의 적어도 일부는 상기 제1 소자분리막의 상기 하면과 접할 수 있다.
일 실시예에 따르면, 상기 게이트 구조체는 제1 게이트 구조체일 수 있다. 본 발명에 따른 반도체 소자는, 상기 제2 방향으로 연장되고 상기 활성 영역들 상에 제공되는 제2 게이트 구조체들을 더 포함할 수 있다. 상기 제2 게이트 구조체들 각각은, 상기 제2 방향으로 서로 이격되는 상기 활성 패턴들을 가로지를 수 있다.
본 발명에 따른 반도체 소자는, 상기 제2 게이트 구조체들 각각의 양 측의 상기 활성 패턴들에 제공되는 소스/드레인 영역들을 더 포함할 수 있다. 상기 제1 게이트 구조체는 상기 제1 소자분리막에 의해 상기 소스/드레인 영역들 중 인접하는 소스/드레인 영역으로부터 전기적으로 절연될 수 있다.
본 발명에 따른 반도체 소자는, 상기 제2 방향으로 서로 인접하는 제1 로직 셀 및 제2 로직 셀을 포함할 수 있다. 상기 제1 소자분리막은 상기 제1 로직 셀 내에 제공되어 상기 활성 영역들을 정의할 수 있다. 상기 게이트 구조체는 상기 제2 방향으로 연장되어 상기 제2 로직 셀의 활성 패턴을 가로지를 수 있다. 상기 게이트 구조체 아래에 위치하는, 상기 제2 로직 셀의 상기 활성 패턴의 부분은 채널 영역으로 기능할 수 있다.
본 발명의 개념에 따르면, 서로 인접하는 제1 로직 셀과 제2 로직 셀을 가로지르는 적어도 하나의 게이트 구조체가 제공될 수 있다. 상기 제1 로직 셀 내에서, 서로 인접하는 활성 영역들 사이의 소자분리막 상에 상기 적어도 하나의 게이트 구조체가 제공되어, 상기 활성 영역들 사이의 전기적 절연이 용이할 수 있다. 더하여, 상기 게이트 구조체의 게이트 전극의 부피가 다양하게 제공됨에 따라, 상기 제2 로직 셀 내에서, 상기 게이트 구조체에 의해 구성되는 트랜지스터의 특성이 다양해질 수 있다.
따라서, 우수한 신뢰성을 가지고 다양한 특성을 갖는 반도체 소자 및 그 제조방법이 제공될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 2a 및 도 2b는 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 도면들로, 각각 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 3a 내지 도 5a는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 1의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 3b 내지 도 5b는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 1의 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 6a 및 도 6b는 본 발명의 제2 실시예에 따른 반도체 소자를 설명하기 위한 도면들로, 각각 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 7a 및 도 8a는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 1의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 7b 및 도 8b는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 1의 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 9는 본 발명의 일부 실시예들의 변형예들에 따른 반도체 소자의 평면도이다.
도 10a 및 도 10b는 본 발명의 제1 실시예의 변형예에 따른 반도체 소자를 설명하기 위한 도면들로, 각각 도 9의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 11a 및 도 11b는 본 발명의 제2 실시예의 변형예에 따른 반도체 소자를 설명하기 위한 도면들로, 각각 도 9의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 12는 본 발명의 제3 실시예에 따른 반도체 소자의 평면도이다.
도 13a 및 도 13b는 본 발명의 제3 실시예에 따른 반도체 소자를 설명하기 위한 도면들로, 각각 도 12의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 14a 및 도 15a는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 12의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 14b 및 도 15b는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 12의 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 16은 본 발명의 제4 실시예에 따른 반도체 소자의 평면도이다.
도 17a 및 도 17b는 본 발명의 제4 실시예에 따른 반도체 소자를 설명하기 위한 도면들로, 각각 도 16의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 18은 본 발명의 일부 실시예들에 따른 반도체 소자의 활성 패턴을 도시하는 개념도이다.
도 19는 본 발명의 다른 실시예들에 따른 반도체 소자의 활성 패턴을 도시하는 개념도이다.
도 20은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 21은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 22 내지 도 24는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 멀티미디어 장치의 예들을 나타낸 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 2a 및 도 2b는 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 도면들로, 각각 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 1, 도 2a, 및 도 2b를 참조하면, 반도체 소자는 서로 인접하는 제1 로직 셀(C1) 및 제2 로직 셀(C2)을 포함할 수 있다. 본 명세서에서 로직 셀은 하나의 불린 논리 기능(Boolean logic function, 일 예로, INVERTER, AND, OR, NAND, NOR 등) 또는 하나의 저장 기능(storage function, 일 예로, FLIP-FLOP)을 수행하기 위한 단위를 지칭할 수 있다. 이하에서, 상기 제1 로직 셀(C1)을 참조하여 본 발명의 실시예들이 설명되나, 상기 제2 로직 셀(C2)도 상기 제1 로직 셀(C1)과 동일하거나 이에 상응하는 구조를 가질 수 있다.
상기 제1 로직 셀(C1)은 소자분리막(ST)에 의해 서로 분리된 활성 영역들(AR)을 포함할 수 있다. 상기 제1 로직 셀(C1)은 상기 소자분리막(ST)에 의해 상기 제2 로직 셀(C2)로부터 분리될 수 있다. 상기 제1 로직 셀(C1)과 상기 제2 로직 셀(C2) 사이에 셀 바운더리(Cb)가 정의될 수 있다.
상기 소자분리막(ST)은 제1 방향(D1)으로 서로 이격된 상기 활성 영역들(AR)을 분리하는 제1 소자분리막(ST1), 및 상기 상기 제1 로직 셀(C1)과 상기 제2 로직 셀(C2)을 분리하는 제2 소자분리막(ST2)을 포함할 수 있다. 일 예로, 상기 제1 로직 셀(C1)과 상기 제2 로직 셀(C2)은 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 인접할 수 있다. 상기 제1 소자분리막(ST1)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 제2 소자분리막(ST2)은 상기 제1 방향(D1)으로 연장될 수 있다. 상기 제1 소자분리막(ST1)과 상기 제2 소자분리막(ST2)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다. 상기 소자분리막(ST)은 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 일 예로, 상기 소자분리막(ST)은 실리콘 산화막을 포함할 수 있다.
상기 활성 영역들(AR)의 각각은 상기 기판(100)으로부터 돌출된 복수 개의 활성 패턴들(AP)을 포함할 수 있다. 상기 활성 패턴들(AP)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)을 따라 서로 이격되어 배열될 수 있다. 상기 활성 영역들(AR)의 각각은, 도 1에 도시된 바와 같이, 4개의 상기 활성 패턴들(AP)을 포함할 수 있으나, 이에 한정되지 않는다. 상기 소자분리막(ST)은 상기 활성 패턴들(AP)의 각각의 양 측에 제공되어 상기 제1 방향(D1)으로 연장되는 제3 소자분리막들(ST3)을 더 포함할 수 있다. 상기 제3 소자분리막들(ST3)은 상기 제1 방향(D1)으로 연장되어 상기 제1 소자분리막(ST1)에 연결될 수 있다. 상기 제1 내지 제3 소자분리막들(ST1, ST2, ST3)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다.
일 실시예에 따르면, 상기 활성 패턴들(AP)의 각각은 상기 제3 소자 분리막들(ST3)에 의해 노출된 상부 영역(이하, 활성 핀(AF))을 가질 수 있다. 즉, 상기 제3 소자분리막들(ST3)의 상면들(ST3_U)의 높이는 상기 활성 패턴들(AP)의 상면들(AP_U)의 높이보다 낮을 수 있다. 상기 제2 소자분리막(ST2)의 상면은 상기 제3 소자분리막들(ST3)의 상기 상면들(ST3_U)과 실질적으로 공면을 이룰 수 있다.
상기 제1 소자분리막(ST1)은 상기 기판(100)의 상면에 평행한 방향에 따른 폭을 가질 수 있다. 상기 제1 소자분리막(ST1)의 상부(ST1_UP)의 폭은 상기 제1 소자분리막(ST1)의 하부(ST1_LP)의 폭 보다 클 수 있다. 상기 제1 소자분리막(ST1)의 상면(ST1_U)의 높이는 상기 활성 패턴들(AP)의 상기 상면들(AP_U)의 상기 높이보다 높을 수 있다.
상기 기판(100) 상에 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 서로 이격되어 배열되는 게이트 구조체들(GS)이 제공될 수 있다. 상기 게이트 구조체들(GS)은 상기 활성 영역들(AR) 사이의 상기 제1 소자분리막(ST1) 상에 제공되는 제1 게이트 구조체(GS1), 및 상기 활성 영역들(AR) 상에 제공되는 제2 게이트 구조체들(GS2)을 포함할 수 있다. 상기 제2 게이트 구조체들(GS2)의 각각은 상기 제2 방향(D2)으로 서로 이격되는 상기 활성 패턴들(AP)을 가로지를 수 있다. 상기 제1 게이트 구조체(GS1)는 상기 활성 패턴들(AP)로부터 이격될 수 있다.
상기 게이트 구조체들(GS)의 각각은 상기 제2 방향(D2)으로 연장되는 게이트 전극(GE), 상기 게이트 전극(GE)의 하면을 따라 연장되는 게이트 절연 패턴(GI), 상기 게이트 전극(GE)의 상면을 따라 연장되는 캐핑 패턴(CAP), 및 상기 게이트 전극(GE)의 양 측의 게이트 스페이서들(GSP)을 포함할 수 있다. 일 실시예에 따르면, 상기 게이트 절연 패턴(GI)은 상기 게이트 전극(GE)과 상기 게이트 스페이서들(GSP) 사이로 연장될 수 있다. 일 실시예에 따르면, 상기 캐핑 패턴(CAP)은 상기 제1 방향(D1)으로 연장되어 복수 개의 상기 게이트 전극들(GE)의 상면들을 공통적으로 덮을 수 있다.
상기 게이트 전극(GE)은 도전 물질을 포함할 수 있다. 일 예로, 상기 게이트 전극(GE)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 캐핑 패턴(CAP) 및 상기 게이트 스페이서들(GSP)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 제1 게이트 구조체(GS1)의 하면(L1)은 상기 제1 소자분리막(ST1)의 상기 상면(ST1_U)과 접할 수 있다. 즉, 상기 제1 게이트 구조체(GS1)의 상기 게이트 절연 패턴(GI)은 상기 제1 소자분리막(ST1)의 상기 상면(ST1_U)과 접할 수 있다. 이에 따라, 상기 제1 게이트 구조체(GS1)의 상기 하면(L1)의 높이는 상기 활성 패턴들(AP)의 상기 상면들(AP_U)의 높이보다 높을 수 있다. 상기 제2 게이트 구조체들(GS2)의 하면들(L2)은 상기 활성 패턴들(AP)의 상기 상면들(AP_U)과 접할 수 있다.
상기 제2 게이트 구조체들(GS2)의 각각의 양 측의 상기 활성 패턴들(AP)에 소스/드레인 영역들(SD)이 제공될 수 있다. 일 실시예에 따르면, 상기 소스/드레인 영역들(SD)은 상기 제2 게이트 구조체들(GS2)의 각각의 양 측의 상기 활성 핀(AF) 내에 제공되는 불순물 영역들일 수 있다. 다른 실시예에 따르면, 상기 소스/드레인 영역들(SD)은 상기 활성 패턴들(AP)을 시드로 하여 성장된 에피택시얼층들일 수 있다. 상기 제2 게이트 구조체들(GS2)의 각각의 아래에 제공되어, 평면적 관점에서 상기 제2 게이트 구조체들(GS2)의 각각과 중첩하는 상기 활성 패턴들(AP)의 부분들(일 예로, 상기 활성 핀들(AF))은 채널 영역(CH)으로 이용될 수 있다.
상기 제1 게이트 구조체(GS1)는 상기 제1 소자분리막(ST1)에 의해 상기 소스/드레인 영역들(SD) 중 인접하는 소스/드레인 영역들(SD)로부터 전기적으로 절연될 수 있다. 즉, 상기 제1 로직 셀(C1)에서 상기 제1 게이트 구조체(GS1)는 트랜지스터를 구성하지 않는 더미 게이트 구조체일 수 있다.
상기 게이트 구조체들(GS)은 상기 제2 방향(D2)으로 연장되어 상기 제1 로직 셀(C1)과 상기 제2 로직 셀(C2) 사이의 상기 셀 바운더리(Cb)를 가로지를 수 있다. 상기 게이트 구조체들(GS)은 상기 제2 로직 셀(C2) 상으로 연장될 수 있다.
상기 제1 게이트 구조체(GS1)는 상기 제2 방향(D2)으로 연장되어 상기 제2 로직 셀(C2) 내에 제공되는 활성 패턴(AP)을 가로지를 수 있다. 상기 제1 게이트 구조체(GS1)의 양 측에 제공되는, 상기 제2 로직 셀(C2)의 상기 활성 패턴(AP)의 부분들에 소스/드레인 영역들(SD)이 제공될 수 있다. 상기 제1 게이트 구조체(GS1)의 아래에 제공되고, 평면적 관점에서 상기 제1 게이트 구조체(GS1)와 중첩하는 상기 제2 로직 셀(C2)의 상기 활성 패턴(AP)의 다른 부분은 채널 영역으로 이용될 수 있다. 즉, 상기 제2 로직 셀(C2)에서 상기 제1 게이트 구조체(GS1)는 트랜지스터를 구성할 수 있다.
본 실시예에 따르면, 상기 제1 소자분리막(ST1)의 상기 상면(ST1_U)이 상기 활성 패턴들(AP)의 상기 상면들(AP_U)보다 높게 위치하고, 상기 제1 소자분리막(ST1)의 상기 상면(ST1_U) 상에 상기 제1 게이트 구조체(GS1)가 제공될 수 있다. 이에 따라, 상기 제1 로직 셀(C1) 내에서 상기 제1 게이트 구조체(GS1)는 상기 제1 소자분리막(ST1)에 의해 상기 인접하는 소스/드레인 영역들(SD)로부터 용이하게 절연될 수 있다.
상기 기판(100) 상에 상기 게이트 구조체들(GS)을 덮는 제1 층간 절연막(110)이 제공될 수 있다. 일 실시예에 따르면, 상기 제1 층간 절연막(110)은 상기 게이트 구조체들(GS) 사이에 개재될 수 있고, 상기 게이트 구조체들(GS)의 각각의 상기 게이트 전극(GE)의 상면은 상기 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 상기 캐핑 패턴(CAP)은 상기 제1 층간 절연막(110) 상으로 연장될 수 있다. 상기 캐핑 패턴(CAP) 상에 제2 층간 절연막(115)이 제공될 수 있다. 상기 제1 및 제2 층간 절연막들(110, 115)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 제2 층간 절연막(115), 상기 캐핑 패턴(CAP), 및 상기 제1 층간 절연막(110)을 관통하여 상기 소스/드레인 영역들(SD)에 연결되는 소스/드레인 콘택들(CA)이 제공될 수 있다. 상기 소스/드레인 콘택들(CA)의 각각과 상기 제1 층간 절연막(110) 사이에 배리어 패턴(130)이 제공될 수 있다. 상기 배리어 패턴(130)은 상기 소스/드레인 콘택들(CA)의 각각과 상기 캐핑 패턴(CAP) 사이, 및 상기 소스/드레인 콘택들(CA)의 각각과 상기 제2 층간 절연막(115) 사이로 연장될 수 있다. 더하여, 상기 배리어 패턴(130)은 상기 소스/드레인 콘택들(CA)의 각각과 상기 기판(100) 사이로 연장될 수 있다. 상기 배리어 패턴(130)은 금속 및 금속 질화막 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 배리어 패턴(130)은 티타늄 및/또는 질화 티타늄을 포함할 수 있다. 도시되지 않았지만, 상기 소스/드레인 콘택들(CA)과 상기 소스/드레인 영역들(SD) 사이에 도전 패턴들(미도시)이 제공될 수 있고, 상기 소스/드레인 콘택들(CA)은 상기 도전 패턴들을 통하여 상기 소스/드레인 영역들(SD)에 전기적으로 연결될 수 있다. 상기 도전 패턴들의 각각은, 상기 제3 소자분리막(ST3)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 전기적으로 연결할 수 있다. 상기 도전 패턴들은 상기 소스/드레인 영역들(SD)에 직접 접할 수 있다. 일 예로, 상기 도전 패턴들은 금속-실리사이드 층 및 상기 금속-실리사이드 층 상의 금속층을 포함할 수 있다.
상기 소스/드레인 콘택들(CA)은 다양한 형상을 가질 수 있다. 일 예로, 평면적 관점에서, 상기 소스/드레인 콘택들(CA)은 상기 제2 방향(D2)으로 연장되는 바(bar) 형태를 가질 수 있다. 상기 소스/드레인 콘택들(CA)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 소스/드레인 콘택들(CA)의 상면들은 상기 제2 층간 절연막(115)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 게이트 구조체들(GS) 각각의 상에, 상기 게이트 전극(GE)에 전기적으로 연결되는 게이트 콘택(CB)이 제공될 수 있다. 상기 게이트 콘택(CB)은 상기 제2 층간 절연막(115) 및 상기 캐핑 패턴(CAP)을 관통하여 상기 게이트 전극(GE)에 연결될 수 있다. 상기 소스/드레인 콘택들(CA)의 상면들 및 상기 게이트 콘택(CB)의 상면은 상기 제2 층간 절연막(115)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)은 동일한 물질을 포함할 수 있다. 상기 게이트 콘택(CB)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
상기 기판(100) 상에 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)에 전기적으로 연결되는 배선들(미도시)이 제공될 수 있다. 상기 배선들은 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)을 통하여 상기 소스/드레인 영역들(SD) 및 상기 게이트 전극(GE)에 각각 전압을 인가할 수 있다.
도 3a 내지 도 5a는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 1의 Ⅰ-Ⅰ'에 대응하는 단면도들이다. 도 3b 내지 도 5b는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 1의 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 1, 도 3a, 및 도 3b를 참조하면, 기판(100) 상에 예비 제1 소자 분리막(P_ST1) 및 제2 소자 분리막(ST2)이 형성될 수 있다. 상기 기판(100)은 일 예로, 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 제1 로직 셀(C1)에서, 상기 예비 제1 소자분리막(P_ST1)은 상기 제2 방향(D2)으로 연장되어 상기 제1 방향(D1)으로 서로 이격된 활성 영역들(AR)을 서로 분리할 수 있다. 상기 제2 소자분리막(ST2)은 상기 제1 방향(D1)으로 연장되어 상기 제1 로직 셀(C1)과 이에 인접하는 제2 로직 셀(C2)을 서로 분리할 수 있다. 상기 예비 제1 소자분리막(P_ST1) 및 상기 제2 소자분리막(ST2)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있다.
상기 기판(100) 상에 제3 소자 분리막들(ST3)이 형성될 수 있다. 상기 제3 소자분리막들(ST3)은 상기 제1 방향(D1)으로 연장되어 상기 활성 영역들(AR) 각각에 활성 패턴들(AP)을 정의할 수 있다. 상기 제3 소자분리막(ST3)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있다. 상기 예비 제1 소자분리막(P_ST1), 상기 제2 소자분리막(ST2), 및 상기 제3 소자분리막들(ST3)은 실리콘 산화막을 포함할 수 있다 상기 예비 제1 소자분리막(P_ST1), 상기 제2 소자분리막(ST2), 및 상기 제3 소자분리막들(ST3)의 상면들은 상기 활성 패턴들(AP)의 상면들과 실질적으로 공면을 이룰 수 있다.
상기 기판(100) 상에 상기 예비 제1 소자분리막(P_ST1)의 상면을 노출하는 개구부(122)를 갖는 마스크 패턴(120)이 형성될 수 있다. 상기 개구부(122)는 상기 예비 제1 소자분리막(P_ST1)의 양 측에 제공되는 상기 활성 패턴들(AP)의 단부들을 노출할 수 있다. 상기 마스크 패턴(120)은 일 예로, 에스오에이치(SOH) 물질을 포함할 수 있다. 상기 개구부(122)는 상기 예비 제1 소자분리막(P_ST1)의 상기 상면을 따라 연장될 수 있다.
상기 마스크 패턴(120)을 식각 마스크로, 상기 예비 제1 소자분리막(P_ST1)의 상부가 식각될 수 있다. 이에 따라, 상기 활성 영역들(AR) 사이에 상기 예비 제1 소자분리막(P_ST1)의 하부가 남을 수 있다. 상기 식각 공정 동안, 상기 개구부(122)에 의해 노출되는 상기 활성 패턴들(AP)의 단부들이 부분적으로 식각될 수 있다. 상기 식각 공정 동안, 상기 제2 및 제3 소자분리막들(ST2, ST3)은 상기 마스크 패턴(120)에 의해 덮여 식각되지 않을 수 있다.
상기 개구부(122) 내에 상기 예비 제1 소자분리막(P_ST1)의 상기 하부와 접하는 절연 패턴(124)이 형성될 수 있다. 상기 절연 패턴(124)을 형성하는 것은, 상기 마스크 패턴(120) 상에 상기 개구부(122)를 채우는 절연막(미도시)을 형성하는 것, 및 상기 마스크 패턴(120)이 노출될 때까지 상기 절연막을 평탄화하는 것을 포함할 수 있다.
상기 절연 패턴(124)은 상기 예비 제1 소자분리막(P_ST1)과 동일한 물질을 포함할 수 있다. 상기 절연 패턴(124)은 일 예로, 실리콘 산화막을 포함할 수 있다. 이에 따라, 상기 절연 패턴(124)과 상기 예비 제1 소자분리막(P_ST1)의 상기 하부는 서로 접하여 일체를 이룰 수 있다.
도 1, 도 4a, 및 도 4b를 참조하면, 상기 마스크 패턴(120)이 제거될 수 있다. 상기 마스크 패턴(120)은 일 예로, 에싱 및/또는 스트립 공정을 수행하여 제거될 수 있다.
이 후, 상기 제3 소자분리막들(ST3)의 상부가 식각되어 상기 활성 패턴들(AP)의 상부들이 노출될 수 있다. 상기 제3 소자분리막들(ST3)에 의해 노출되는 상기 활성 패턴들(AP)의 각각의 상기 상부는 활성 핀(AF)으로 정의될 수 있다. 이에 따라, 상기 제3 소자분리막들(ST3)의 상면들(ST3_U)의 높이는 상기 활성 패턴들(AP)의 상면들(SP_U)의 높이보다 낮을 수 있다.
상기 제3 소자분리막들(ST3)의 상기 식각 공정 동안, 상기 제2 소자분리막(ST2)의 상부가 식각될 수 있다. 이에 따라, 상기 제2 소자분리막(ST2)의 상면은 상기 제3 소자분리막들(ST3)의 상기 상면들(ST3_U)과 실질적으로 공면을 이룰 수 있다.
상기 제3 소자분리막들(ST3)의 상기 식각 공정 동안, 상기 절연 패턴(124)의 상부가 식각될 수 있다. 상기 식각된 절연 패턴(124) 및 상기 예비 제1 소자분리막(P_ST1)의 상기 하부에 의해 제1 소자분리막(ST1)이 정의될 수 있다. 즉, 상기 식각된 절연 패턴(124)은 상기 제1 소자분리막(ST1)의 상부(ST1_UP)로 정의되고, 상기 예비 제1 소자분리막(P_ST1)의 상기 하부는 상기 제1 소자분리막(ST1)의 하부(ST1_LP)로 정의될 수 있다. 상기 제1 소자분리막(ST1)의 상기 상부(ST1_UP)의 폭(w1)은 상기 제1 소자분리막(ST1)의 상기 하부(ST1_LP)의 폭(w2)보다 클 수 있다. 상기 제1 소자분리막(ST1)의 상면(ST1_U)의 높이는 상기 활성 패턴들(AP)의 상기 상면들(AP_U)의 상기 높이보다 높을 수 있다.
도 1, 도 5a, 및 도 5b를 참조하면, 상기 기판(100) 상에 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 서로 이격되어 배열되는 게이트 구조체들(GS)이 형성될 수 있다.
일 예로, 상기 게이트 구조체들(GS)을 형성하는 것은, 상기 기판(100) 상에 상기 게이트 구조체들(GS)이 형성될 영역을 정의하는 희생 게이트 패턴들(미도시)을 형성하는 것, 상기 희생 게이트 패턴들의 양 측벽들 상에 게이트 스페이서들(GSP)을 형성하는 것, 상기 희생 게이트 패턴들을 덮는 제1 층간 절연막(110)을 형성하는 것, 상기 희생 게이트 패턴들을 제거하여 상기 게이트 스페이서들(GSP) 사이에 갭 영역을 형성하는 것, 상기 제1 층간 절연막(110) 상에 상기 갭 영역의 일부를 채우는 게이트 절연막(미도시)을 형성하는 것, 상기 게이트 절연막 상에 상기 갭 영역의 잔부를 채우는 게이트 전극막(미도시)을 형성하는 것, 및 상기 제1 층간 절연막(110)의 상면이 노출될 때까지 상기 게이트 절연막 및 상기 게이트 전극막을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정은, 상기 게이트 절연막 및 상기 게이트 전극막이 상기 갭 영역 내에 원하는 두께로 남을 때까지 수행될 수 있다. 이에 따라, 게이트 절연 패턴(GI) 및 게이트 전극(GE)이 형성될 수 있다. 상기 평탄화 공정에 의해 상기 게이트 스페이서들(GSP)의 상부들도 평탄화될 수 있다. 상기 평탄화 공정에 의해, 상기 게이트 절연 패턴(GI)의 상면, 상기 게이트 전극(GE)의 상면, 및 상기 게이트 스페이서들(GSP)의 상면들은 상기 제1 층간 절연막(110)의 상면과 실질적으로 공면을 이룰 수 있다. 이 경우, 도 5a에 도시된 바와 같이, 상기 게이트 절연 패턴(GI)은 상기 게이트 전극(GE)과 상기 게이트 스페이서들(GSP) 사이로 연장될 수 있다. 이 후, 상기 제1 층간 절연막(110) 상에 상기 게이트 절연 패턴(GI)의 상기 상면, 상기 게이트 전극(GE)의 상기 상면, 및 상기 게이트 스페이서들(GSP)의 상기 상면들을 덮는 캐핑 패턴(CAP)이 형성될 수 있다.
다른 예로, 상기 게이트 구조체들(GS)을 형성하는 것은, 상기 기판(100) 상에 게이트 절연막(미도시), 게이트 전극막(미도시), 및 캐핑막(미도시)을 차례로 형성하는 것, 및 상기 캐핑막, 상기 게이트 전극막, 및 상기 게이트 절연막을 순차로 패터닝하여 캐핑 패턴(CAP), 게이트 전극(GE), 및 게이트 절연 패턴(GI)을 형성하는 것을 포함할 수 있다. 이 경우, 도 5a에 도시된 바와 달리, 상기 게이트 절연 패턴(GI)은 상기 게이트 전극(GE) 아래에 국소적으로 형성될 수 있고, 상기 캐핑 패턴(CAP)은 상기 게이트 전극(GE)의 상면 상에 국소적으로 형성될 수 있다. 상기 게이트 구조체들(GS)을 형성하는 것은, 상기 게이트 전극(GE)의 양 측벽들 상에 게이트 스페이서들(GSP)을 형성하는 것을 더 포함할 수 있다. 상기 게이트 스페이서들(GSP)을 형성하는 것은, 상기 게이트 절연 패턴(GI), 상기 게이트 전극(GE), 및 상기 캐핑 패턴(CAP)을 덮는 게이트 스페이서막(미도시)을 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다.
상기 게이트 구조체들(GS)은 상기 활성 영역들(AR) 사이의 상기 제1 소자분리막(ST1) 상에 제공되는 제1 게이트 구조체(GS1), 및 상기 활성 영역들(AR) 상에 제공되는 제2 게이트 구조체들(GS2)을 포함할 수 있다. 상기 제2 게이트 구조체들(GS2)의 각각은 상기 제2 방향(D2)으로 서로 이격되는 상기 활성 패턴들(AP)을 가로지를 수 있다. 상기 제1 게이트 구조체(GS1)는 상기 활성 패턴들(AP)로부터 이격될 수 있다.
상기 제1 게이트 구조체(GS1)의 하면(L1)은 상기 제1 소자분리막(ST1)의 상기 상면(ST1_U)과 접할 수 있다. 즉, 상기 제1 게이트 구조체(GS1)의 상기 게이트 절연 패턴(GI)은 상기 제1 소자분리막(ST1)의 상기 상면(ST1_U)과 접할 수 있다. 이에 따라, 상기 제1 게이트 구조체(GS1)의 상기 하면(L1)의 높이는 상기 활성 패턴들(AP)의 상기 상면들(AP_U)의 높이보다 높을 수 있다. 상기 제2 게이트 구조체들(GS2)의 하면들(L2)은 상기 활성 패턴들(AP)의 상기 상면들(AP_U)과 접할 수 있다.
상기 제2 게이트 구조체들(GS2)의 각각의 양 측의 상기 활성 패턴들(AP)에 소스/드레인 영역들(SD)이 형성될 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)을 형성하는 것은, 상기 희생 게이트 패턴들 및 상기 게이트 스페이서들(GSP)이 형성된 후, 그리고 상기 제1 층간 절연막(110)이 형성되기 전에, 상기 희생 게이트 패턴들 각각의 양 측의 상기 활성 패턴들(AP)을 시드로 이용하여 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 다른 예로, 상기 소스/드레인 영역들(SD)을 형성하는 것은, 상기 게이트 구조체들(GS)이 형성된 후, 상기 제2 게이트 구조체들(GS2)의 각각의 양 측의 상기 활성 패턴들(AP)에 이온 주입 공정을 수행하는 것을 포함할 수 있다.
도 1, 도 2a, 및 도 2b를 다시 참조하면, 상기 기판(100) 상에 상기 게이트 구조체들(GS)을 덮는 제2 층간 절연막(115)이 형성될 수 있다. 일 실시예에 따르면, 상기 제2 층간 절연막(115)은 상기 캐핑 패턴(CAP) 상에 형성될 수 있다. 상기 제2 층간 절연막(115), 상기 캐핑 패턴(CAP), 및 상기 제1 층간 절연막(110)을 관통하여 상기 소스/드레인 영역들(SD)에 연결되는 소스/드레인 콘택들(CA)이 형성될 수 있다. 상기 게이트 구조체들(GS) 각각의 상에, 상기 제2 층간 절연막(115) 및 상기 캐핑 패턴(CAP)을 관통하여 상기 게이트 전극(GE)에 연결되는 게이트 콘택(CB)이 형성될 수 있다. 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)을 형성하는 것은, 일 예로, 상기 제1 및 제2 층간 절연막들(110, 115) 및 상기 캐핑 패턴(CAP)을 관통하여 상기 소스/드레인 영역들(SD)을 노출하는 소스/드레인 콘택 홀들(미도시)을 형성하는 것, 상기 제2 층간 절연막(115) 및 상기 캐핑 패턴(CAP)을 관통하여 상기 게이트 전극(GE)을 노출하는 게이트 콘택 홀(미도시)을 형성하는 것, 상기 제2 층간 절연막(115) 상에 상기 소스/드레인 콘택 홀들의 각각의 일부 및 상기 게이트 콘택 홀의 일부를 채우는 배리어막(미도시)을 형성하는 것, 상기 배리어막 상에 상기 소스/드레인 콘택 홀들의 각각의 잔부 및 상기 게이트 콘택 홀의 잔부를 채우는 도전막(미도시)을 형성하는 것, 및 상기 제2 층간 절연막(115)이 노출될 때까지 상기 배리어막 및 상기 도전막을 평탄화하는 것을 포함할 수 있다.
상기 기판(100) 상에 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)에 전기적으로 연결되는 배선들(미도시)이 형성될 수 있다. 상기 배선들은 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)을 통하여 상기 소스/드레인 영역들(SD) 및 상기 게이트 전극들(GE)에 각각 전압을 인가하도록 구성될 수 있다.
도 6a 및 도 6b는 본 발명의 제2 실시예에 따른 반도체 소자를 설명하기 위한 도면들로, 각각 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도들이다. 도 1, 도 2a, 및 도 2b를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 1, 도 6a, 및 도 6b를 참조하면, 반도체 소자는 서로 인접하는 제1 로직 셀(C1) 및 제2 로직 셀(C2)을 포함할 수 있다. 상기 제1 로직 셀(C1)은 소자분리막(ST)에 의해 서로 분리된 활성 영역들(AR)을 포함할 수 있다. 상기 제1 로직 셀(C1)은 상기 소자분리막(ST)에 의해 상기 제2 로직 셀(C2)로부터 분리될 수 있다. 상기 제1 로직 셀(C1)과 상기 제2 로직 셀(C2) 사이에 셀 바운더리(Cb)가 정의될 수 있다.
상기 소자분리막(ST)은 상기 제2 방향(D2)으로 연장되어 상기 제1 방향(D1)으로 서로 이격된 상기 활성 영역들(AR)을 분리하는 제1 소자분리막(ST1), 및 상기 제1 방향(D1)으로 연장되어 상기 제2 방향(D2)으로 서로 인접하는 상기 제1 로직 셀(C1)과 상기 제2 로직 셀(C2)을 분리하는 제2 소자분리막(ST2)을 포함할 수 있다.
상기 활성 영역들(AR)의 각각은 상기 기판(100)으로부터 돌출된 복수 개의 활성 패턴들(AP)을 포함할 수 있다. 상기 활성 패턴들(AP)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)을 따라 서로 이격되어 배열될 수 있다. 상기 소자분리막(ST)은 상기 활성 패턴들(AP)의 각각의 양 측에 제공되어 상기 제1 방향(D1)으로 연장되는 제3 소자분리막들(ST3)을 더 포함할 수 있다. 상기 제3 소자분리막들(ST3)은 상기 제1 방향(D1)으로 연장되어 상기 제1 소자분리막(ST1)에 연결될 수 있다.
일 실시예에 따르면, 상기 활성 패턴들(AP)의 각각은 상기 제3 소자 분리막들(ST3)에 의해 노출된 상부 영역(이하, 활성 핀(AF))을 가질 수 있다. 즉, 상기 제3 소자분리막들(ST3)의 상면들(ST3_U)의 높이는 상기 활성 패턴들(AP)의 상면들(AP_U)의 높이보다 낮을 수 있다. 상기 제2 소자분리막(ST2)의 상면은 상기 제3 소자분리막들(ST3)의 상기 상면들(ST3_U)과 실질적으로 공면을 이룰 수 있다.
상기 기판(100) 상에 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 서로 이격되어 배열되는 게이트 구조체들(GS)이 제공될 수 있다.
본 실시예에 따르면, 상기 게이트 구조체들(GS)은 상기 활성 영역들(AR) 사이의 상기 제1 소자분리막(ST1)을 관통하는 제1 게이트 구조체(GS1), 및 상기 활성 영역들(AR) 상에 제공되는 제2 게이트 구조체들(GS2)을 포함할 수 있다. 제2 게이트 구조체들(GS2)의 각각은 상기 제2 방향(D2)으로 서로 이격되는 상기 활성 패턴들(AP)을 가로지를 수 있다. 상기 제1 게이트 구조체(GS1)는 상기 활성 패턴들(AP)로부터 이격될 수 있다.
상기 게이트 구조체들(GS)의 각각은 상기 제2 방향(D2)으로 연장되는 게이트 전극(GE), 상기 게이트 전극(GE)의 하면을 따라 연장되는 게이트 절연 패턴(GI), 상기 게이트 전극(GE)의 상면을 따라 연장되는 캐핑 패턴(CAP), 및 상기 게이트 전극(GE)의 양 측의 게이트 스페이서들(GSP)을 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 상기 게이트 전극(GE)과 상기 게이트 스페이서들(GSP) 사이로 연장될 수 있다. 상기 캐핑 패턴(CAP)은 상기 제1 방향(D1)으로 연장되어 복수 개의 상기 게이트 전극들(GE)의 상면들을 공통적으로 덮을 수 있다.
본 실시예에 따르면, 상기 제1 게이트 구조체(GS1)의 하면(L1)은 상기 제1 소자분리막(ST1)의 하면(ST1_L)과 접할 수 있다. 즉, 상기 제1 게이트 구조체(GS1)의 상기 게이트 절연 패턴(GI)은 상기 제1 소자분리막(ST1)의 상기 하면(ST1_L)과 접할 수 있다. 상기 제1 게이트 구조체(GS1)의 상면(U)의 높이는 상기 활성 패턴들(AP)의 상기 상면들(AP_U)의 높이보다 높을 수 있다. 상기 제2 게이트 구조체들(GS2)의 하면들(L2)은 상기 활성 패턴들(AP)의 상기 상면들(AP_U)과 접할 수 있다.
상기 제2 게이트 구조체들(GS2)의 각각의 양 측의 상기 활성 패턴들(AP)에 소스/드레인 영역들(SD)이 제공될 수 있다. 상기 제2 게이트 구조체들(GS2)의 각각의 아래에 제공되어, 평면적 관점에서 상기 제2 게이트 구조체들(GS2)의 각각과 중첩하는 상기 활성 패턴들(AP)의 부분들(일 예로, 상기 활성 핀들(AF))은 채널 영역(CH)으로 이용될 수 있다.
상기 제1 게이트 구조체(GS1)는 상기 제1 소자분리막(ST1)에 의해 상기 소스/드레인 영역들(SD) 중 인접하는 소스/드레인 영역들(SD)로부터 전기적으로 절연될 수 있다. 즉, 상기 제1 로직 셀(C1)에서 상기 제1 게이트 구조체(GS1)는 트랜지스터를 구성하지 않는 더미 게이트 구조체일 수 있다.
상기 게이트 구조체들(GS)은 상기 제2 방향(D2)으 연장되어 상기 제1 로직 셀(C1)과 상기 제2 로직 셀(C2) 사이의 상기 셀 바운더리(Cb)를 가로지를 수 있다. 상기 게이트 구조체들(GS)은 상기 제2 로직 셀(C2) 상으로 연장될 수 있다.
상기 제1 게이트 구조체(GS1)는 상기 제2 방향(D2)으로 연장되어 상기 제2 로직 셀(C2) 내에 제공되는 활성 패턴(AP)을 가로지를 수 있다. 상기 제1 게이트 구조체(GS1)의 양 측에 제공되는, 상기 제2 로직 셀(C2)의 상기 활성 패턴(AP)의 부분들에 소스/드레인 영역들(SD)이 제공될 수 있다. 상기 제1 게이트 구조체(GS1)의 아래에 제공되고, 평면적 관점에서 상기 제1 게이트 구조체(GS1)와 중첩하는 상기 제2 로직 셀(C2)의 상기 활성 패턴(AP)의 다른 부분은 채널 영역으로 이용될 수 있다. 즉, 상기 제2 로직 셀(C2)에서 상기 제1 게이트 구조체(GS1)는 트랜지스터를 구성할 수 있다.
본 실시예에 따르면, 상기 제1 게이트 구조체(GS1)가 상기 제1 소자분리막(ST1)을 관통하여 제공됨에 따라, 상기 제1 게이트 구조체(GS1)는 상기 제1 소자분리막(ST1)에 의해 상기 인접하는 소스/드레인 영역들(SD)로부터 용이하게 절연될 수 있다. 더하여, 상기 제1 게이트 구조체(GS1)가 상기 제1 소자분리막(ST1)을 관통하여 제공됨에 따라, 상기 제1 게이트 구조체(GS1)의 상기 게이트 전극(GE)의 부피가 증가될 수 있다. 이에 따라, 상기 제2 로직 셀(C2) 내에서 상기 제1 게이트 구조체(GS1)에 의해 구성되는 트랜지스터의 특성이 다양해질 수 있다.
상기 기판(100) 상에 상기 게이트 구조체들(GS)을 덮는 제1 층간 절연막(110)이 제공될 수 있다. 상기 제1 층간 절연막(110)은 상기 게이트 구조체들(GS) 사이에 개재될 수 있고, 상기 게이트 구조체들(GS)의 각각의 상기 게이트 전극(GE)의 상면은 상기 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 상기 캐핑 패턴(CAP)은 상기 제1 층간 절연막(110) 상으로 연장될 수 있다. 상기 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
본 실시예에 따르면, 상기 제1 소자분리막(ST1)은 상기 제1 층간 절연막(110)과 동일한 물질을 포함할 수 있다. 상기 제1 소자분리막(ST1)은 상기 제1 층간 절연막(110)과 연결되어 일체를 이룰 수 있다.
상기 캐핑 패턴(CAP) 상에 제2 층간 절연막(115)이 제공될 수 있다. 상기 제2 층간 절연막(115)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 제2 층간 절연막(115), 상기 캐핑 패턴(CAP), 및 상기 제1 층간 절연막(110)을 관통하여 상기 소스/드레인 영역들(SD)에 연결되는 소스/드레인 콘택들(CA)이 제공될 수 있다. 상기 소스/드레인 콘택들(CA)의 각각과 상기 제1 층간 절연막(110) 사이에 배리어 패턴(130)이 제공될 수 있다. 상기 배리어 패턴(130)은 상기 소스/드레인 콘택들(CA)의 각각과 상기 캐핑 패턴(CAP) 사이, 및 상기 소스/드레인 콘택들(CA)의 각각과 상기 제2 층간 절연막(115) 사이로 연장될 수 있다. 더하여, 상기 배리어 패턴(130)은 상기 소스/드레인 콘택들(CA)의 각각과 상기 기판(100) 사이로 연장될 수 있다. 상기 게이트 구조체들(GS) 각각의 상에, 상기 게이트 전극(GE)에 전기적으로 연결되는 게이트 콘택(CB)이 제공될 수 있다. 상기 게이트 콘택(CB)은 상기 제2 층간 절연막(115) 및 상기 캐핑 패턴(CAP)을 관통하여 상기 게이트 전극(GE)에 연결될 수 있다. 상기 소스/드레인 콘택들(CA)의 상면들 및 상기 게이트 콘택(CB)의 상면은 상기 제2 층간 절연막(115)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)은 동일한 물질을 포함할 수 있다.
상기 기판(100) 상에 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)에 전기적으로 연결되는 배선들(미도시)이 제공될 수 있다. 상기 배선들은 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)을 통하여 상기 소스/드레인 영역들(SD) 및 상기 게이트 전극(GE)에 각각 전압을 인가할 수 있다.
도 7a 및 도 8a는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 1의 Ⅰ-Ⅰ'에 대응하는 단면도들이다. 도 7b 및 도 8b는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 1의 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 도 1, 도 3a 내지 도 5a, 및 도 3b 내지 도 5b를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 1, 도 7a, 및 도 7b를 참조하면, 기판(100) 상에 예비 제1 소자 분리막(미도시) 및 제2 소자 분리막(ST2)이 형성될 수 있다. 제1 로직 셀(C1)에서, 상기 예비 제1 소자분리막은 상기 제2 방향(D2)으로 연장되어 상기 제1 방향(D1)으로 서로 이격된 활성 영역들(AR)을 서로 분리할 수 있다. 상기 제2 소자분리막(ST2)은 상기 제1 방향(D1)으로 연장되어 상기 제1 로직 셀(C1)과 이에 인접하는 제2 로직 셀(C2)을 서로 분리할 수 있다. 상기 예비 제1 소자분리막 및 상기 제2 소자분리막(ST2)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있다. 더하여, 상기 기판(100) 상에 제3 소자 분리막들(ST3)이 형성될 수 있다. 상기 제3 소자분리막들(ST3)은 상기 제1 방향(D1)으로 연장되어 상기 활성 영역들(AR) 각각에 활성 패턴들(AP)을 정의할 수 있다. 상기 제3 소자분리막(ST3)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있다. 상기 예비 제1 소자분리막, 상기 제2 소자분리막(ST2), 및 상기 제3 소자분리막들(ST3)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다. 상기 예비 제1 소자분리막, 상기 제2 소자분리막(ST2), 및 상기 제3 소자분리막들(ST3)의 상면들은 상기 활성 패턴들(AP)의 상면들과 실질적으로 공면을 이룰 수 있다.
상기 제3 소자분리막들(ST3)의 상부가 식각되어 상기 활성 패턴들(AP)의 상부들이 노출될 수 있다. 상기 제3 소자분리막들(ST3)에 의해 노출되는 상기 활성 패턴들(AP)의 각각의 상기 상부는 활성 핀(AF)으로 정의될 수 있다. 상기 제3 소자분리막들(ST3)의 상기 식각 공정 동안, 상기 예비 제1 소자분리막 및 상기 제2 소자분리막(ST2)의 상부들이 식각될 수 있다. 이에 따라, 상기 예비 제1 소자분리막 및 상기 제2 소자분리막(ST2)의 상면들은 상기 제3 소자분리막들(ST3)의 상면들과 실질적으로 공면을 이룰 수 있다.
상기 기판(100) 상에 상기 예비 제1 소자분리막의 상면을 노출하는 개구부(122)를 갖는 마스크 패턴(120)이 형성될 수 있다. 상기 마스크 패턴(120)은 일 예로, 에스오에이치(SOH) 물질을 포함할 수 있다. 상기 개구부(122)는 상기 예비 제1 소자분리막의 상기 상면을 따라 연장될 수 있다.
상기 마스크 패턴(120)을 식각 마스크로 이용하는 식각 공정을 수행하여 상기 예비 제1 소자분리막이 제거될 수 있다. 이에 따라, 상기 활성 영역들(AR) 사이에 상기 기판(100)을 노출하는 트렌치(T)가 형성될 수 있다. 상기 식각 공정 동안, 상기 제2 및 제3 소자분리막들(ST2, ST3)은 상기 마스크 패턴(120)에 의해 덮여 식각되지 않을 수 있다.
도 1, 도 8a, 및 도 8b를 참조하면, 상기 마스크 패턴(120)이 제거될 수 있다. 상기 마스크 패턴(120)은 일 예로, 에싱 및/또는 스트립 공정을 수행하여 제거될 수 있다.
이 후, 상기 기판(100) 상에 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 서로 이격되어 배열되는 게이트 구조체들(GS)이 형성될 수 있다. 상기 게이트 구조체들(GS)을 형성하는 것은, 도 1, 도 5a, 및 도 5b를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 실질적으로 동일하다.. 일 예로, 상기 게이트 구조체들(GS)을 형성하는 것은, 도 1, 도 5a, 및 도 5b를 참조하여 설명한 바와 같이, 상기 기판(100) 상에 희생 게이트 패턴들(미도시) 및 게이트 스페이서들(GSP)을 형성하는 것, 상기 희생 게이트 패턴들을 덮는 제1 층간 절연막(110)을 형성하는 것, 상기 희생 게이트 패턴들을 제거하여 상기 게이트 스페이서들(GSP) 사이에 갭 영역을 형성하는 것, 및 상기 갭 영역 내에 게이트 절연 패턴(GI) 및 게이트 전극(GE)을 형성하는 것을 포함할 수 있다. 이 후, 상기 제1 층간 절연막(110) 상에 상기 게이트 절연 패턴(GI)의 상면, 상기 게이트 전극(GE)의 상면, 및 상기 게이트 스페이서들(GSP)의 상면들을 덮는 캐핑 패턴(CAP)이 형성될 수 있다.
본 실시예에 따르면, 상기 게이트 구조체들(GS)은 상기 활성 영역들(AR) 사이의 상기 트렌치(T) 내에 제공되는 제1 게이트 구조체(GS1), 및 상기 활성 영역들(AR) 상에 제공되는 제2 게이트 구조체들(GS2)을 포함할 수 있다. 상기 제2 게이트 구조체들(GS2)의 각각은 상기 제2 방향(D2)으로 서로 이격되는 상기 활성 패턴들(AP)을 가로지를 수 있다. 상기 제1 게이트 구조체(GS1)는 상기 활성 패턴들(AP)로부터 이격될 수 있다.
상기 제1 게이트 구조체(GS1)의 하면(L1)은 상기 트렌치(T)의 바닥면과 접할 수 있다. 즉, 상기 제1 게이트 구조체(GS1)의 상기 게이트 절연 패턴(GI)은 상기 트렌치(T)의 상기 바닥면과 접할 수 있다. 상기 제1 게이트 구조체(GS1)의 양 측벽들은 상기 트렌치(T)의 양 내벽들로부터 각각 이격될 수 있다. 이에 따라, 상기 제1 게이트 구조체(GS1)는 상기 트렌치(T)의 일부를 채우도록 형성될 수 있고, 상기 제1 층간 절연막(110)은 상기 트렌치(T)의 잔부를 채우도록 형성될 수 있다. 즉, 상기 제1 층간 절연막(110)의 일부가 상기 제1 게이트 구조체(GS1)의 양 측벽들과 상기 트렌치(T)의 양 내벽들 사이로 연장될 수 있다.
상기 제1 게이트 구조체(GS1)의 상면(U)은 상기 활성 패턴들(AP)의 상면들(AP_U)보다 높은 위치에 있을 수 있다. 상기 제2 게이트 구조체들(GS2)의 하면들(L2)은 상기 활성 패턴들(AP)의 상기 상면들(AP_U)과 접할 수 있다.
상기 제2 게이트 구조체들(GS2)의 각각의 양 측의 상기 활성 패턴들(AP)에 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)을 형성하는 것은, 도 1, 도 5a, 및 도 5b를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 실질적으로 동일하다.
도 1, 도 6a, 및 도 6b를 다시 참조하면, 상기 제1 층간 절연막(110)이 상기 트렌치(T)의 잔부를 채우도록 형성됨에 따라, 상기 활성 영역들(AR) 사이에, 상기 제2 방향(D2)으로 연장되어 상기 활성 영역들(AR)을 서로 분리하는 제1 소자분리막(ST1)이 정의될 수 있다. 상기 제1 게이트 구조체(GS1)는 상기 제1 소자분리막(ST1)을 관통할 수 있다.
상기 캐핑 패턴(CAP) 상에 제2 층간 절연막(115)이 형성될 수 있다. 상기 제2 층간 절연막(115), 상기 캐핑 패턴(CAP), 및 상기 제1 층간 절연막(110)을 관통하여 상기 소스/드레인 영역들(SD)에 연결되는 소스/드레인 콘택들(CA)이 형성될 수 있다. 상기 게이트 구조체들(GS) 각각의 상에, 상기 제2 층간 절연막(115) 및 상기 캐핑 패턴(CAP)을 관통하여 상기 게이트 전극(GE)에 연결되는 게이트 콘택(CB)이 형성될 수 있다. 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)을 형성하는 것은, 도 1, 도 2a, 및 도 2b를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 실질적으로 동일하다.
상기 기판(100) 상에 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)에 전기적으로 연결되는 배선들(미도시)이 형성될 수 있다. 상기 배선들은 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)을 통하여 상기 소스/드레인 영역들(SD) 및 상기 게이트 전극들(GE)에 각각 전압을 인가하도록 구성될 수 있다.
도 9는 본 발명의 일부 실시예들의 변형예들에 따른 반도체 소자의 평면도이다. 도 10a 및 도 10b는 본 발명의 제1 실시예의 변형예에 따른 반도체 소자를 설명하기 위한 도면들로, 각각 도 9의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도들이다. 이하에서, 설명의 간소화를 위해, 도 1, 도 2a, 및 도 2b를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자와 차이점만을 설명한다.
도 9, 도 10a, 및 도 10b를 참조하면, 상기 게이트 구조체들(GS)은 상기 활성 영역들(AR) 사이의 상기 제1 소자분리막(ST1) 상에 제공되는 제1 게이트 구조체(GS1), 및 상기 활성 영역들(AR) 상에 제공되는 제2 게이트 구조체들(GS2)을 포함할 수 있다. 제2 게이트 구조체들(GS2)의 각각은 상기 제2 방향(D2)으로 서로 이격되는 상기 활성 패턴들(AP)을 가로지를 수 있다.
본 변형예에 따르면, 평면적 관점에서, 상기 제1 게이트 구조체(GS1)는 상기 제2 방향(D2)으로 서로 이격된 상기 활성 패턴들(AP)의 단부들 및 상기 제1 소자분리막(ST1)과 중첩하도록 배치될 수 있다. 상기 제1 게이트 구조체(GS1)의 하면의 일부(L1(a))는 상기 제2 방향(D2)으로 서로 이격된 상기 활성 패턴들(AP)의 단부들과 접할 수 있고, 상기 제1 게이트 구조체(GS1)의 상기 하면의 다른 일부(L1(b))는 상기 제1 소자분리막(ST1)의 상면(ST1_U)과 접할 수 있다.
상기 제1 소자분리막(ST1)의 상기 상면(ST1_U)의 높이는 상기 활성 패턴들(AP)의 상면들(AP_U)의 높이보다 높을 수 있다. 이에 따라, 상기 활성 패턴들(AP)의 상기 단부들과 접하는 상기 제1 게이트 구조체(GS1)의 상기 하면의 상기 일부(L1(a))의 높이는, 상기 제1 소자분리막(ST1)의 상기 상면(ST1_U)과 접하는 상기 제1 게이트 구조체(GS1)의 상기 하면의 상기 다른 일부(L1(b))의 높이보다 낮을 수 있다. 상기 제2 게이트 구조체들(GS2)의 하면들(L2)은 상기 활성 패턴들(AP)의 상기 상면들(AP_U)과 접할 수 있다.
상기 제2 게이트 구조체들(GS2)의 각각의 양 측의 상기 활성 패턴들(AP)에 소스/드레인 영역들(SD)이 제공될 수 있다. 상기 제1 게이트 구조체(GS1)는 상기 제1 소자분리막(ST1)에 의해 상기 소스/드레인 영역들(SD) 중 인접하는 소스/드레인 영역(SD)으로부터 전기적으로 절연될 수 있다. 더하여, 상기 제1 게이트 구조체(GS1)는 상기 제2 방향(D2)으로 연장되는 게이트 전극(GE), 및 상기 게이트 전극(GE)의 하면을 따라 연장되는 게이트 절연 패턴(GI)을 포함할 수 있고, 상기 제1 게이트 구조체(GS1)의 상기 게이트 전극(GE)은 상기 게이트 절연 패턴(GI)에 의해 상기 활성 패턴들(AP)로부터 전기적으로 절연될 수 있다. 상기 제1 로직 셀(C1)에서 상기 제1 게이트 구조체(GS1)는 트랜지스터를 구성하지 않는 더미 게이트 구조체일 수 있다.
상기 제1 게이트 구조체(GS1)는 상기 제2 로직 셀(C2) 상으로 연장될 수 있다. 상기 제1 게이트 구조체(GS1)는 상기 제2 방향(D2)으로 연장되어 상기 제2 로직 셀(C2) 내에 제공되는 활성 패턴(AP)을 가로지를 수 있다. 상기 제1 게이트 구조체(GS1)의 양 측에 제공되는, 상기 제2 로직 셀(C2)의 상기 활성 패턴(AP)의 부분들에 소스/드레인 영역들(SD)이 제공될 수 있다. 상기 제1 게이트 구조체(GS1)의 아래에 제공되고, 평면적 관점에서 상기 제1 게이트 구조체(GS1)와 중첩하는 상기 제2 로직 셀(C2)의 상기 활성 패턴(AP)의 다른 부분은 채널 영역으로 이용될 수 있다. 즉, 상기 제2 로직 셀(C2)에서 상기 제1 게이트 구조체(GS1)는 트랜지스터를 구성할 수 있다.
본 변형예에 따르면, 상기 제1 소자분리막(ST1)의 상기 상면(ST1_U)이 상기 활성 패턴들(AP)의 상기 상면들(AP_U)보다 높게 위치하고, 상기 제1 소자분리막(ST1)의 상기 상면(ST1_U) 상에 상기 제1 게이트 구조체(GS1)가 제공될 수 있다. 이에 따라, 상기 제1 로직 셀(C1) 내에서 상기 제1 게이트 구조체(GS1)는 상기 제1 소자분리막(ST1)에 의해 상기 인접하는 소스/드레인 영역(SD)로부터 용이하게 절연될 수 있다.
더하여, 상기 제1 게이트 구조체(GS1)의 상기 하면의 상기 일부(L1(a))의 상기 높이가, 상기 제1 게이트 구조체(GS1)의 상기 하면의 상기 다른 일부(L1(b))의 상기 높이보다 낮음에 따라, 상기 제1 게이트 구조체(GS1)의 상기 게이트 전극(GE)의 부피가 증가될 수 있다. 이에 따라, 상기 제2 로직 셀(C2) 내에서 상기 제1 게이트 구조체(GS1)에 의해 구성되는 트랜지스터의 특성이 다양해질 수 있다.
도 11a 및 도 11b는 본 발명의 제2 실시예의 변형예에 따른 반도체 소자를 설명하기 위한 도면들로, 각각 도 9의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도들이다. 이하에서, 설명의 간소화를 위해, 도 1, 도 6a, 및 도 6b를 참조하여 설명한 본 발명의 제2 실시예에 따른 반도체 소자와 차이점만을 설명한다.
도 9, 도 11a, 및 도 11b를 참조하면, 상기 게이트 구조체들(GS)은 상기 활성 영역들(AR) 사이의 상기 제1 소자분리막(ST1)을 관통하는 제1 게이트 구조체(GS1), 및 상기 활성 영역들(AR) 상에 제공되는 제2 게이트 구조체들(GS2)을 포함할 수 있다. 제2 게이트 구조체들(GS2)의 각각은 상기 제2 방향(D2)으로 서로 이격되는 상기 활성 패턴들(AP)을 가로지를 수 있다.
본 변형예에 따르면, 평면적 관점에서, 상기 제1 게이트 구조체(GS1)는 상기 제2 방향(D2)으로 서로 이격된 상기 활성 패턴들(AP)의 단부들 및 상기 제1 소자분리막(ST1)과 중첩하도록 배치될 수 있다. 상기 제1 게이트 구조체(GS1)의 하면의 일부(L1(a))는 상기 제2 방향(D2)으로 서로 이격된 상기 활성 패턴들(AP)의 단부들과 접할 수 있고, 상기 제1 게이트 구조체(GS1)의 상기 하면의 다른 일부(L1(b))는 상기 제1 소자분리막(ST1)의 하면(ST1_L)과 접할 수 있다. 이에 따라, 상기 활성 패턴들(AP)의 상기 단부들과 접하는 상기 제1 게이트 구조체(GS1)의 상기 하면의 상기 일부(L1(a))의 높이는, 상기 제1 소자분리막(ST1)의 상기 하면(ST1_L)과 접하는 상기 제1 게이트 구조체(GS1)의 상기 하면의 상기 다른 일부(L1(b))의 높이보다 높을 수 있다. 상기 제1 게이트 구조체(GS1)의 상면(U)의 높이는 상기 활성 패턴들(AP)의 상기 상면들(AP_U)의 높이보다 높을 수 있다. 상기 제2 게이트 구조체들(GS2)의 하면들(L2)은 상기 활성 패턴들(AP)의 상기 상면들(AP_U)과 접할 수 있다.
상기 제2 게이트 구조체들(GS2)의 각각의 양 측의 상기 활성 패턴들(AP)에 소스/드레인 영역들(SD)이 제공될 수 있다. 상기 제1 게이트 구조체(GS1)는 상기 제1 소자분리막(ST1)에 의해 상기 소스/드레인 영역들(SD) 중 인접하는 소스/드레인 영역(SD)으로부터 전기적으로 절연될 수 있다. 더하여, 상기 제1 게이트 구조체(GS1)는 상기 제2 방향(D2)으로 연장되는 게이트 전극(GE), 및 상기 게이트 전극(GE)의 하면을 따라 연장되는 게이트 절연 패턴(GI)을 포함할 수 있고, 상기 제1 게이트 구조체(GS1)의 상기 게이트 전극(GE)은 상기 게이트 절연 패턴(GI)에 의해 상기 활성 패턴들(AP)로부터 전기적으로 절연될 수 있다. 상기 제1 로직 셀(C1)에서 상기 제1 게이트 구조체(GS1)는 트랜지스터를 구성하지 않는 더미 게이트 구조체일 수 있다.
상기 제1 게이트 구조체(GS1)는 상기 제2 로직 셀(C2) 상으로 연장될 수 있다. 상기 제1 게이트 구조체(GS1)는 상기 제2 방향(D2)으로 연장되어 상기 제2 로직 셀(C2) 내에 제공되는 활성 패턴(AP)을 가로지를 수 있다. 상기 제1 게이트 구조체(GS1)의 양 측에 제공되는, 상기 제2 로직 셀(C2)의 상기 활성 패턴(AP)의 부분들에 소스/드레인 영역들(SD)이 제공될 수 있다. 상기 제1 게이트 구조체(GS1)의 아래에 제공되고, 평면적 관점에서 상기 제1 게이트 구조체(GS1)와 중첩하는 상기 제2 로직 셀(C2)의 상기 활성 패턴(AP)의 다른 부분은 채널 영역으로 이용될 수 있다. 즉, 상기 제2 로직 셀(C2)에서 상기 제1 게이트 구조체(GS1)는 트랜지스터를 구성할 수 있다.
본 변형예에 따르면, 상기 제1 게이트 구조체(GS1)가 상기 제1 소자분리막(ST1)을 관통하여 제공됨에 따라, 상기 제1 게이트 구조체(GS1)는 상기 제1 소자분리막(ST1)에 의해 상기 인접하는 소스/드레인 영역(SD)으로부터 용이하게 절연될 수 있다. 더하여, 상기 제1 게이트 구조체(GS1)가 상기 제1 소자분리막(ST1)을 관통하여 제공됨에 따라, 상기 제1 게이트 구조체(GS1)의 상기 게이트 전극(GE)의 부피가 증가될 수 있다. 이에 따라, 상기 제2 로직 셀(C2) 내에서 상기 제1 게이트 구조체(GS1)에 의해 구성되는 트랜지스터의 특성이 다양해질 수 있다.
도 12는 본 발명의 제3 실시예에 따른 반도체 소자의 평면도이다. 도 13a 및 도 13b는 본 발명의 제3 실시예에 따른 반도체 소자를 설명하기 위한 도면들로, 각각 도 12의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도들이다. 도 1, 도 2a, 및 도 2b를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 12, 도 13a, 및 도 13b를 참조하면, 반도체 소자는 서로 인접하는 제1 로직 셀(C1) 및 제2 로직 셀(C2)을 포함할 수 있다. 상기 제1 로직 셀(C1)은 소자분리막(ST)에 의해 서로 분리된 활성 영역들(AR)을 포함할 수 있다. 상기 제1 로직 셀(C1)은 상기 소자분리막(ST)에 의해 상기 제2 로직 셀(C2)로부터 분리될 수 있다. 상기 제1 로직 셀(C1)과 상기 제2 로직 셀(C2) 사이에 셀 바운더리(Cb)가 정의될 수 있다.
상기 소자분리막(ST)은 상기 제2 방향(D2)으로 연장되어 상기 제1 방향(D1)으로 서로 이격된 상기 활성 영역들(AR)을 분리하는 제1 소자분리막(ST1), 및 상기 제1 방향(D1)으로 연장되어 상기 제2 방향(D2)으로 서로 인접하는 상기 제1 로직 셀(C1)과 상기 제2 로직 셀(C2)을 분리하는 제2 소자분리막(ST2)을 포함할 수 있다.
상기 활성 영역들(AR)의 각각은 상기 기판(100)으로부터 돌출된 복수 개의 활성 패턴들(AP)을 포함할 수 있다. 상기 활성 패턴들(AP)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)을 따라 서로 이격되어 배열될 수 있다. 상기 소자분리막(ST)은 상기 활성 패턴들(AP)의 각각의 양 측에 제공되어 상기 제1 방향(D1)으로 연장되는 제3 소자분리막들(ST3)을 더 포함할 수 있다. 상기 제3 소자분리막들(ST3)은 상기 제1 방향(D1)으로 연장되어 상기 제1 소자분리막(ST1)에 연결될 수 있다.
일 실시예에 따르면, 상기 활성 패턴들(AP)의 각각은 상기 제3 소자 분리막들(ST3)에 의해 노출된 상부 영역(이하, 활성 핀(AF))을 가질 수 있다. 즉, 상기 제3 소자분리막들(ST3)의 상면들(ST3_U)의 높이는 상기 활성 패턴들(AP)의 상면들(AP_U)의 높이보다 낮을 수 있다. 상기 제2 소자분리막(ST2)의 상면은 상기 제3 소자분리막들(ST3)의 상기 상면들(ST3_U)과 실질적으로 공면을 이룰 수 있다.
상기 기판(100) 상에 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 서로 이격되어 배열되는 게이트 구조체들(GS)이 제공될 수 있다. 상기 게이트 구조체들(GS)의 각각은 상기 제2 방향(D2)으로 연장되는 게이트 전극(GE), 상기 게이트 전극(GE)의 하면을 따라 연장되는 게이트 절연 패턴(GI), 상기 게이트 전극(GE)의 상면을 따라 연장되는 캐핑 패턴(CAP), 및 상기 게이트 전극(GE)의 양 측의 게이트 스페이서들(GSP)을 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 상기 게이트 전극(GE)과 상기 게이트 스페이서들(GSP) 사이로 연장될 수 있다. 상기 캐핑 패턴(CAP)은 상기 제1 방향(D1)으로 연장되어 복수 개의 상기 게이트 전극들(GE)의 상면들을 공통적으로 덮을 수 있다.
본 실시예에 따르면, 상기 게이트 구조체들(GS)은 상기 활성 영역들(AR) 사이의 상기 제1 소자분리막(ST1)을 관통하는 한 쌍의 제1 게이트 구조체들(GS1), 및 상기 활성 영역들(AR) 상에 제공되는 제2 게이트 구조체들(GS2)을 포함할 수 있다. 상기 제1 게이트 구조체들(GS1)의 각각은 상기 제1 소자분리막(ST1)을 관통할 수 있고, 상기 제2 게이트 구조체들(GS2)의 각각은 상기 제2 방향(D2)으로 서로 이격되는 상기 활성 패턴들(AP)을 가로지를 수 있다.
상기 제1 게이트 구조체들(GS1)의 각각은 상기 제2 방향(D2)으로 서로 이격된 상기 활성 패턴들(AP)의 단부들 및 상기 제1 소자분리막(ST1)과 중첩하도록 배치될 수 있다. 상기 제1 게이트 구조체들(GS1)의 각각의 하면의 일부(L1(a))는 상기 제2 방향(D2)으로 서로 이격된 상기 활성 패턴들(AP)의 단부들과 접할 수 있고, 상기 제1 게이트 구조체들(GS1)의 각각의 상기 하면의 다른 일부(L1(b))는 상기 제1 소자분리막(ST1)의 하면(ST1_L)과 접할 수 있다. 이에 따라, 상기 제1 게이트 구조체들(GS1)의 각각의 상기 하면의 상기 일부(L1(a))의 높이는, 상기 제1 게이트 구조체들(GS1)의 각각의 상기 하면의 상기 다른 일부(L1(b))의 높이보다 높을 수 있다. 상기 제1 게이트 구조체들(GS1)의 각각의 상면(U)의 높이는 상기 활성 패턴들(AP)의 상기 상면들(AP_U)의 높이보다 높을 수 있다. 상기 제2 게이트 구조체들(GS2)의 하면들(L2)은 상기 활성 패턴들(AP)의 상기 상면들(AP_U)과 접할 수 있다.
상기 제2 게이트 구조체들(GS2)의 각각의 양 측의 상기 활성 패턴들(AP)에 소스/드레인 영역들(SD)이 제공될 수 있다. 상기 제2 게이트 구조체들(GS2)의 각각의 아래에 제공되어, 평면적 관점에서 상기 제2 게이트 구조체들(GS2)의 각각과 중첩하는 상기 활성 패턴들(AP)의 부분들(일 예로, 상기 활성 핀들(AF))은 채널 영역(CH)으로 이용될 수 있다.
상기 제1 게이트 구조체들(GS1)의 각각은 상기 제1 소자분리막(ST1)에 의해 상기 소스/드레인 영역들(SD) 중 인접하는 소스/드레인 영역(SD)으로부터 전기적으로 절연될 수 있다. 더하여, 상기 제1 게이트 구조체들(GS1)의 각각의 상기 게이트 전극(GE)은 상기 게이트 절연 패턴(GI)에 의해 상기 활성 패턴들(AP)로부터 전기적으로 절연될 수 있다. 상기 제1 로직 셀(C1)에서 상기 제1 게이트 구조체들(GS1)은 트랜지스터를 구성하지 않는 더미 게이트 구조체들일 수 있다.
상기 제1 게이트 구조체들(GS1)은 상기 제2 로직 셀(C2) 상으로 연장될 수 있다. 상기 제1 게이트 구조체들(GS1)의 각각은 상기 제2 방향(D2)으로 연장되어 상기 제2 로직 셀(C2) 내에 제공되는 활성 패턴(AP)을 가로지를 수 있다. 상기 제1 게이트 구조체들(GS1)의 각각의 양 측에 제공되는, 상기 제2 로직 셀(C2)의 상기 활성 패턴(AP)의 부분들에 소스/드레인 영역들(SD)이 제공될 수 있다. 상기 제1 게이트 구조체들(GS1)의 각각의 아래에 제공되고, 평면적 관점에서 상기 제1 게이트 구조체들(GS1)의 각각과 중첩하는 상기 제2 로직 셀(C2)의 상기 활성 패턴(AP)의 다른 부분은 채널 영역으로 이용될 수 있다. 즉, 상기 제2 로직 셀(C2)에서 상기 제1 게이트 구조체들(GS1)의 각각은 트랜지스터를 구성할 수 있다.
본 실시예에 따르면, 상기 제1 소자분리막(ST1)을 관통하는 상기 한 쌍의 제1 게이트 구조체들(GS1)이 제공됨에 따라, 상기 제1 로직 셀(C1) 내에서 서로 인접하는 상기 활성 영역들(AR) 사이의 전기적 절연이 용이할 수 있다. 더하여, 상기 제1 게이트 구조체들(GS1)의 각각이 상기 제1 소자분리막(ST1)을 관통하여 제공됨에 따라, 상기 제1 게이트 구조체들(GS1)의 각각의 상기 게이트 전극(GE)의 부피가 증가될 수 있다. 이에 따라, 상기 제2 로직 셀(C2) 내에서 상기 제1 게이트 구조체들(GS1)의 각각에 의해 구성되는 트랜지스터의 특성이 다양해질 수 있다.
상기 기판(100) 상에 상기 게이트 구조체들(GS)을 덮는 제1 층간 절연막(110)이 제공될 수 있다. 상기 제1 층간 절연막(110)은 상기 게이트 구조체들(GS) 사이에 개재될 수 있고, 상기 게이트 구조체들(GS)의 각각의 상기 게이트 전극(GE)의 상면은 상기 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 상기 캐핑 패턴(CAP)은 상기 제1 층간 절연막(110) 상으로 연장될 수 있다. 본 실시예에 따르면, 상기 제1 소자분리막(ST1)은 상기 제1 층간 절연막(110)과 동일한 물질을 포함할 수 있다. 상기 제1 소자분리막(ST1)은 상기 제1 층간 절연막(110)과 연결되어 일체를 이룰 수 있다.
상기 캐핑 패턴(CAP) 상에 제2 층간 절연막(115)이 제공될 수 있다. 상기 제2 층간 절연막(115), 상기 캐핑 패턴(CAP), 및 상기 제1 층간 절연막(110)을 관통하여 상기 소스/드레인 영역들(SD)에 연결되는 소스/드레인 콘택들(CA)이 제공될 수 있다. 상기 게이트 구조체들(GS) 각각의 상에, 상기 게이트 전극(GE)에 전기적으로 연결되는 게이트 콘택(CB)이 제공될 수 있다. 상기 게이트 콘택(CB)은 상기 제2 층간 절연막(115) 및 상기 캐핑 패턴(CAP)을 관통하여 상기 게이트 전극(GE)에 연결될 수 있다. 상기 기판(100) 상에 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)에 전기적으로 연결되는 배선들(미도시)이 제공될 수 있다. 상기 배선들은 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)을 통하여 상기 소스/드레인 영역들(SD) 및 상기 게이트 전극(GE)에 각각 전압을 인가할 수 있다.
도 14a 및 도 15a는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 12의 Ⅰ-Ⅰ'에 대응하는 단면도들이다. 도 14b 및 도 15b는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 12의 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 도 1, 도 3a 내지 도 5a, 및 도 3b 내지 도 5b를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 12, 도 14a, 및 도 14b를 참조하면, 기판(100) 상에 예비 제1 소자 분리막(미도시) 및 제2 소자 분리막(ST2)이 형성될 수 있다. 제1 로직 셀(C1)에서, 상기 예비 제1 소자분리막은 상기 제2 방향(D2)으로 연장되어 상기 제1 방향(D1)으로 서로 이격된 활성 영역들(AR)을 서로 분리할 수 있다. 상기 제2 소자분리막(ST2)은 상기 제1 방향(D1)으로 연장되어 상기 제1 로직 셀(C1)과 이에 인접하는 제2 로직 셀(C2)을 서로 분리할 수 있다. 상기 예비 제1 소자분리막 및 상기 제2 소자분리막(ST2)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있다. 더하여, 상기 기판(100) 상에 제3 소자 분리막들(ST3)이 형성될 수 있다. 상기 제3 소자분리막들(ST3)은 상기 제1 방향(D1)으로 연장되어 상기 활성 영역들(AR) 각각에 활성 패턴들(AP)을 정의할 수 있다. 상기 제3 소자분리막(ST3)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있다. 상기 예비 제1 소자분리막, 상기 제2 소자분리막(ST2), 및 상기 제3 소자분리막들(ST3)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다. 상기 예비 제1 소자분리막, 상기 제2 소자분리막(ST2), 및 상기 제3 소자분리막들(ST3)의 상면들은 상기 활성 패턴들(AP)의 상면들과 실질적으로 공면을 이룰 수 있다.
상기 제3 소자분리막들(ST3)의 상부가 식각되어 상기 활성 패턴들(AP)의 상부들이 노출될 수 있다. 상기 제3 소자분리막들(ST3)에 의해 노출되는 상기 활성 패턴들(AP)의 각각의 상기 상부는 활성 핀(AF)으로 정의될 수 있다. 상기 제3 소자분리막들(ST3)의 상기 식각 공정 동안, 상기 예비 제1 소자분리막 및 상기 제2 소자분리막(ST2)의 상부들이 식각될 수 있다. 이에 따라, 상기 예비 제1 소자분리막 및 상기 제2 소자분리막(ST2)의 상면들은 상기 제3 소자분리막들(ST3)의 상면들과 실질적으로 공면을 이룰 수 있다.
상기 기판(100) 상에 상기 예비 제1 소자분리막의 상면을 노출하는 개구부(122)를 갖는 마스크 패턴(120)이 형성될 수 있다. 상기 마스크 패턴(120)은 일 예로, 에스오에이치(SOH) 물질을 포함할 수 있다. 상기 개구부(122)는 상기 예비 제1 소자분리막의 상기 상면을 따라 연장될 수 있다.
상기 마스크 패턴(120)을 식각 마스크로 이용하는 식각 공정을 수행하여 상기 예비 제1 소자분리막이 제거될 수 있다. 이에 따라, 상기 활성 영역들(AR) 사이에 상기 기판(100)을 노출하는 트렌치(T)가 형성될 수 있다. 상기 식각 공정 동안, 상기 제2 및 제3 소자분리막들(ST2, ST3)은 상기 마스크 패턴(120)에 의해 덮여 식각되지 않을 수 있다.
도 12, 도 15a, 및 도 15b를 참조하면, 상기 마스크 패턴(120)이 제거될 수 있다. 상기 마스크 패턴(120)은 일 예로, 에싱 및/또는 스트립 공정을 수행하여 제거될 수 있다.
이 후, 상기 기판(100) 상에 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 서로 이격되어 배열되는 게이트 구조체들(GS)이 형성될 수 있다. 상기 게이트 구조체들(GS)을 형성하는 것은, 도 1, 도 5a, 및 도 5b를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 실질적으로 동일하다. 일 예로, 상기 게이트 구조체들(GS)을 형성하는 것은, 도 1, 도 5a, 및 도 5b를 참조하여 설명한 바와 같이, 상기 기판(100) 상에 희생 게이트 패턴들(미도시) 및 게이트 스페이서들(GSP)을 형성하는 것, 상기 희생 게이트 패턴들을 덮는 제1 층간 절연막(110)을 형성하는 것, 상기 희생 게이트 패턴들을 제거하여 상기 게이트 스페이서들(GSP) 사이에 갭 영역을 형성하는 것, 및 상기 갭 영역 내에 게이트 절연 패턴(GI) 및 게이트 전극(GE)을 형성하는 것을 포함할 수 있다. 이 후, 상기 제1 층간 절연막(110) 상에 상기 게이트 절연 패턴(GI)의 상면, 상기 게이트 전극(GE)의 상면, 및 상기 게이트 스페이서들(GSP)의 상면들을 덮는 캐핑 패턴(CAP)이 형성될 수 있다.
본 실시예에 따르면, 상기 게이트 구조체들(GS)은 상기 활성 영역들(AR) 사이의 상기 트렌치(T) 내에 제공되는 한 쌍의 제1 게이트 구조체들(GS1), 및 상기 활성 영역들(AR) 상에 제공되는 제2 게이트 구조체들(GS2)을 포함할 수 있다. 상기 제2 게이트 구조체들(GS2)의 각각은 상기 제2 방향(D2)으로 서로 이격되는 상기 활성 패턴들(AP)을 가로지를 수 있다.
상기 제1 게이트 구조체들(GS1)의 각각은 상기 제2 방향(D2)으로 서로 이격된 상기 활성 패턴들(AP)의 단부들 및 상기 트렌치(T)와 중첩하도록 형성될 수 있다. 상기 제1 게이트 구조체들(GS1)의 각각의 하면의 일부(L1(a))는 상기 제2 방향(D2)으로 서로 이격된 상기 활성 패턴들(AP)의 단부들과 접할 수 있고, 상기 제1 게이트 구조체들(GS1)의 각각의 상기 하면의 다른 일부(L1(b))는 상기 트렌치(T)의 바닥면과 접할 수 있다.
상기 제1 게이트 구조체들(GS1)의 각각의 일 측벽은 상기 트렌치(T)의 내측벽에 접할 수 있다. 상기 제1 게이트 구조체들(GS1)은 상기 트렌치(T) 내에서 서로 이격되도록 형성될 수 있다. 이에 따라, 상기 제1 게이트 구조체들(GS1)은 상기 트렌치의 일부를 채우도록 형성될 수 있고, 상기 제1 층간 절연막(110)은 상기 트렌치(T)의 잔부를 채우도록 형성될 수 있다. 즉, 상기 제1 층간 절연막(110)의 일부가 상기 제1 게이트 구조체들(GS1) 사이로 연장될 수 있다.
상기 제1 게이트 구조체들(GS1)의 각각의 상면(U)의 높이는 상기 활성 패턴들(AP)의 상기 상면들(AP_U)의 높이보다 높을 수 있다. 상기 제2 게이트 구조체들(GS2)의 하면들(L2)은 상기 활성 패턴들(AP)의 상기 상면들(AP_U)과 접할 수 있다.
상기 제2 게이트 구조체들(GS2)의 각각의 양 측의 상기 활성 패턴들(AP)에 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)을 형성하는 것은, 도 1, 도 5a, 및 도 5b를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 실질적으로 동일하다.
도 12, 도 13a, 및 도 13b를 다시 참조하면, 상기 제1 층간 절연막(110)이 상기 트렌치(T)의 잔부를 채우도록 형성됨에 따라, 상기 활성 영역들(AR) 사이에, 상기 제2 방향(D2)으로 연장되어 상기 활성 영역들(AR)을 서로 분리하는 제1 소자분리막(ST1)이 정의될 수 있다. 상기 제1 게이트 구조체들(GS1)의 각각은 상기 제1 소자분리막(ST1)을 관통할 수 있다. 상기 캐핑 패턴(CAP) 상에 제2 층간 절연막(115)이 형성될 수 있다. 상기 제2 층간 절연막(115), 상기 캐핑 패턴(CAP), 및 상기 제1 층간 절연막(110)을 관통하여 상기 소스/드레인 영역들(SD)에 연결되는 소스/드레인 콘택들(CA)이 형성될 수 있다. 상기 게이트 구조체들(GS) 각각의 상에, 상기 제2 층간 절연막(115) 및 상기 캐핑 패턴(CAP)을 관통하여 상기 게이트 전극(GE)에 연결되는 게이트 콘택(CB)이 형성될 수 있다. 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)을 형성하는 것은, 도 1, 도 2a, 및 도 2b를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 실질적으로 동일하다.
상기 기판(100) 상에 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)에 전기적으로 연결되는 배선들(미도시)이 형성될 수 있다. 상기 배선들은 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)을 통하여 상기 소스/드레인 영역들(SD) 및 상기 게이트 전극들(GE)에 각각 전압을 인가하도록 구성될 수 있다.
도 16은 본 발명의 제4 실시예에 따른 반도체 소자의 평면도이다. 도 17a 및 도 17b는 본 발명의 제4 실시예에 따른 반도체 소자를 설명하기 위한 도면들로, 각각 도 16의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도들이다. 도 1, 도 2a, 및 도 2b를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 16, 도 17a, 및 도 17b를 참조하면, 반도체 소자는 서로 인접하는 제1 로직 셀(C1) 및 제2 로직 셀(C2)을 포함할 수 있다. 상기 제1 로직 셀(C1)은 소자분리막(ST)에 의해 서로 분리된 활성 영역들(AR)을 포함할 수 있다. 상기 제1 로직 셀(C1)은 상기 소자분리막(ST)에 의해 상기 제2 로직 셀(C2)로부터 분리될 수 있다. 상기 제1 로직 셀(C1)과 상기 제2 로직 셀(C2) 사이에 셀 바운더리(Cb)가 정의될 수 있다.
상기 소자분리막(ST)은 상기 제2 방향(D2)으로 연장되어 상기 제1 방향(D1)으로 서로 이격된 상기 활성 영역들(AR)을 분리하는 제1 소자분리막(ST1), 및 상기 제1 방향(D1)으로 연장되어 상기 제2 방향(D2)으로 서로 인접하는 상기 제1 로직 셀(C1)과 상기 제2 로직 셀(C2)을 분리하는 제2 소자분리막(ST2)을 포함할 수 있다.
상기 활성 영역들(AR)의 각각은 상기 기판(100)으로부터 돌출된 복수 개의 활성 패턴들(AP)을 포함할 수 있다. 상기 활성 패턴들(AP)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)을 따라 서로 이격되어 배열될 수 있다. 상기 소자분리막(ST)은 상기 활성 패턴들(AP)의 각각의 양 측에 제공되어 상기 제1 방향(D1)으로 연장되는 제3 소자분리막들(ST3)을 더 포함할 수 있다. 상기 제3 소자분리막들(ST3)은 상기 제1 방향(D1)으로 연장되어 상기 제1 소자분리막(ST1)에 연결될 수 있다.
일 실시예에 따르면, 상기 활성 패턴들(AP)의 각각은 상기 제3 소자 분리막들(ST3)에 의해 노출된 상부 영역(이하, 활성 핀(AF))을 가질 수 있다. 즉, 상기 제3 소자분리막들(ST3)의 상면들(ST3_U)의 높이는 상기 활성 패턴들(AP)의 상면들(AP_U)의 높이보다 낮을 수 있다. 상기 제2 소자분리막(ST2)의 상면은 상기 제3 소자분리막들(ST3)의 상기 상면들(ST3_U)과 실질적으로 공면을 이룰 수 있다.
본 실시예에 따르면, 상기 제1 소자분리막(ST1)은 상기 기판(100)의 상면에 평행한 방향에 따른 폭을 가질 수 있다. 상기 제1 소자분리막(ST1)의 상부(ST1_UP)의 폭은 상기 제1 소자분리막(ST1)의 하부(ST1_LP)의 폭 보다 클 수 있다. 상기 제1 소자분리막(ST1)의 상면(ST1_U)의 높이는 상기 활성 패턴들(AP)의 상기 상면들(AP_U)의 상기 높이보다 높을 수 있다.
상기 기판(100) 상에 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 서로 이격되어 배열되는 게이트 구조체들(GS)이 제공될 수 있다. 상기 게이트 구조체들(GS)의 각각은 상기 제2 방향(D2)으로 연장되는 게이트 전극(GE), 상기 게이트 전극(GE)의 하면을 따라 연장되는 게이트 절연 패턴(GI), 상기 게이트 전극(GE)의 상면을 따라 연장되는 캐핑 패턴(CAP), 및 상기 게이트 전극(GE)의 양 측의 게이트 스페이서들(GSP)을 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 상기 게이트 전극(GE)과 상기 게이트 스페이서들(GSP) 사이로 연장될 수 있다. 상기 캐핑 패턴(CAP)은 상기 제1 방향(D1)으로 연장되어 복수 개의 상기 게이트 전극들(GE)의 상면들을 공통적으로 덮을 수 있다.
본 실시예에 따르면, 상기 게이트 구조체들(GS)은 상기 활성 영역들(AR) 사이의 상기 제1 소자분리막(ST1) 상에 제공되는 한 쌍의 제1 게이트 구조체들(GS1), 및 상기 활성 영역들(AR) 상에 제공되는 제2 게이트 구조체들(GS2)을 포함할 수 있다. 상기 제2 게이트 구조체들(GS2)의 각각은 상기 제2 방향(D2)으로 서로 이격되는 상기 활성 패턴들(AP)을 가로지를 수 있다. 상기 제1 게이트 구조체들(GS1)의 각각은 상기 제1 소자분리막(ST1) 상에 제공되어 상기 활성 패턴들(AP)로부터 이격될 수 있다.
상기 제1 게이트 구조체들(GS1)의 각각의 하면(L1)은 상기 제1 소자분리막(ST1)의 상기 상면(ST1_U)과 접할 수 있다. 즉, 상기 제1 게이트 구조체들(GS1)의 각각의 상기 게이트 절연 패턴(GI)은 상기 제1 소자분리막(ST1)의 상기 상면(ST1_U)과 접할 수 있다. 이에 따라, 상기 제1 게이트 구조체들(GS1)의 각각의 상기 하면(L1)의 높이는 상기 활성 패턴들(AP)의 상기 상면들(AP_U)의 높이보다 높을 수 있다. 상기 제2 게이트 구조체들(GS2)의 하면들(L2)은 상기 활성 패턴들(AP)의 상기 상면들(AP_U)과 접할 수 있다.
상기 제2 게이트 구조체들(GS2)의 각각의 양 측의 상기 활성 패턴들(AP)에 소스/드레인 영역들(SD)이 제공될 수 있다. 상기 제2 게이트 구조체들(GS2)의 각각의 아래에 제공되어, 평면적 관점에서 상기 제2 게이트 구조체들(GS2)의 각각과 중첩하는 상기 활성 패턴들(AP)의 부분들(일 예로, 상기 활성 핀들(AF))은 채널 영역(CH)으로 이용될 수 있다.
상기 제1 게이트 구조체들GS1)의 각각은 상기 제1 소자분리막(ST1)에 의해 상기 소스/드레인 영역들(SD) 중 인접하는 소스/드레인 영역들(SD)로부터 전기적으로 절연될 수 있다. 즉, 상기 제1 로직 셀(C1)에서 상기 제1 게이트 구조체(GS1)는 트랜지스터를 구성하지 않는 더미 게이트 구조체일 수 있다.
상기 제1 게이트 구조체들(GS1)은 상기 제2 로직 셀(C2) 상으로 연장될 수 있다. 상기 제1 게이트 구조체들(GS1)의 각각은 상기 제2 방향(D2)으로 연장되어 상기 제2 로직 셀(C2) 내에 제공되는 활성 패턴(AP)을 가로지를 수 있다. 상기 제1 게이트 구조체들(GS1)의 각각의 양 측에 제공되는, 상기 제2 로직 셀(C2)의 상기 활성 패턴(AP)의 부분들에 소스/드레인 영역들(SD)이 제공될 수 있다. 상기 제1 게이트 구조체들(GS1)의 각각의 아래에 제공되고, 평면적 관점에서 상기 제1 게이트 구조체들(GS1)의 각각과 중첩하는 상기 제2 로직 셀(C2)의 상기 활성 패턴(AP)의 다른 부분은 채널 영역으로 이용될 수 있다. 즉, 상기 제2 로직 셀(C2)에서 상기 제1 게이트 구조체들(GS1)의 각각은 트랜지스터를 구성할 수 있다.
본 실시예에 따르면, 상기 제1 소자분리막(ST1)의 상기 상면(ST1_U)이 상기 활성 패턴들(AP)의 상기 상면들(AP_U)보다 높게 위치하고, 상기 제1 소자분리막(ST1)의 상기 상면(ST1_U) 상에 상기 한 쌍의 제1 게이트 구조체들(GS1)이 제공될 수 있다. 이에 따라, 상기 제1 로직 셀(C1) 내에서 서로 인접하는 상기 활성 영역들(AR) 사이의 전기적 절연이 용이할 수 있다.
상기 기판(100) 상에 상기 게이트 구조체들(GS)을 덮는 제1 층간 절연막(110)이 제공될 수 있다. 상기 제1 층간 절연막(110)은 상기 게이트 구조체들(GS) 사이에 개재될 수 있고, 상기 게이트 구조체들(GS)의 각각의 상기 게이트 전극(GE)의 상면은 상기 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 상기 캐핑 패턴(CAP)은 상기 제1 층간 절연막(110) 상으로 연장될 수 있다. 상기 캐핑 패턴(CAP) 상에 제2 층간 절연막(115)이 제공될 수 있다. 상기 제2 층간 절연막(115), 상기 캐핑 패턴(CAP), 및 상기 제1 층간 절연막(110)을 관통하여 상기 소스/드레인 영역들(SD)에 연결되는 소스/드레인 콘택들(CA)이 제공될 수 있다. 상기 게이트 구조체들(GS) 각각의 상에, 상기 게이트 전극(GE)에 전기적으로 연결되는 게이트 콘택(CB)이 제공될 수 있다. 상기 게이트 콘택(CB)은 상기 제2 층간 절연막(115) 및 상기 캐핑 패턴(CAP)을 관통하여 상기 게이트 전극(GE)에 연결될 수 있다. 상기 기판(100) 상에 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)에 전기적으로 연결되는 배선들(미도시)이 제공될 수 있다. 상기 배선들은 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)을 통하여 상기 소스/드레인 영역들(SD) 및 상기 게이트 전극(GE)에 각각 전압을 인가할 수 있다.
본 발명의 제4 실시예에 따른 반도체 소자의 제조방법은, 도 1 및 도 5a에 도시된 바와 달리, 상기 제1 소자분리막(ST1) 상에 상기 한 쌍의 제1 게이트 구조체들(GS1)이 형성되는 것을 제외하고, 도 1, 도 3a 내지 도 5a, 및 도 3b 내지 도 5b를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 실질적으로 동일하다.
본 발명의 개념에 따르면, 서로 인접하는 제1 로직 셀과 제2 로직 셀을 가로지르는 적어도 하나의 게이트 구조체가 제공될 수 있다. 상기 제1 로직 셀 내에서, 서로 인접하는 활성 영역들 사이의 소자분리막 상에 상기 적어도 하나의 게이트 구조체가 제공되어, 상기 활성 영역들 사이의 전기적 절연이 용이할 수 있다. 더하여, 상기 게이트 구조체의 게이트 전극의 부피가 다양하게 제공됨에 따라, 상기 제2 로직 셀 내에서, 상기 게이트 구조체에 의해 구성되는 트랜지스터의 특성이 다양해질 수 있다.
따라서, 우수한 신뢰성을 가지고 다양한 특성을 갖는 반도체 소자 및 그 제조방법이 제공될 수 있다.
이상에서, 상기 활성 패턴들(AP)은 핀 형상을 갖는 것으로 도시되었으나, 이와는 달리 다양한 변형이 가능하다.
도 18은 본 발명의 일부 실시예들에 따른 반도체 소자의 활성 패턴을 도시하는 개념도이다. 본 실시예에 있어서, 상기 활성 패턴(AP)의 단면은 기판(100)에 인접한 넥 부분(NC)과 상기 넥 부분(NC)보다 넓은 폭의 바디 부분(BD)을 포함하는 오메가 형태(omega shaped)의 형상을 가질 수 있다. 상기 활성 패턴(AP) 상에 게이트 절연 패턴(GI) 및 게이트 전극(GE)이 차례로 제공될 수 있다. 상기 게이트 전극(GE)의 일부는 상기 활성 패턴(AP) 아래로 연장될 수 있다.
도 19는 본 발명의 다른 실시예들에 따른 반도체 소자의 활성 패턴을 도시하는 개념도이다. 본 실시예에 있어서, 반도체 소자의 활성 패턴(AP)은 기판(100)으로부터 이격된 나노 와이어 형태일 수 있다. 상기 활성 패턴(AP) 상에 게이트 절연 패턴(GI) 및 게이트 전극(GE)이 차례로 제공될 수 있다. 상기 게이트 전극(GE)은 상기 활성 패턴(AP)과 상기 기판(100) 사이로 연장될 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 20을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 비휘발성 기억 소자(예컨대, 플래쉬 기억 소자, 상변화 기억 소자, 및/또는 자기 기억 소자 등)를 포함할 수 있다. 이에 더하여, 상기 기억 장치(1130)는 휘발성 기억 소자를 더 포함할 수 있다. 이 경우에, 상기 기억 장치(1130)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 상기 기억 장치(1130)는 전자 시스템(1100)의 응용 또는 전자 시스템(1100)이 적용되는 전자 제품에 따라 생략될 수도 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 본 발명의 실시예들에 따른 반도체 소자는 상기 컨트롤러(1110) 또는 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 DRAM(Dynamic Random Access Memory) 소자 및/또는 SRAM 소자 등을 더 포함할 수도 있다.
도 21은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 21을 참조하면, 전자 장치(1200)는 반도체 칩(1210)을 포함할 수 있다. 상기 반도체 칩(1210)은 프로세서(Processor; 1211), 임베디드 메모리(Embedded Memory; 1213) 및 캐시 메모리(Cache Memory; 1215)를 포함할 수 있다.
상기 프로세서(1211)는 하나 이상의 프로세서 코어들(Processor Core; C1-Cn)을 포함할 수 있다. 상기 하나 이상의 프로세서 코어들(C1-Cn)은 데이터 및 신호를 처리할 수 있다. 상기 프로세서 코어들(C1-Cn)은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있고, 일 예로, 도 1을 참조하여 설명한 로직 셀들을 포함할 수 있다.
상기 전자 장치(1200)는 처리된 데이터 및 신호를 이용하여 고유의 기능을 수행할 수 있다. 일 예로, 상기 프로세서(1211)는 어플리케이션 프로세서(Application Processor)일 수 있다.
상기 임베디드 메모리(1213)는 상기 프로세서(1211)와 제1 데이터(DAT1)를 교환할 수 있다. 상기 제1 데이터(DAT1)는 하나 이상의 프로세서 코어들(C1-Cn)에 의해 처리된 또는 처리될 데이터이다. 상기 임베디드 메모리(1213)는 상기 제1 데이터(DAT1)를 관리할 수 있다. 예를 들어, 상기 임베디드 메모리(1213)는 상기 제1 데이터(DAT1)를 버퍼링(Buffering)할 수 있다. 즉, 상기 임베디드 메모리(1213)는 상기 프로세서(1211)의 버퍼 메모리 또는 워킹 메모리(Working Memory)로서 작동할 수 있다.
일 실시예에 따르면, 상기 전자 장치(1200)는 웨어러블(Wearable) 전자 장치에 적용될 수 있다. 웨어러블 전자 장치는 많은 양의 연산을 필요로 하는 기능보다 적은 양의 연산을 필요로 하는 기능을 더 많이 수행할 수 있다. 따라서, 상기 전자 장치(1200)가 웨어러블 전자 장치에 적용될 경우, 상기 임베디드 메모리(1213)는 큰 버퍼 용량을 갖지 않아도 무방할 수 있다.
상기 임베디드 메모리(1213)는 SRAM일 수 있다. 상기 SRAM은 DRAM 보다 빠른 속도로 작동할 수 있다. 상기 SRAM이 상기 반도체 칩(1210)에 임베디드되면, 작은 크기를 갖고 빠른 속도로 작동하는 상기 전자 장치(1200)가 구현될 수 있다. 나아가, 상기 SRAM이 상기 반도체 칩(1210)에 임베디드되면, 상기 전자 장치(1200)의 작동 전력(Active Power)의 소모량이 감소할 수 있다. 일 예로, 상기 SRAM은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
상기 캐시 메모리(1215)는 상기 하나 이상의 프로세서 코어들(C1 내지 Cn)과 함께 상기 반도체 칩(1210) 위에 실장될 수 있다. 상기 캐시 메모리(1215)는 캐시 데이터(DATc)를 저장할 수 있다. 상기 캐시 데이터(DATc)는 상기 하나 이상의 프로세서 코어들(C1 내지 Cn)에 의해 이용되는 데이터일 수 있다. 상기 캐시 메모리(1215)는 적은 저장 용량을 갖지만, 매우 빠른 속도로 작동할 수 있다. 일 예로, 상기 캐시 메모리(1215)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 상기 캐시 메모리(1215)가 이용되는 경우, 상기 프로세서(1211)가 상기 임베디드 메모리(1213)에 접근하는 횟수 및 시간이 감소할 수 있다. 따라서, 상기 캐시 메모리(1215)가 이용되는 경우, 상기 전자 장치(1200)의 작동 속도가 빨라질 수 있다.
이해를 돕기 위해, 도 21에서, 상기 캐시 메모리(1215)는 상기 프로세서(1211)와 별개의 구성 요소로 도시되었다. 그러나, 상기 캐시 메모리(1215)는 상기 프로세서(1211)에 포함되도록 구성될 수 있다. 도 21은 본 발명의 기술 사상의 보호 범위를 제한하기 위한 것은 아니다.
상기 프로세서(1211), 상기 임베디드 메모리(1213) 및 상기 캐시 메모리(1215)는 다양한 인터페이스 규약에 기초하여 데이터를 전송할 수 있다. 예컨대, 상기 프로세서(1211), 상기 임베디드 메모리(1213) 및 상기 캐시 메모리(1215)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI(Peripheral Component Interconnect) Express, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics), UFS(Universal Flash Storage) 등 중에서 하나 이상의 인터페이스 규약에 기초하여 데이터를 전송할 수 있다.
도 22 내지 도 24는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 멀티미디어 장치의 예들을 나타낸 도면들이다. 도 20의 전자 시스템(1100) 및/또는 도 21의 전자 장치(1200)는 도 22에 도시된 모바일 폰 또는 스마트 폰(2000)에 적용될 수 있고, 도 23에 도시된 태블릿 또는 스마트 태블릿(3000)에 적용될 수 있으며, 또한 도 24에 도시된 노트북 컴퓨터(4000)에 적용될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
C1, C2: 로직 셀들 AR: 활성 영역들
100: 기판 ST: 소자 분리막
AP: 활성 패턴 AF: 활성 핀
SD: 소스/드레인 영역들 GE: 게이트 전극
GI: 게이트 절연 패턴 CAP: 캐핑 패턴
GSP: 게이트 스페이서 GS: 게이트 구조체
110, 115: 층간 절연막들 CA: 소스/드레인 콘택들
CB: 게이트 콘택

Claims (20)

  1. 기판 상에 제1 방향으로 서로 이격된 활성 영역들을 정의하는 제1 소자분리막;
    상기 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향으로 배열되어 상기 제1 소자분리막에 연결되고, 상기 활성 영역들의 각각의 내에 상기 기판으로부터 돌출된 복수 개의 활성 패턴들을 정의하는 제2 소자분리막들; 및
    상기 제2 방향으로 연장되고 상기 활성 영역들 사이의 상기 제1 소자분리막 상에 제공되는 게이트 구조체을 포함하되,
    상기 제2 소자분리막의 상면의 높이는 상기 활성 패턴들의 상면들의 높이보다 낮고, 상기 제1 소자분리막의 상면의 높이는 상기 활성 패턴들의 상기 상면들의 상기 높이보다 높고,
    상기 게이트 구조체의 하면의 적어도 일부의 높이는 상기 활성 패턴들의 상기 상면들의 상기 높이보다 높은 반도체 소자.
  2. 청구항 1에 있어서,
    상기 게이트 구조체의 상기 하면의 상기 적어도 일부는 상기 제1 소자분리막의 상기 상면과 접하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 게이트 구조체는 상기 활성 패턴들로부터 이격되고,
    상기 게이트 구조체의 상기 하면은 상기 제1 소자분리막의 상기 상면과 접하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 게이트 구조체의 상기 하면의 일부는 상기 제2 방향으로 서로 이격된 상기 활성 패턴들의 단부들과 접하고,
    상기 게이트 구조체의 상기 하면의 다른 일부는 상기 제1 소자분리막의 상기 상면과 접하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 게이트 구조체는 상기 제2 방향으로 연장되는 게이트 전극 및 상기 게이트 전극의 하면을 따라 연장되는 게이트 절연 패턴을 포함하고,
    상기 게이트 전극은 도전 물질을 포함하는 반도체 소자.
  6. 청구항 5에 있어서,
    상기 게이트 절연 패턴의 하면의 적어도 일부는 상기 제1 소자분리막의 상기 상면과 접하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 게이트 구조체는 제1 게이트 구조체이고,
    상기 제2 방향으로 연장되고 상기 활성 영역들 상에 제공되는 제2 게이트 구조체들을 더 포함하되,
    상기 제2 게이트 구조체들 각각은, 상기 제2 방향으로 서로 이격되는 상기 활성 패턴들을 가로지르는 반도체 소자.
  8. 청구항 7에 있어서,
    상기 제2 게이트 구조체들 각각의 양 측의 상기 활성 패턴들에 제공되는 소스/드레인 영역들을 더 포함하되,
    상기 제1 게이트 구조체는 상기 제1 소자분리막에 의해 상기 소스/드레인 영역들 중 인접하는 소스/드레인 영역으로부터 전기적으로 절연되는 반도체 소자.
  9. 청구항 1에 있어서,
    상기 제2 방향으로 서로 인접하는 제1 로직 셀 및 제2 로직 셀을 포함하되,
    상기 제1 소자분리막은 상기 제1 로직 셀 내에 제공되어 상기 활성 영역들을 정의하고,
    상기 게이트 구조체는 상기 제2 방향으로 연장되어 상기 제2 로직 셀의 활성 패턴을 가로지르는 반도체 소자.
  10. 청구항 9에 있어서,
    상기 게이트 구조체의 양 측에 위치하는, 상기 제2 로직 셀의 상기 활성 패턴의 부분들에 제공되는 소스/드레인 영역들을 더 포함하되,
    상기 게이트 구조체 아래에 위치하는, 상기 제2 로직 셀의 상기 활성 패턴의 다른 부분은 채널 영역으로 기능하는 반도체 소자.
  11. 기판 상에 제1 방향으로 서로 이격된 활성 영역들을 정의하는 제1 소자분리막;
    상기 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향으로 배열되어 상기 제1 소자분리막에 연결되고, 상기 활성 영역들의 각각의 내에 상기 기판으로부터 돌출된 활성 패턴들을 정의하는 제2 소자분리막들; 및
    상기 제2 방향으로 연장되고 상기 활성 영역들 사이의 상기 제1 소자분리막을 관통하는 게이트 구조체을 포함하되,
    상기 게이트 구조체의 하면의 적어도 일부는 상기 제1 소자분리막의 하면과 접하는 반도체 소자.
  12. 청구항 11에 있어서,
    상기 게이트 구조체의 상면의 높이는 상기 활성 패턴들의 상면들의 높이보다 높은 반도체 소자.
  13. 청구항 12에 있어서,
    상기 제2 소자분리막의 상면의 높이는 상기 활성 패턴들의 상기 상면들의 상기 높이보다 낮은 반도체 소자.
  14. 청구항 11에 있어서,
    상기 게이트 구조체는 상기 활성 패턴들로부터 이격되고,
    상기 게이트 구조체의 상기 하면은 상기 제1 소자분리막의 상기 하면과 접하는 반도체 소자.
  15. 청구항 11에 있어서,
    상기 게이트 구조체의 상기 하면의 일부는 상기 제2 방향으로 서로 이격된 상기 활성 패턴들의 단부들과 접하고,
    상기 게이트 구조체의 상기 하면의 다른 일부는 상기 제1 소자분리막의 상기 하면과 접하는 반도체 소자.
  16. 청구항 11에 있어서,
    상기 게이트 구조체는 상기 제2 방향으로 연장되는 게이트 전극 및 상기 게이트 전극의 하면을 따라 연장되는 게이트 절연 패턴을 포함하고,
    상기 게이트 전극은 도전 물질을 포함하는 반도체 소자.
  17. 청구항 16에 있어서,
    상기 게이트 절연 패턴의 하면의 적어도 일부는 상기 제1 소자분리막의 상기 하면과 접하는 반도체 소자.
  18. 청구항 11에 있어서,
    상기 게이트 구조체는 제1 게이트 구조체이고,
    상기 제2 방향으로 연장되고 상기 활성 영역들 상에 제공되는 제2 게이트 구조체들을 더 포함하되,
    상기 제2 게이트 구조체들 각각은, 상기 제2 방향으로 서로 이격되는 상기 활성 패턴들을 가로지르는 반도체 소자.
  19. 청구항 18에 있어서,
    상기 제2 게이트 구조체들 각각의 양 측의 상기 활성 패턴들에 제공되는 소스/드레인 영역들을 더 포함하되,
    상기 제1 게이트 구조체는 상기 제1 소자분리막에 의해 상기 소스/드레인 영역들 중 인접하는 소스/드레인 영역으로부터 전기적으로 절연되는 반도체 소자.
  20. 청구항 11에 있어서,
    상기 제2 방향으로 서로 인접하는 제1 로직 셀 및 제2 로직 셀을 포함하되,
    상기 제1 소자분리막은 상기 제1 로직 셀 내에 제공되어 상기 활성 영역들을 정의하고,
    상기 게이트 구조체는 상기 제2 방향으로 연장되어 상기 제2 로직 셀의 활성 패턴을 가로지르고,
    상기 게이트 구조체 아래에 위치하는, 상기 제2 로직 셀의 상기 활성 패턴의 부분은 채널 영역으로 기능하는 반도체 소자.
KR1020150043087A 2015-03-27 2015-03-27 전계 효과 트랜지스터를 포함하는 반도체 소자 KR102318393B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020150043087A KR102318393B1 (ko) 2015-03-27 2015-03-27 전계 효과 트랜지스터를 포함하는 반도체 소자
US15/050,607 US9799674B2 (en) 2015-03-27 2016-02-23 Semiconductor devices including field effect transistors
CN201610149440.2A CN106024784B (zh) 2015-03-27 2016-03-16 包括场效应晶体管的半导体装置
US15/786,864 US10109645B2 (en) 2015-03-27 2017-10-18 Semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150043087A KR102318393B1 (ko) 2015-03-27 2015-03-27 전계 효과 트랜지스터를 포함하는 반도체 소자

Publications (2)

Publication Number Publication Date
KR20160116217A true KR20160116217A (ko) 2016-10-07
KR102318393B1 KR102318393B1 (ko) 2021-10-28

Family

ID=56975702

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150043087A KR102318393B1 (ko) 2015-03-27 2015-03-27 전계 효과 트랜지스터를 포함하는 반도체 소자

Country Status (3)

Country Link
US (2) US9799674B2 (ko)
KR (1) KR102318393B1 (ko)
CN (1) CN106024784B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190123559A (ko) * 2018-04-24 2019-11-01 삼성전자주식회사 반도체 장치

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102318393B1 (ko) * 2015-03-27 2021-10-28 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자
US9825032B1 (en) * 2016-11-23 2017-11-21 Globalfoundries Inc. Metal layer routing level for vertical FET SRAM and logic cell scaling
US10283406B2 (en) 2017-01-23 2019-05-07 International Business Machines Corporation Fabrication of self-aligned gate contacts and source/drain contacts directly above gate electrodes and source/drains
KR20180120870A (ko) * 2017-04-27 2018-11-07 삼성전자주식회사 반도체 소자
KR102492304B1 (ko) * 2018-10-01 2023-01-27 삼성전자주식회사 반도체 소자
US11081561B2 (en) * 2019-05-07 2021-08-03 Globalfoundries U.S. Inc. Field-effect transistors with vertically-serpentine gates
US11107775B1 (en) * 2020-03-31 2021-08-31 Nanya Technology Corporation Semiconductor device with electrically floating contacts between signal-transmitting contacts

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120132971A1 (en) * 2010-11-30 2012-05-31 C/O Elpida Memory, Inc. Semiconductor device and method of forming the same
US20120214297A1 (en) * 2011-02-22 2012-08-23 Kwan-Sik Cho Method of fabricating semiconductor device including buried channel array transistor

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3955404B2 (ja) * 1998-12-28 2007-08-08 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
WO2003073511A1 (en) * 2002-02-22 2003-09-04 Intel Corporation Dual trench isolation for a phase-change memory cell and method of making same
KR100684899B1 (ko) * 2005-05-18 2007-02-20 삼성전자주식회사 비휘발성 기억 장치
JP4984179B2 (ja) * 2009-02-06 2012-07-25 ソニー株式会社 半導体装置
US8653608B2 (en) 2009-10-27 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design with reduced current crowding
KR101128716B1 (ko) * 2009-11-17 2012-03-23 매그나칩 반도체 유한회사 반도체 장치
CN102569086B (zh) * 2010-12-29 2014-10-29 中国科学院微电子研究所 半导体器件及其形成方法
JP2013058688A (ja) 2011-09-09 2013-03-28 Toshiba Corp 半導体装置の製造方法
US8659097B2 (en) 2012-01-16 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Control fin heights in FinFET structures
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US9041115B2 (en) 2012-05-03 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for FinFETs
US8969974B2 (en) 2012-06-14 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US8766364B2 (en) 2012-08-31 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor layout for stress optimization
JP2014049707A (ja) * 2012-09-04 2014-03-17 Ps4 Luxco S A R L 半導体装置およびその製造方法
US9337318B2 (en) 2012-10-26 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with dummy gate on non-recessed shallow trench isolation (STI)
US8928057B2 (en) 2012-11-30 2015-01-06 International Business Machines Corporation Uniform finFET gate height
US8956942B2 (en) 2012-12-21 2015-02-17 Stmicroelectronics, Inc. Method of forming a fully substrate-isolated FinFET transistor
US9041125B2 (en) 2013-03-11 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Fin shape for fin field-effect transistors and method of forming
KR102318393B1 (ko) * 2015-03-27 2021-10-28 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120132971A1 (en) * 2010-11-30 2012-05-31 C/O Elpida Memory, Inc. Semiconductor device and method of forming the same
US20120214297A1 (en) * 2011-02-22 2012-08-23 Kwan-Sik Cho Method of fabricating semiconductor device including buried channel array transistor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190123559A (ko) * 2018-04-24 2019-11-01 삼성전자주식회사 반도체 장치

Also Published As

Publication number Publication date
US20160284680A1 (en) 2016-09-29
KR102318393B1 (ko) 2021-10-28
US10109645B2 (en) 2018-10-23
US9799674B2 (en) 2017-10-24
CN106024784B (zh) 2020-10-23
US20180040622A1 (en) 2018-02-08
CN106024784A (zh) 2016-10-12

Similar Documents

Publication Publication Date Title
KR102318393B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자
KR102017616B1 (ko) 전계 효과 트랜지스터
KR102310080B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
KR102480219B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
KR102318410B1 (ko) 반도체 소자 및 이의 제조 방법
TWI691077B (zh) 半導體裝置
KR102307207B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자
KR102173638B1 (ko) 반도체 소자 및 그 형성방법
KR102191219B1 (ko) 반도체 소자 및 이의 제조 방법
KR20160124295A (ko) 반도체 소자 및 이의 제조 방법
KR20160143945A (ko) 반도체 소자
KR20160122909A (ko) 반도체 소자 및 이의 제조 방법
KR102311929B1 (ko) 반도체 소자 및 이의 제조 방법
KR20160034492A (ko) 반도체 소자의 패턴 형성 방법 및 이를 이용하여 형성된 반도체 소자
KR20160122910A (ko) 반도체 소자 및 이의 제조 방법
KR20160135010A (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자
KR102258112B1 (ko) 반도체 소자 및 이의 제조 방법
KR102029923B1 (ko) 반도체 장치 및 그의 제조 방법
KR102277334B1 (ko) 반도체 소자 및 그 제조방법
KR101679684B1 (ko) 반도체 소자의 제조방법
KR102376481B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조방법
US20140124844A1 (en) Semiconductor layout structure
KR20160128539A (ko) 반도체 소자 및 그 제조 방법
KR20110101709A (ko) 반도체 소자 및 그 제조 방법
KR101068143B1 (ko) 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant