KR100684899B1 - 비휘발성 기억 장치 - Google Patents

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Abstract

비휘발성 기억 장치를 제공한다. 이 장치는 기판에 셀 영역 및 주변회로 영역이 정의되고, 상기 셀 영역에 형성된 셀 게이트 전극과 상기 주변회로 영역에 형성된 주변회로 게이트 전극을 구비하고, 셀 게이트 전극은 도전막과 반도체막이 적층된 구조를 가지고, 주변회로 게이트 전극은 반도체막이 적층된 구조를 가진다. 셀 게이트 전극의 도전막은 상기 주변회로 게이트 전극의 최하층 반도체막과 다른 물질로 형성되어 상호 영향을 미치지 않으면서 기억 셀 및 주변회로 트랜지스터의 특성을 향상시킬 수 있다.
비휘발성 메모리 소자, 게이트 전극

Description

비휘발성 기억 장치{NON VOLATILE MEMORY DEVICE}
도 1a는 본 발명의 제 1 실시예에 따른 비휘발성 기억 장치를 나타낸 단면도
도 1b 내지 도 1d는 본 발명의 제 1 실시예에 따른 비휘발성 기억 장치의 제조방법을 설명하기 위한 공정 단면도
도 2a는 본 발명의 제 2 실시예에 따른 비휘발성 기억 장치를 나타낸 단면도
도 2b 및 도 2c는 본 발명의 제 2 실시예에 따른 비휘발성 기억 장치의 제조방법을 설명하기 위한 공정 단면도
도 3a는 본 발명의 제 3 실시예에 따른 비휘발성 기억 장치를 나타낸 단면도
도 3b 내지 도 3d는 본 발명의 제 3 실시예에 따른 비휘발성 기억 장치의 제조방법을 설명하기 위한 공정 단면도
도 4a는 본 발명의 제 4 실시예에 따른 비휘발성 기억 장치를 나타낸 단면도
도 4b 및 도 4c는 본 발명의 제 4 실시예에 따른 비휘발성 기억 장치의 제조방법을 설명하기 위한 공정 단면도
도 5 및 도 6은 각각 본 발명의 바람직한 실시예에 따른 비휘발성 기억 장치의 실리사이드화 공정을 설명하기 위한 단면도
도 7 및 도 8은 각각 본 발명의 바람직한 실시예에 따른 비휘발성 기억 장치의 셀 영역의 실리사이드화 공정을 설명하기 위한 단면도
도 9 및 도 10은 각각 본 발명의 바람직한 실시예에 따른 노어형 비휘발성 기억 장치의 평면도 및 단면도
도 11 및 도 12는 각각 본 발명의 바람직한 실시예에 따른 노어형 비휘발성 기억 장치의 제조 과정의 일부를 나타낸 단면도
도 13은 본 발명의 변형례에 따른 노어형 비휘발성 기억 장치의 단면도.
본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 다층의 전하저장절연층을 가지는 비휘발성 기억 장치 및 그 제조방법에 관한 것이다.
전기적으로 데이터를 저장하여 소거 신호가 입력되기 전까지 저장된 데이터를 유지하는 비휘발성 기억 장치는 낮은 기입 및 소거 전압과 우수한 데이터 유지특성이 요구된다. 일반적으로 다층의 전하저장절연층을 가지는 비휘발성 기억 장치의 셀 영역에는 기판 상에 형성된 다층의 전하저장층과 상기 전하저장층 상에 형성된 게이트 전극을 포함하는 기억 셀이 배치된다.
다층의 전하저장절연층을 가지는 비휘발성 기억 장치는 기입 및 소거 동작에서 전하저장절연층에 주입된 전자 또는 정공이 기판으로 방출되거나, 기판으로부터 전하저장층으로 전자 또는 정공이 주입된다. 그 결과로 나타나는 전하저장절연층의 포텐셜에 따른 문턱전압의 변화를 측정하여 데이터 상태를 판독하게 된다. 다층의 전하저장층을 가지는 비휘발성 기억 장치의 기입 및 소거 효율을 높이기 위하여 전 하저장절연층을 구성하는 물질을 변경하는 등 다양한 기술들이 개발되고 있는 추세이다.
일반적인 기억 장치와 마찬가지로 비휘발성 기억 장치도 데이터를 저장하는 셀 영역 뿐만 아니라 프로그램된 정보에 따라 기억 장치를 구동하기 위한 주변회로 영역을 구비하고 있다. 주변회로 영역에는 트랜지스터와 같은 능동 소자와 저항과 같은 수동 소자들이 다양한 구조로 배치되어 있다. 저전압 전원에 의해 기억 장치를 구동하기 위해서는 주변회로 영역의 트랜지스터는 오프 전류의 증가없이 문턱전압이 낮으면서 포화전류가 높은 것이 요구된다.
본 발명의 기술적 과제는 기억 셀의 효율 및 특성이 향상되고,주변회로 영역의 트랜지스터 성능이 향상될 수 있는 구조의 비휘발성 기억 장치를 제공하는데 있다.
구체적으로 본 발명이 이루고자 하는 기술적 과제는 기입 및 소거 효율 및 데이터 유지 특성이 향상되고, 주변회로 트랜지스터의 오프 전류 증가없이 문턱전압을 낮추고 포화전류를 높일 수 있는 구조의 비휘발성 기억 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과젠는 기억 셀의 특성과 주변회로 트랜지스터의 특성 상호간에 영향을 주지 않으면서 각각의 특성이 향상될 수 있는 구조의 비휘발성 기억 장치를 제공하는데 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 셀 영역에 형성된 셀 게이트 전극의 최하층 물질과 주변회로 영역에 형성된 주변회로 게이트 전극의 최하층 물질이 서로 다른 비휘발성 기억 장치를 제공한다.
이 장치는 기판에 셀 영역 및 주변회로 영역이 정의되고, 상기 셀 영역에 형성된 셀 게이트 전극과 상기 주변회로 영역에 형성된 주변회로 게이트 전극을 포함한다. 상기 셀 게이트 전극은 도전막과 반도체막이 적층된 구조를 가지고, 상기 주변회로 게이트 전극은 반도체막이 적층된 구조를 가진다. 상기 셀 게이트 전극의 도전막은 상기 주변회로 게이트 전극의 최하층 반도체막과 다른 물질로 형성된다.
본 발명의 이러한 구조를 이용함으로써, 주변회로 게이트 전극의 반도체막을 n형 또는 p형 도전형을 선택적으로 도우핑하여 트랜지스터의 성능을 향상시킬 수 있고, 셀 게이트 전극의 도전막을 4 eV보다 높은 일함수를 가지는 물질로 형성하여 기억 셀의 효율 및 데이터 유지 특성을 향상시킬 수 있다.
상기 셀 게이트 전극의 도전막은 4eV보다 높은 일함수를 가지는 물질 상에 폴리실리콘막이 더 형성된 것일 수도 있다. 상기 주변회로 게이트 전극의 최하층 반도체막은 폴리실리콘막일 수 있다.
상기 셀 게이트 전극의 최상층 반도체막과 상기 주변회로 게이트 전극의 최상층 반도체막은 동일한 물질로 형성될 수 있다. 상기 셀 게이트 전극의 반도체막 상부와 상기 주변회로 게이트 전극의 반도체막 상부에 실리사이드층이 더 형성될 수 있다. 이 때, 상기 셀 게이트 전극의 실리사이드층과 상기 주변회로 게이트 전극의 실리사이드층은 동일한 금속 실리사이드이거나 서로 다른 금속 실리사이드일 수 있다. 상기 주변회로 게이트 전극의 실리사이드층과 동일한 금속 실리사이드층이 그 양측의 소오스/드레인 영역에 형성될 수 있다.
이 기억 장치는 활성영역을 한정하는 소자분리막을 더 포함한다. 상기 주변회로 게이트 전극은 상기 활성영역의 상부를 가로지르되, 최하층의 반도체막은 상기 활성영역에 형성되어 상기 소자분리막의 측벽에 정렬된 측벽을 가질 수 있다.
상기 셀 게이트 전극 양측의 기판에 각각 소오스 영역과 드레인 영역이 형성되고, 상기 셀 게이트 전극의 측벽에는 측벽 스페이서가 형성될 수 있다. 상기 다층전하저장절연층은 상기 셀 게이트 전극 및 상기 측벽 스페이서 하부에 정렬되거나, 상기 소오스 영역 및 상기 드레인 영역까지 신장되거나, 소오스 측으로는 상기 셀 게이트 전극의 측벽에 정렬된 측벽을 가지고 드레인 측으로는 상기 드레인 영역까지 신장될 수 있다.
상기 다층전하저장절연층은 터널절연막, 전하트랩절연막 및 블로킹절연막이 적층된 구조일 수 있다. 이 때, 상기 블로킹절연막은 상기한 다층전하저장절연층의 구성과 관계없이 상기 셀 게이트 전극 하부에 정렬된 구조, 즉 상기 셀 게이트 전극에 자기정렬 식각된 구조일 수 있다.
이 기억 장치는 저항 패턴을 더 포함할 수 있다. 상기 저항 패턴은 주변회로 게이트 전극의 반도체막과 동일한 적층구조를 가질 수 있다. 그러나, 주변회로 게이트 전극의 반도체막 상에 실리사이드층이 형성된 것에 비해 상기 저항 패턴의 반도체막 상에는 실리사이드층이 형성되지 않는다. 또한, 주변회로 게이트 전극과 저항 패턴의 반도체막은 도우핑된 불순물의 도전형과 농도가 다를 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a는 본 발명의 제 1 실시예에 따른 비휘발성 기억 장치를 나타낸 단면도이다.
도 1a를 참조하면, 이 기억 장치는 셀 영역, 저전압 영역, 고전압 영역 및 저항 영역을 구비하고 있다. 상기 셀 영역에 다층전하저장절연층(26)이 형성되어 있고, 상기 다층전하저장절연층(26) 상에 셀 게이트 전극(40C)가 형성되어 있다. 상기 셀 게이트 전극(40C) 양측의 기판 내에 소오스 영역 및 드레인 영역(50)이 각각 형성되어 있다. 도면에서 상기 다층전하저장절연층(26)은 소자분리막(12)의 상부까지 덮여져 있는 것으로 도시되었으나, 상기 다층전하저장층(26)은 상기 셀 게이트 전극(40C)의 하부에 제한적으로 형성될 수도 있다.
상기 다층전하저장층(26)은 차례로 적층된 터널절연막(20), 전하트랩절연막(22) 및 블로킹절연막(24)로 구성될 수 있다. 이 때, 상기 터널절연막(20) 및 상기 블로킹절연막(24)은 Al2O3, 하프늄 알루미네이트(HfAlO), HfAlON, 하프늄 실리케이트(HfSiO) 또는 HfSiON으로 이루어진 절연막을 적어도 한층 포함할 수 있다. 상기 전하저장절연층은 하프늄 알루미네이트, HfAlO, HfAlON, 하프늄 실리케이트, HfSiO 또는 HfSiON으로 이루어진 절연막을 적어도 한층 포함할 수 있다.
이 기억 장치의 기입 및 소거 효율을 높이기 위해서는 상기 다층전하저장절연층(26)에 전계가 형성될 때 상기 터널절연막(20) 내의 최소 전계는 상기 블로킹절연막(24) 내의 최소 전계보다 강한 것이 바람직하다. [수학식 1]은 게이트 전극과 기판 사이에 전압이 인가될 때 전압과 전계의 관계를 나타낸다.
Figure 112005026009286-pat00001
여기서, 첨자 ot, k 및 ob는 각각 터널절연막, 전하저장절연층 및 블로킹절연막을 나타내고, l, m 및 n은 각각 터널절연막, 전하저장절연층 및 블로킹 절연막의 식별번호로서, l은 2 부터 터널절연막의 수, m 및 n은 각각 1 부터 전하저장절연층 및 블로킹 절연막의 수이고, E는 절연막에 형성되는 전계, X는 절연막의 두께이다. otl은 터널절연막에서 가장 낮은 높은 전계가 형성되는 절연막이다.
절연막 ot1에 형성되는 전계를 Eot라고 할 때 터널절연막, 전하저장절연층 및 블로킹 절연막을 구성하는 절연막들에 형성되는 전계는 그들 고유의 유전율에 반비 례한다. 따라서, 블로킹 절연막 및 전하저장절연층을 구성하는 절연막의 유전율이 높아질 수록 동일한 전압(V)가 인가될 때 전계를 Eot가 증가한다. 결과적으로, 블로킹 절연막 및 전하저장절연층을 구성하는 절연막의 유전율이 높아질 수록 기입 및 소거 전압을 낮출 수 있고, 블로킹 절연막에 형성되는 전계에 비해 터널 절연막에 형성되는 전계가 상대적으로 강해진다.
상기 셀 게이트 전극(40C)은 상기 다층전하저장절연층(26) 상에 차례로 적층된 도전막(28), 제 2 및 제 3 반도체막(30, 32)로 구성되고, 셀 게이트 전극(40C)의 도전성을 확보하기 위하여 상기 제 3 반도체막(32) 상에 셀 게이트 실리사이드층(38)이 형성되어 있다.
상기 도전막(28)은 셀 게이트 전극(40C)와 다층전하저장절연층(26) 사이의 전위 장벽을 높이기 위하여 일함수가 4eV보다 큰 금속의 단일층 또는 복합층으로 형성할 수 있다. 상기 도전막(28)은 상기 4eV보다 일함수가 큰 금속의 단일층 또는 복합층 상에 폴리실리콘이 더 형성된 것일 수 있다. 서로 접촉되어 있는 블로킹 절연막(24)와 도전막(28) 사이의 전위 장벽이 높으면 상기 셀 게이트 전극(40C)으로부터 상기 블로킹 절연막(24)으로 향하는 전하가 느끼는 장벽이 높아져 게이트 전극으로부터 전하트랩절연막으로 전하의 터널링확률을 낮출 수 있다.
일함수가 4eV보다 큰 금속막으로는 탄탈룸나이트라이드(TaN), 탄탈룸(Ta), 루테늄(Ru), 텅스텐실리사이드(WSi), 텅스텐(W), 텅스텐나이트라이드(WN), 티타늄(Ti), 티타늄나이트라이드(TiN), 탄탈룸티타늄(TaTi), 탄탈룸플래티넘(TaPt), 탄탈 럼실리콘나이트라이드(TaSiN), 탄탈룸티타늄나이트라이드(TaTiN), 하프늄나이트라이드(HfN), 티타늄알루미늄나이트라이드(Ti2AlN), 몰리브덴(Mo) 및 플래티넘(Pt)을 예로 들수 있으며, 상기 도전막(28)은 이들 금속의 단일막으로 형성되거나 두가지 이상의 금속 합금 또는 적층막으로 형성될 수 있다.
주변회로의 트랜지스터는 고전압 동작을 하는 고전압 트랜지스터와 저전압 동작을 하는 저전압 트랜지스터로 구분할 수 있다. 저전압 트랜지스터와 고전압 트랜지스터는 각각의 기능에 적합한 특성을 가지기 위하여 게이트 절연막의 두께, 소오스 드레인의 구조 등이 다르게 형성되는 것이 일반적이다.
상기 저전압 영역 및 상기 고전압 영역에 각각 저전압 게이트 절연막(14) 및 고전압 게이트 절연막(16)이 형성되고, 상기 저전압 게이트 절연막(14) 및 상기 고전압 게이트 절연막(16) 상에 각각 저전압 게이트 전극(40L) 및 고전압 게이트 전극(40H)이 형성되어 있다. 상기 저전압 게이트 전극(40L) 및 상기 고전압 게이트 전극(40H)는 각각 제 1 반도체막(18) 및 제 3 반도체막(32)로 구성된다. 상기 저전압 게이트 전극(40L) 및 상기 고전압 게이트 전극(40H)의 최하층 반도체막은 폴리실리콘일 수 있다. 상기 제 3 반도체막(32) 상에는 주변회로 게이트 실리사이드층(38)이 형성될 수 있다. 상기 저전압 게이트 전극(40L)의 양측 및 상기 고전압 게이트 전극(40H)의 양측의 반도체 기판 내에 소오스/드레인 영역(60)이 각각 형성되어 있다. 상기 소오스/드레인 영역(60)에도 실리사이드층(38)이 형성될 수 있다. 상기 주변회로 게이트 전극의 실리사이드층과 상기 소오스/드레인 영역의 실리사이 드층은 동일 공정에서 형성되어 동일한 금속을 함유하는 금속 실리사이드층일 수 있다. 그러나, 본 발명에서, 상기 셀 게이트 전극(40C)에 형성된 실리사이드층은 주변회로 게이트 전극(40L, 40H) 및 소오스/드레인 영역(60)의 실리사이드층과는 다른 금속을 함유하는 실리사이드층일 수 있다. 상기 주변회로 게이트 전극, 즉 저전압 게이트 전극(40L) 및 고전압 게이트 전극(40H)의 측벽에도 측벽 스페이서(34)가 형성되어 있다. 상기 소오스/드레인 영역(60)의 실리사이드층은 상기 측벽 스페이서(34)에 정렬되어 형성되어 있다.
이 기억 장치는 저항 패턴이 형성된 저항 영역을 더 구비하고 있다. 상기 저항 영역은 저항 패턴이 형성된 영역을 임의적으로 지칭한 것으로, 저항 영역은 주변회로 영역의 일부분일 수 있다. 상기 저항 영역에 저항 패턴(40R)이 형성되어 있다. 상기 저항 패턴(40R)은 고유의 저항값을 제공하기 위하여 반도체 기판과 전기적으로 절연되는 것이 바람직하다. 따라서, 상기 저항 패턴(40R)은 반도체 기판(10)에 형성된 소자분리막(12) 상부에 위치할 수 있다. 상기 저항 패턴(40R)은 제 1 반도체막(18) 및 제 3 반도체막(32)가 적층된 구조를 가질 수 있다. 동일 면적에서 높은 저항값을 얻기 위하여 상기 저항 패턴(40R)의 제 3 반도체막(32) 상에는 실리사이드층이 형성되어 있지 않다. 상기 저항 패턴(40R)의 최하층은 폴리실리콘막일 수 있다.
이상과 같이 본 발명의 제 1 실시예에 따른 비휘발성 기억 장치는 게이트 전극의 최하층을 구성하는 물질이 셀 영역 및 주변회로 영역에서 서로 다르다. 따라서, 기억 셀의 특성을 확보하기 위하여 필요한 게이트 물질과 주변회로 트랜지스터 의 특성을 확보하기 위하여 필요한 게이트 물질을 선택적으로 형성할 수 있다. 예컨대, 셀 영역의 게이트 전극의 최하층은 금속층으로 형성하고 주변회로 영역의 게이트 전극의 최하층은 폴리실리콘막으로 형성할 수 있고, 일함수에 따른 금속을 선택하고 폴리실리콘막의 도전형을 선택하여 기억 소자의 성능을 향상시킬 수 있다.
상기 저전압 게이트 전극(40L) 및 상기 고전압 게이트 전극(40H)은 PMOS 트랜지스터의 게이트 전극일 수도 있고 NMOS 트랜지스터의 게이트 전극일 수도 있다. 본 발명도 듀얼 폴리 게이트 기술을 적용하여 NMOS 트랜지스터의 게이트 전극은 n형 불순물을 도우핑하고, PMOS 트랜지스터의 게이트 전극은 p형 불순물을 도우핑할 수도 있다. 또한, 트랜지스터의 게이트 전극과 저항 패턴의 도우핑 농도가 다를 수도 있다.
도 1b 내지 도 1d는 본 발명의 제 1 실시예에 따른 비휘발성 기억 장치의 제조방법을 설명하기 위한 공정 단면도이다.
도 1b를 참조하면, 반도체 기판에 셀 영역, 저전압 영역, 고전압 영역 및 저항 영역을 정의한다. 이 때, 각각의 영역은 반도체 장치의 디자인에 따라 기판의 임의 영역에 선택적으로 정의될 수 있다. 반도체 기판(10)에 소자분리막(12)을 형성하여 복수개의 활성영역들을 한정한다. 상기 저전압 영역에 저전압 게이트 절연막(14)을 형성하고, 상기 고전압 영역에 고전압 게이트 절연막916)을 형성한다. 이 때, 상기 셀 영역에는 저전압 게이트 절연막(14)을 형성할 수도 있고 고전압 게이트 절연막(16)을 형성할 수도 있다. 상기 저전압 게이트 절연막(14)은 상기 고전압 게이트 절연막(16)보다 두께가 얇다. 상기 고전압 게이트 절연막(14)은 상기 소자 분리막을 형성하기 전에 일정 두께만큼 먼저 형성하고, 상기 소자분리막(12)을 형성한 이후 상기 저전압 게이트 절연막(14)을 형성하는 동안 미리 형성된 고전압 게이트 절연막의 두께가 증가되는 것을 이용하여 두껍게 형성할 수 있다. 이와 달리, 상기 소자분리막(12)을 형성한 이후 기판의 전면에 절연막을 형성하고 저전압 게이트 절연막이 형성될 영역의 절연막을 제거한 다음 다시 절연막을 형성하여 고전압 게이트 절연막(16)의 두께가 저전압 게이트 절연막(14)의 두께보다 두껍도록 형성할 수 있다.
상기 저전압 게이트 절연막(14) 및 상기 고전압 게이트 절연막(16)이 형성된 기판의 전면에 제 1 반도체막(18)을 형성하고, 상기 셀 영역의 제 1 반도체막(18)을 제거한다. 상기 제 1 반도체막(18)은 폴리실리콘으로 형성할 수 있다. 이 때, 상기 제 1 반도체막(18)은 도우핑을 하지 않거나, 형성과정 또는 형성후 이온주입으로 도우핑할 수 있다. 또한, 상기 제 1 반도체막(18)은 NMOS 트랜지스터 및 PMOS 트랜지스터에 다른 도전형의 불순물이 도우핑되도록 할 수도 있다.
도 1c를 참조하면, 상기 셀 영역의 저전압 게이트 절연막(14)을 제거하여 활성영역의 기판을 노출시킨다. 상기 기판 상에 터널절연막(20), 전하트랩절연막(22) 및 블로킹절연막(24)이 차례로 적층된 다층전하저장절연층(26)을 형성하고, 상기 다층전하저장절연층(26) 상에 도전막(28) 및 제 2 반도체막(30)을 형성한다. 상기 도전막(28)은 일함수가 4eV보다 큰 금속의 단일층 또는 복합층으로 형성할 수 있다. 예컨대, 상기 도전막(28)은 탄탈룸나이트라이드(TaN), 탄탈룸(Ta), 루테늄(Ru), 텅스텐실리사이드(WSi), 텅스텐(W), 텅스텐나이트라이드(WN), 티타늄(Ti), 티타늄나이트라이드(TiN), 탄탈룸티타늄(TaTi), 탄탈룸플래티넘(TaPt), 탄탈럼실리콘나이트라이드(TaSiN), 탄탈룸티타늄나이트라이드(TaTiN), 하프늄나이트라이드(HfN), 티타늄알루미늄나이트라이드(Ti2AlN), 몰리브덴(Mo) 및 플래티넘(Pt)으로 구성된 그룹 중 선택된 금속으로 형성하거나, 둘 이상의 금속의 합금 또는 적층하여 형성할 수 있다. 상기 도전막(28)은 일함수가 4eV보다 큰 금속의 단일층 또는 복합층 상에 폴리실리콘막이 형성된 막일 수도 있다.
상기 셀 영역을 제외한 주변회로 영역의 제 2 반도체막(30) 및 상기 도전막(28)을 제거하여 상기 제 1 반도체막(18)을 노출시킨다. 열 공정에 의해 상기 터널절연막을 형성하여 상기 터널절연막(22)이 상기 셀 영역의 기판 상에만 제한적으로 형성될 수도 있다. 결과적으로, 상기 셀 영역에는 다층전하저장절연층(26), 도전막(28) 및 제 2 반도체막(30)이 적층되어 있고, 주변회로 영역에는 제 1 반도체막(18)이 형성된다.
도 1d를 참조하면, 상기 기판의 전면에 제 3 반도체막(32)을 형성한다. 상기 제 3 반도체막(32), 상기 제 2 반도체막(30), 상기 제 1 반도체막(18) 및 상기 도전막(28)을 패터닝하여 도 1a의 셀 게이트 전극(40C), 저전압 게이트 전극(40L), 고전압 게이트 전극(40H) 및 저항 패턴(40R)을 형성할 수 있다. 상기 셀 게이트 전극(40C), 저전압 게이트 전극(40L) 및 고전압 게이트 전극(40H) 상부의 실리사이드층(38)은 상기 제 3 반도체막(32) 상에 실리사이드층을 형성하고 저항영역의 실리사이드층을 제거하여 형성하거나, 게이트 전극들을 형성한 이후에 상기 소오스/드 레인 영역(60)의 실리사이드화 공정에서 함께 형성할 수 있다.
도 2a는 본 발명의 제 2 실시예에 따른 비휘발성 기억 장치를 나타낸 단면도이다.
도 2a를 참조하면, 이 기억 장치는 셀 영역, 저전압 영역, 고전압 영역 및 저항 영역을 구비하고 있다. 상기 셀 영역에 다층전하저장절연층(126)이 형성되어 있고, 상기 다층전하저장절연층(126) 상에 셀 게이트 전극(140C)가 형성되어 있다. 상기 셀 게이트 전극(140C) 양측의 기판 내에 소오스 영역 및 드레인 영역(150)이 각각 형성되어 있다. 도면에서 상기 다층전하저장절연층(126)은 소자분리막(112)의 상부까지 덮여져 있는 것으로 도시되었으나, 상기 다층전하저장층(126)은 상기 셀 게이트 전극(140C)의 하부에 제한적으로 형성될 수도 있다.
상기 다층전하저장층(126)은 차례로 적층된 터널절연막(120), 전하트랩절연막(122) 및 블로킹절연막(124)로 구성될 수 있다. 이 때, 상기 터널절연막(120) 및 상기 블로킹절연막(124)은 Al2O3, 하프늄 알루미네이트(HfAlO), HfAlON, 하프늄 실리케이트(HfSiO) 또는 HfSiON으로 이루어진 절연막을 적어도 한층 포함할 수 있다. 상기 전하저장절연층은 하프늄 알루미네이트, HfAlO, HfAlON, 하프늄 실리케이트, HfSiO 또는 HfSiON으로 이루어진 절연막을 적어도 한층 포함할 수 있다.
이 실시예에서도, 상기 블로킹 절연막(124)은 상기 터널 절연막(120)에서 가장 높은 유전율을 가지는 절연막보다 더 높은 유전율을 가지는 절연막을 적어도 한층 포함하거나, 상기 블로킹 절연막(124)에서 가장 높은 유전율을 가지는 절연막의 두께는 상기 터널 절연막(120)에서 가장 높은 유전율을 가지는 절연막의 두께보다 두꺼울 수 있다.
상기 셀 게이트 전극(140C)은 상기 다층전하저장절연층(126) 상에 차례로 적층된 도전막(128) 및 제 3 반도체막(132)로 구성되고, 셀 게이트 전극(140C)의 도전성을 확보하기 위하여 상기 제 3 반도체막(132) 상에 셀 게이트 실리사이드층(138)이 형성되어 있다.
상기 도전막(128)은 셀 게이트 전극(140C)와 다층전하저장절연층(126) 사이의 전위 장벽을 높이기 위하여 일함수가 4eV보다 큰 금속의 단일층 또는 복합층으로 형성할 수 있다. 서로 접촉되어 있는 블로킹 절연막(124)와 도전막(128) 사이의 전위 장벽이 높으면 상기 셀 게이트 전극(140C)으로부터 상기 블로킹 절연막(124)으로 향하는 전하가 느끼는 장벽이 높아져 게이트 전극으로부터 전하트랩절연막으로 전하의 터널링확률을 낮출 수 있다.
일함수가 4eV보다 큰 금속막으로는 탄탈룸나이트라이드(TaN), 탄탈룸(Ta), 루테늄(Ru), 텅스텐실리사이드(WSi), 텅스텐(W), 텅스텐나이트라이드(WN), 티타늄(Ti), 티타늄나이트라이드(TiN), 탄탈룸티타늄(TaTi), 탄탈룸플래티넘(TaPt), 탄탈럼실리콘나이트라이드(TaSiN), 탄탈룸티타늄나이트라이드(TaTiN), 하프늄나이트라이드(HfN), 티타늄알루미늄나이트라이드(Ti2AlN), 몰리브덴(Mo) 및 플래티넘(Pt)을 예로 들수 있으며, 상기 도전막(128)은 이들 금속의 단일막으로 형성되거나 두가지 이상의 금속 합금 또는 적층막으로 형성될 수 있다. 또한, 상기 도전막(128)은 일 함수가 4eV보다 큰 금속의 단일층 또는 복합층 상에 폴리실리콘막이 형성된 막일 수도 있다.
상기 저전압 영역 및 상기 고전압 영역에 각각 저전압 게이트 절연막(114) 및 고전압 게이트 절연막(116)이 형성되고, 상기 저전압 게이트 절연막(114) 및 상기 고전압 게이트 절연막(116) 상에 각각 저전압 게이트 전극(140L) 및 고전압 게이트 전극(140H)이 형성되어 있다. 상기 저전압 게이트 전극(140L) 및 상기 고전압 게이트 전극(140H)는 각각 제 1 반도체막(118) 및 제 3 반도체막(132)로 구성된다. 상기 제 3 반도체막(132) 상에는 주변회로 게이트 실리사이드층(138)이 형성될 수 있다. 상기 저전압 게이트 전극(140L)의 양측 및 상기 고전압 게이트 전극(140H)의 양측의 반도체 기판 내에 소오스/드레인 영역(160)이 각각 형성되어 있다. 상기 소오스/드레인 영역(160)에도 실리사이드층(138)이 형성될 수 있다. 상기 주변회로 게이트 전극의 실리사이드층과 상기 소오스/드레인 영역의 실리사이드층은 동일 공정에서 형성되어 동일한 금속을 함유하는 금속 실리사이드층일 수 있다. 그러나, 본 발명에서, 상기 셀 게이트 전극(140C)에 형성된 실리사이드층은 주변회로 게이트 전극(140L, 140H) 및 소오스/드레인 영역(160)의 실리사이드층과는 다른 금속을 함유하는 실리사이드층일 수 있다. 상기 주변회로 게이트 전극, 즉 저전압 게이트 전극(140L) 및 고전압 게이트 전극(140H)의 측벽에도 측벽 스페이서(134)가 형성되어 있다. 상기 소오스/드레인 영역(160)의 실리사이드층은 상기 측벽 스페이서(134)에 정렬되어 형성되어 있다.
이 기억 장치는 저항 패턴이 형성된 저항 영역을 더 구비하고 있다. 상기 저 항 영역은 저항 패턴이 형성된 영역을 임의적으로 지칭한 것으로, 저항 영역은 주변회로 영역의 일부분일 수 있다. 상기 저항 영역에 저항 패턴(140R)이 형성되어 있다. 상기 저항 패턴(140R)은 고유의 저항값을 제공하기 위하여 반도체 기판과 전기적으로 절연되는 것이 바람직하다. 따라서, 상기 저항 패턴(140R)은 반도체 기판(110)에 형성된 소자분리막(112) 상부에 위치할 수 있다. 상기 저항 패턴(140R)은 제 1 반도체막(118) 및 제 3 반도체막(132)가 적층된 구조를 가질 수 있다. 동일 면적에서 높은 저항값을 얻기 위하여 상기 저항 패턴(140R)의 제 3 반도체막(132) 상에는 실리사이드층이 형성되어 있지 않다.
상기 저전압 게이트 전극(140L) 및 상기 고전압 게이트 전극(140H)은 PMOS 트랜지스터의 게이트 전극일 수도 있고 NMOS 트랜지스터의 게이트 전극일 수도 있다. 본 발명도 듀얼 폴리 게이트 기술을 적용하여 NMOS 트랜지스터의 게이트 전극은 n형 불순물을 도우핑하고, PMOS 트랜지스터의 게이트 전극은 p형 불순물을 도우핑할 수도 있다. 또한, 트랜지스터의 게이트 전극과 저항 패턴의 도우핑 농도가 다를 수도 있다.
도 2b 및 2c는 본 발명의 제 2 실시예에 따른 비휘발성 기억 장치의 제조방법을 설명하기 위한 공정 단면도이다.
도 2b를 참조하면, 기판(110)에 소자분리막(112)을 형성하고, 저전압 게이트 절연막(114), 고전압 게이트 절연막(116) 및 제 1 반도체막(118)을 형성하는 단계까지는 제 1 실시예와 동일하다. 상기 셀 영역의 저전압 게이트 절연막(114)을 제거하여 활성영역의 기판을 노출시킨다. 상기 기판 상에 터널절연막(120), 전하트랩 절연막(122) 및 블로킹절연막(124)이 차례로 적층된 다층전하저장절연층(126)을 형성하고, 상기 다층전하저장절연층(126) 상에 도전막(128)을 형성한다. 상기 도전막(128)은 일함수가 4eV보다 큰 금속의 단일층 또는 복합층으로 형성할 수 있다. 예컨대, 상기 도전막(128)은 탄탈룸나이트라이드(TaN), 탄탈룸(Ta), 루테늄(Ru), 텅스텐실리사이드(WSi), 텅스텐(W), 텅스텐나이트라이드(WN), 티타늄(Ti), 티타늄나이트라이드(TiN), 탄탈룸티타늄(TaTi), 탄탈룸플래티넘(TaPt), 탄탈럼실리콘나이트라이드(TaSiN), 탄탈룸티타늄나이트라이드(TaTiN), 하프늄나이트라이드(HfN), 티타늄알루미늄나이트라이드(Ti2AlN), 몰리브덴(Mo) 및 플래티넘(Pt)으로 구성된 그룹 중 선택된 금속으로 형성하거나, 둘 이상의 금속의 합금 또는 적층하여 형성할 수 있다. 또한, 상기 도전막(28)은 일함수가 4eV보다 큰 금속의 단일층 또는 복합층 상에 폴리실리콘막이 형성된 막일 수도 있다.
상기 셀 영역을 제외한 주변회로 영역의 상기 도전막(128)을 제거하여 상기 제 1 반도체막(118)을 노출시킨다. 열 공정에 의해 상기 터널절연막을 형성하여 상기 터널절연막(122)이 상기 셀 영역의 기판 상에만 제한적으로 형성될 수도 있다. 결과적으로, 상기 셀 영역에는 다층전하저장절연층(126) 및 도전막(128)이 적층되어 있고, 주변회로 영역에는 제 1 반도체막(118)이 형성된다.
도 2c를 참조하면, 상기 기판의 전면에 제 2 반도체막(132)을 형성한다. 상기 제 2 반도체막(132), 상기 제 1 반도체막(118) 및 상기 도전막(128)을 패터닝하여 도 2a의 셀 게이트 전극(140C), 저전압 게이트 전극(140L), 고전압 게이트 전극 (140H) 및 저항 패턴(140R)을 형성할 수 있다. 상기 셀 게이트 전극(140C), 저전압 게이트 전극(140L) 및 고전압 게이트 전극(140H) 상부의 실리사이드층(138)은 상기 제 2 반도체막(132) 상에 실리사이드층을 형성하고 저항영역의 실리사이드층을 제거하여 형성하거나, 게이트 전극들을 형성한 이후에 상기 소오스/드레인 영역(160)의 실리사이드화 공정에서 함께 형성할 수 있다.
도 3a는 본 발명의 제 3 실시예에 따른 비휘발성 기억 장치를 나타낸 단면도이다.
도 3a를 참조하면, 이 기억 장치는 제 1 실시예의 비휘발성 기억 장치와 그 구조가 유사하다, 제 3 실시예는 제 1 실시예와 달리 저전압 게이트 전극(240L) 및 고전압 게이트 전극(240H)의 최하층에 소자분리막(212)에 정렬된 측벽을 가지는 반도체막(217)이 더 형성되어 있다. 구체적으로, 셀 영역, 저전압 영역, 고전압 영역 및 저항 영역을 구비하고 있다. 상기 셀 영역에 다층전하저장절연층(226)이 형성되어 있고, 상기 다층전하저장절연층(226) 상에 셀 게이트 전극(240C)가 형성되어 있다. 상기 셀 게이트 전극(240C) 양측의 기판 내에 소오스 영역 및 드레인 영역(250)이 각각 형성되어 있다. 도면에서 상기 다층전하저장절연층(226)은 소자분리막(212)의 상부까지 덮여져 있는 것으로 도시되었으나, 상기 다층전하저장층(226)은 상기 셀 게이트 전극(240C)의 하부에 제한적으로 형성될 수도 있다.
상기 다층전하저장층(226)은 차례로 적층된 터널절연막(220), 전하트랩절연막(222) 및 블로킹절연막(214)로 구성될 수 있다. 이 때, 상기 터널절연막(220) 및 상기 블로킹절연막(214)은 Al2O3, 하프늄 알루미네이트(HfAlO), HfAlON, 하프늄 실리케이트(HfSiO) 또는 HfSiON으로 이루어진 절연막을 적어도 한층 포함할 수 있다. 상기 전하저장절연층은 하프늄 알루미네이트, HfAlO, HfAlON, 하프늄 실리케이트, HfSiO 또는 HfSiON으로 이루어진 절연막을 적어도 한층 포함할 수 있다.
이 실시예에서도, 상기 블로킹 절연막(224)은 상기 터널 절연막(220)에서 가장 높은 유전율을 가지는 절연막보다 더 높은 유전율을 가지는 절연막을 적어도 한층 포함하거나, 상기 블로킹 절연막(224)에서 가장 높은 유전율을 가지는 절연막의 두께는 상기 터널 절연막(220)에서 가장 높은 유전율을 가지는 절연막의 두께보다 두꺼울 수 있다.
상기 셀 게이트 전극(240C)은 상기 다층전하저장절연층(226) 상에 차례로 적층된 도전막(228), 제 3 반도체막(230) 및 제 4 반도체막(232)로 구성되고, 셀 게이트 전극(240C)의 도전성을 확보하기 위하여 상기 제 4 반도체막(232) 상에 셀 게이트 실리사이드층(238)이 형성되어 있다.
상기 도전막(228)은 셀 게이트 전극(240C)와 다층전하저장절연층(226) 사이의 전위 장벽을 높이기 위하여 일함수가 4eV보다 큰 금속의 단일층 또는 복합층으로 형성할 수 있다. 상기 도전막(28)은 일함수가 4eV보다 큰 금속의 단일층 또는 복합층 상에 폴리실리콘막이 형성된 막일 수도 있다. 서로 접촉되어 있는 블로킹 절연막(224)와 도전막(228) 사이의 전위 장벽이 높으면 상기 셀 게이트 전극(240C)으로부터 상기 블로킹 절연막(224)으로 향하는 전하가 느끼는 장벽이 높아져 게이 트 전극으로부터 전하트랩절연막으로 전하의 터널링확률을 낮출 수 있다.
일함수가 4eV보다 큰 금속막으로는 탄탈룸나이트라이드(TaN), 탄탈룸(Ta), 루테늄(Ru), 텅스텐실리사이드(WSi), 텅스텐(W), 텅스텐나이트라이드(WN), 티타늄(Ti), 티타늄나이트라이드(TiN), 탄탈룸티타늄(TaTi), 탄탈룸플래티넘(TaPt), 탄탈럼실리콘나이트라이드(TaSiN), 탄탈룸티타늄나이트라이드(TaTiN), 하프늄나이트라이드(HfN), 티타늄알루미늄나이트라이드(Ti2AlN), 몰리브덴(Mo) 및 플래티넘(Pt)을 예로 들수 있으며, 상기 도전막(228)은 이들 금속의 단일막으로 형성되거나 두가지 이상의 금속 합금 또는 적층막으로 형성될 수 있다.
상기 저전압 영역 및 상기 고전압 영역에 각각 저전압 게이트 절연막(214) 및 고전압 게이트 절연막(216)이 형성되고, 상기 저전압 게이트 절연막(214) 및 상기 고전압 게이트 절연막(216) 상에 각각 저전압 게이트 전극(240L) 및 고전압 게이트 전극(240H)이 형성되어 있다. 상기 저전압 게이트 전극(240L) 및 상기 고전압 게이트 전극(240H)은 각각 제 1 반도체막(217), 제 2 반도체막(218) 및 제 4 반도체막(232)로 구성된다. 상기 저전압 게이트 전극(240L) 및 상기 고전압 게이트 전극(240H)의 최하층은 폴리실리콘막일 수 있다. 상기 저전압 영역 및 상기 고전압 영역에 형성된 소자분리막(212)은 상기 기판 표면으로부터 상부로 신장된 측벽을 가진다. 상기 저전압 게이트 전극(240L) 및 상기 고전압 게이트 전극(240H)은 소자분리막(212)에 중첩된 부분을 가질 수 있다. 상기 제 1 반도체막(217)은 상기 소자분리막(212)에 의해 한정된 활성영역 상에 형성되고, 상기 소자분리막(212)의 측벽 에 정렬된 측벽을 가진다. 상기 제 2 반도체막(218) 및 상기 제 4 반도체막(232)이 상기 소자분리막(212)에 중첩되어 상기 저전압 게이트 전극(240L) 및 상기 고전압 게이트 전극(240H)이 소자분리막(212)에 중첩된 부분을 가질 수 있다. 상기 제 4 반도체막(232) 상에는 주변회로 게이트 실리사이드층(238)이 형성될 수 있다. 상기 저전압 게이트 전극(240L)의 양측 및 상기 고전압 게이트 전극(240H)의 양측의 반도체 기판 내에 소오스/드레인 영역(260)이 각각 형성되어 있다. 상기 소오스/드레인 영역(260)에도 실리사이드층(238)이 형성될 수 있다. 상기 주변회로 게이트 전극의 실리사이드층과 상기 소오스/드레인 영역의 실리사이드층은 동일 공정에서 형성되어 동일한 금속을 함유하는 금속 실리사이드층일 수 있다. 그러나, 본 발명에서, 상기 셀 게이트 전극(240C)에 형성된 실리사이드층은 주변회로 게이트 전극(240L, 240H) 및 소오스/드레인 영역(260)의 실리사이드층과는 다른 금속을 함유하는 실리사이드층일 수 있다. 상기 주변회로 게이트 전극, 즉 저전압 게이트 전극(240L) 및 고전압 게이트 전극(240H)의 측벽에도 측벽 스페이서(234)가 형성되어 있다. 상기 소오스/드레인 영역(260)의 실리사이드층은 상기 측벽 스페이서(234)에 정렬되어 형성되어 있다.
이 기억 장치는 저항 패턴이 형성된 저항 영역을 더 구비하고 있다. 상기 저항 영역은 저항 패턴이 형성된 영역을 임의적으로 지칭한 것으로, 저항 영역은 주변회로 영역의 일부분일 수 있다. 상기 저항 영역에 저항 패턴(240R)이 형성되어 있다. 상기 저항 패턴(240R)은 고유의 저항값을 제공하기 위하여 반도체 기판과 전기적으로 절연되는 것이 바람직하다. 따라서, 상기 저항 패턴(240R)은 반도체 기판(110)에 형성된 소자분리막(112) 상부에 위치할 수 있다. 상기 저항 패턴(240R)은 제 2 반도체막(218) 및 제 4 반도체막(232)가 적층된 구조를 가질 수 있다. 동일 면적에서 높은 저항값을 얻기 위하여 상기 저항 패턴(240R)의 제 4 반도체막(232) 상에는 실리사이드층이 형성되어 있지 않다.
상기 저전압 게이트 전극(240L) 및 상기 고전압 게이트 전극(240H)은 PMOS 트랜지스터의 게이트 전극일 수도 있고 NMOS 트랜지스터의 게이트 전극일 수도 있다. 본 발명도 듀얼 폴리 게이트 기술을 적용하여 NMOS 트랜지스터의 게이트 전극은 n형 불순물을 도우핑하고, PMOS 트랜지스터의 게이트 전극은 p형 불순물을 도우핑할 수도 있다. 또한, 트랜지스터의 게이트 전극과 저항 패턴의 도우핑 농도가 다를 수도 있다.
도 3b 내지 3d는 본 발명의 제 3 실시예에 따른 비휘발성 기억 장치의 제조방법을 설명하기 위한 공정 단면도이다.
도 3b를 참조하면, 반도체 기판에 셀 영역, 저전압 영역, 고전압 영역 및 저항 영역을 정의한다. 반도체 기판(210)에 소자분리막(212)을 형성하여 복수개의 활성영역들을 한정한다. 상기 소자분리막(212)은 자기정렬 트렌치(SASTI, Self Aligned Shallow Trench Isolation) 기술을 적용하여 형성한다. 구체적으로, 상기 저전압 영역에 저전압 게이트 절연막(214)을 형성하고, 상기 고전압 영역에 고전압 게이트 절연막9216)을 형성한다. 상기 저전압 게이트 절연막(214)은 상기 고전압 게이트 절연막(216)보다 두께가 얇다. 상기 저전압 게이트 절연막(214) 및 상기 고전압 게이트 절연막(216)은 절연막을 형성하고 저전압 게이트 절연막이 형성될 영 역의 절연막을 제거한 다음 다시 절연막을 형성하여 서로 다른 두께로 형성할 수 있다. 상기 저전압 게이트 절연막(214) 및 상기 고전압 게이트 절연막(216)이 형성된 기판 상에 제 1 반도체막(217)을 형성하고, 자기정렬 트렌치 기술을 적용하여 반도체 기판에 소자분리막(212)을 형성한다. 그 결과, 기판에서 상기 소자분리막(212)은 활성영역을 한정하고, 상기 제 1 반도체막(217)은 상기 소자분리막(212)의 측벽에 정렬되어 상기 활성영역 상에 형성되어 있다. 상기 제 1 반도체막(217)은 폴리실리콘막일 수 있다.
상기 저전압 게이트 절연막(214) 및 상기 고전압 게이트 절연막(216)이 형성된 기판의 전면에 제 2 반도체막(218)을 형성하고, 상기 셀 영역의 제 2 반도체막(218)을 제거한다. 상기 제 2 반도체막(218)은 폴리실리콘으로 형성할 수 있다. 이 때, 상기 제 2 반도체막(218)은 도우핑을 하지 않거나, 형성과정 또는 형성후 이온주입으로 도우핑할 수 있다. 또한, 상기 제 2 반도체막(218)은 NMOS 트랜지스터 및 PMOS 트랜지스터에 다른 도전형의 불순물이 도우핑되도록 할 수도 있다.
도 3c를 참조하면, 상기 셀 영역의 제 1 반도체막(217) 및 저전압 게이트 절연막(214)을 제거하여 활성영역의 기판을 노출시킨다. 이와 달리, 상기 셀 영역의 제 1 반도체막(217)을 먼저 제거하고 상기 제 2 반도체막(218)을 기판 전면에 형성하고, 상기 제 2 반도체막(218) 및 상기 저전압 게이트 게이트 절연막(214)을 제거하여 셀 영역에서 활성영역의 기판을 노출시킬 수도 있다.
상기 기판 상에 터널절연막(220), 전하트랩절연막(222) 및 블로킹절연막(224)이 차례로 적층된 다층전하저장절연층(226)을 형성하고, 상기 다 층전하저장절연층(226) 상에 도전막(228) 및 제 3 반도체막(230)을 형성한다. 상기 도전막(228)은 일함수가 4eV보다 큰 금속의 단일층 또는 복합층으로 형성하거나, 일함수가 4eV보다 큰 금속의 단일층 또는 복합층 상에 폴리실리콘막이 적층된 막으로 형성할 수 있다. 예컨대, 상기 도전막(228)은 탄탈룸나이트라이드(TaN), 탄탈룸(Ta), 루테늄(Ru), 텅스텐실리사이드(WSi), 텅스텐(W), 텅스텐나이트라이드(WN), 티타늄(Ti), 티타늄나이트라이드(TiN), 탄탈룸티타늄(TaTi), 탄탈룸플래티넘(TaPt), 탄탈럼실리콘나이트라이드(TaSiN), 탄탈룸티타늄나이트라이드(TaTiN), 하프늄나이트라이드(HfN), 티타늄알루미늄나이트라이드(Ti2AlN), 몰리브덴(Mo) 및 플래티넘(Pt)으로 구성된 그룹 중 선택된 금속으로 형성하거나, 둘 이상의 금속의 합금 또는 적층하여 형성할 수 있다.
상기 셀 영역을 제외한 주변회로 영역의 상기 제 3 반도체막(230) 및 상기 도전막(228)을 제거하여 상기 제 2 반도체막(218)을 노출시킨다. 열 공정에 의해 상기 터널절연막을 형성하여 상기 터널절연막(222)이 상기 셀 영역의 기판 상에만 제한적으로 형성될 수도 있다. 결과적으로, 상기 셀 영역에는 다층전하저장절연층(226), 도전막(228) 및 제 3 반도체막(230)이 적층되어 있고, 주변회로 영역에는 제 2 반도체막(218)이 형성된다.
도 3d를 참조하면, 상기 기판의 전면에 제 4 반도체막(232)을 형성한다. 상기 제 4 반도체막(232), 상기 제 3 반도체막(230), 상기 제 2 반도체막(218), 상기 제 1 반도체막(217) 및 상기 도전막(228)을 패터닝하여 도 3a의 셀 게이트 전극 (240C), 저전압 게이트 전극(240L), 고전압 게이트 전극(240H) 및 저항 패턴(240R)을 형성할 수 있다. 상기 셀 게이트 전극(240C), 저전압 게이트 전극(240L) 및 고전압 게이트 전극(240H) 상부의 실리사이드층(238)은 상기 제 4 반도체막(232) 상에 실리사이드층을 형성하고 저항영역의 실리사이드층을 제거하여 형성하거나, 게이트 전극들을 형성한 이후에 상기 소오스/드레인 영역(260)의 실리사이드화 공정에서 함께 형성할 수 있다.
도 4a는 본 발명의 제 4 실시예에 따른 비휘발성 기억 장치를 나타낸 단면도이다.
도 4a를 참조하면, 이 기억 장치는 제 2 실시예의 비휘발성 기억 장치와 그 구조가 유사하다, 제 4 실시예는 제 2 실시예와 달리 저전압 게이트 전극(340L) 및 고전압 게이트 전극(340H)의 최하층에 소자분리막(312)에 정렬된 측벽을 가지는 반도체막(317)이 더 형성되어 있다. 구체적으로, 셀 영역, 저전압 영역, 고전압 영역 및 저항 영역을 구비하고 있다. 상기 셀 영역에 다층전하저장절연층(326)이 형성되어 있고, 상기 다층전하저장절연층(326) 상에 셀 게이트 전극(340C)가 형성되어 있다. 상기 셀 게이트 전극(340C) 양측의 기판 내에 소오스 영역 및 드레인 영역(350)이 각각 형성되어 있다. 도면에서 상기 다층전하저장절연층(326)은 소자분리막(312)의 상부까지 덮여져 있는 것으로 도시되었으나, 상기 다층전하저장층(326)은 상기 셀 게이트 전극(340C)의 하부에 제한적으로 형성될 수도 있다.
상기 다층전하저장층(326)은 차례로 적층된 터널절연막(320), 전하트랩절연 막(322) 및 블로킹절연막(314)로 구성될 수 있다. 이 때, 상기 터널절연막(320) 및 상기 블로킹절연막(314)은 Al2O3, 하프늄 알루미네이트(HfAlO), HfAlON, 하프늄 실리케이트(HfSiO) 또는 HfSiON으로 이루어진 절연막을 적어도 한층 포함할 수 있다. 상기 전하저장절연층은 하프늄 알루미네이트, HfAlO, HfAlON, 하프늄 실리케이트, HfSiO 또는 HfSiON으로 이루어진 절연막을 적어도 한층 포함할 수 있다.
이 실시예에서도, 상기 블로킹 절연막(324)은 상기 터널 절연막(320)에서 가장 높은 유전율을 가지는 절연막보다 더 높은 유전율을 가지는 절연막을 적어도 한층 포함하거나, 상기 블로킹 절연막(324)에서 가장 높은 유전율을 가지는 절연막의 두께는 상기 터널 절연막(320)에서 가장 높은 유전율을 가지는 절연막의 두께보다 두꺼울 수 있다.
상기 셀 게이트 전극(340C)은 상기 다층전하저장절연층(326) 상에 차례로 적층된 도전막(328) 및 제 3 반도체막(332)으로 구성되고, 셀 게이트 전극(340C)의 도전성을 확보하기 위하여 상기 제 3 반도체막(332) 상에 셀 게이트 실리사이드층(338)이 형성되어 있다. 상기 실리사이드층(338)은 텅스텐, 코발트, 니켈, 티타늄 등의 금속을 함유하는 실리사이드층일 수 있다. 상기 셀 게이트 실리사이드층(338) 대신 텅스텐질화막 및 텅스텐의 적층층이 형성되어 있을 수도 있고, 게이트 실리사이드층과 텅스텐질화막/텅스텐의 적층층이 조합되어 도전성을 확보할 수도 있다.
상기 도전막(328)은 셀 게이트 전극(340C)와 다층전하저장절연층(326) 사이 의 전위 장벽을 높이기 위하여 일함수가 4eV보다 큰 금속의 단일층 또는 복합층으로 형성할 수 있다. 일함수가 4eV보다 큰 금속막으로는 탄탈룸나이트라이드(TaN), 탄탈룸(Ta), 루테늄(Ru), 텅스텐실리사이드(WSi), 텅스텐(W), 텅스텐나이트라이드(WN), 티타늄(Ti), 티타늄나이트라이드(TiN), 탄탈룸티타늄(TaTi), 탄탈룸플래티넘(TaPt), 탄탈럼실리콘나이트라이드(TaSiN), 탄탈룸티타늄나이트라이드(TaTiN), 하프늄나이트라이드(HfN), 티타늄알루미늄나이트라이드(Ti2AlN), 몰리브덴(Mo) 및 플래티넘(Pt)을 예로 들수 있으며, 상기 도전막(328)은 이들 금속의 단일막으로 형성되거나 두가지 이상의 금속 합금 또는 적층막으로 형성될 수 있다.
상기 저전압 영역 및 상기 고전압 영역에 각각 저전압 게이트 절연막(314) 및 고전압 게이트 절연막(316)이 형성되고, 상기 저전압 게이트 절연막(314) 및 상기 고전압 게이트 절연막(316) 상에 각각 저전압 게이트 전극(340L) 및 고전압 게이트 전극(340H)이 형성되어 있다. 상기 저전압 게이트 전극(340L) 및 상기 고전압 게이트 전극(340H)는 각각 제 1 반도체막(317), 제 2 반도체막(318) 및 제 3 반도체막(332)로 구성된다. 상기 저전압 영역 및 상기 고전압 영역에 형성된 소자분리막(312)은 상기 기판 표면으로부터 상부로 신장된 측벽을 가진다. 상기 저전압 게이트 전극(340L) 및 상기 고전압 게이트 전극(340H)은 소자분리막(312)에 중첩된 부분을 가질 수 있다. 상기 제 1 반도체막(317)은 상기 소자분리막(312)에 의해 한정된 활성영역 상에 형성되고, 상기 소자분리막(312)의 측벽에 정렬된 측벽을 가진 다. 상기 제 2 반도체막(318) 및 상기 제 3 반도체막(332)이 상기 소자분리막(312)에 중첩되어 상기 저전압 게이트 전극(340L) 및 상기 고전압 게이트 전극(340H)이 소자분리막(312)에 중첩된 부분을 가질 수 있다. 상기 제 3 반도체막(332) 상에는 주변회로 게이트 실리사이드층(338)이 형성될 수 있다. 상기 실리사이드층(338)은 텅스텐, 코발트, 니켈, 티타늄 등의 금속을 함유하는 실리사이드층일 수 있다. 상기 셀 게이트 실리사이드층(338) 대신 텅스텐질화막 및 텅스텐의 적층층이 형성되어 있을 수도 있고, 게이트 실리사이드층과 텅스텐질화막/텅스텐의 적층층이 조합되어 도전성을 확보할 수도 있다.
상기 저전압 게이트 전극(340L)의 양측 및 상기 고전압 게이트 전극(340H)의 양측의 반도체 기판 내에 소오스/드레인 영역(360)이 각각 형성되어 있다. 상기 소오스/드레인 영역(360)에도 실리사이드층(338)이 형성될 수 있다. 상기 주변회로 게이트 전극의 실리사이드층과 상기 소오스/드레인 영역의 실리사이드층은 동일 공정에서 형성되어 동일한 금속을 함유하는 금속 실리사이드층일 수 있다. 그러나, 본 발명에서, 상기 셀 게이트 전극(340C)에 형성된 실리사이드층은 주변회로 게이트 전극(340L, 340H) 및 소오스/드레인 영역(360)의 실리사이드층과는 다른 금속을 함유하는 실리사이드층일 수 있다. 이는 제조공정에서 게이트 전극의 실리사이드층은 증착법을 적용하여 형성되고, 소오스/드레인 영역의 실리사이드층은 자기정렬 실리사이드화공정으로 형성될 수 있기 때문이다. 본 발명에서, 셀 게이트 전극(340C)은 증착법을 적용하여 실리사이드층을 형성하고, 주변회로 게이트 전극(340L, 340H)은 자기정렬 실리사이드화공정으로 소오스/드레인 영역(360)의 실 리사이드층과 함께 형성될 수 있다.
상기 주변회로 게이트 전극, 즉 저전압 게이트 전극(340L) 및 고전압 게이트 전극(340H)의 측벽에도 측벽 스페이서(334)가 형성되어 있다. 상기 소오스/드레인 영역(360)의 실리사이드층은 상기 측벽 스페이서(334)에 정렬되어 형성되어 있다.
이 기억 장치는 저항 패턴이 형성된 저항 영역을 더 구비하고 있다. 상기 저항 영역은 저항 패턴이 형성된 영역을 임의적으로 지칭한 것으로, 저항 영역은 주변회로 영역의 일부분일 수 있다. 상기 저항 영역에 저항 패턴(340R)이 형성되어 있다. 상기 저항 패턴(340R)은 고유의 저항값을 제공하기 위하여 반도체 기판과 전기적으로 절연되는 것이 바람직하다. 따라서, 상기 저항 패턴(340R)은 반도체 기판(110)에 형성된 소자분리막(112) 상부에 위치할 수 있다. 상기 저항 패턴(340R)은 제 2 반도체막(318) 및 제 3 반도체막(332)가 적층된 구조를 가질 수 있다. 동일 면적에서 높은 저항값을 얻기 위하여 상기 저항 패턴(340R)의 제 3 반도체막(332) 상에는 실리사이드층이 형성되어 있지 않다.
상기 저전압 게이트 전극(340L) 및 상기 고전압 게이트 전극(340H)은 PMOS 트랜지스터의 게이트 전극일 수도 있고 NMOS 트랜지스터의 게이트 전극일 수도 있다. 본 발명도 듀얼 폴리 게이트 기술을 적용하여 NMOS 트랜지스터의 게이트 전극은 n형 불순물을 도우핑하고, PMOS 트랜지스터의 게이트 전극은 p형 불순물을 도우핑할 수도 있다. 또한, 트랜지스터의 게이트 전극과 저항 패턴의 도우핑 농도가 다를 수도 있다. 이 실시예에서도, 상기 저전압 게이트 전극(340L) 및 상기 고전압 게이트 전극(340H)의 최하층 반도체막은 폴리실리콘막일 수 있고, 상기 도전막은 4eV 이상의 일함수를 가지는 금속의 단일층 또는 적층층 상에 폴리실리콘막이 더 형성된 것일 수 있다.
도 4b 및 4c는 본 발명의 제 4 실시예에 따른 비휘발성 기억 장치의 제조방법을 설명하기 위한 공정 단면도이다.
도 4b를 참조하면, 제 3 실시예와 동일한 방법으로 기판에서 활성영역을 한정하는 소자분리막(312)과, 제 1 반도체막(317)을 형성하고, 저전압 게이트 절연막(314) 및 고전압 게이트 절연막(316)이 형성된 기판의 전면에 제 2 반도체막(318)을 형성하고, 상기 셀 영역의 제 2 반도체막(318)을 제거한다.
상기 셀 영역의 제 1 반도체막(317) 및 저전압 게이트 절연막(314)을 제거하여 활성영역의 기판을 노출시킨다. 이와 달리, 상기 셀 영역의 제 1 반도체막(317)을 먼저 제거하고 상기 제 2 반도체막(318)을 기판 전면에 형성하고, 상기 제 2 반도체막(318) 및 상기 저전압 게이트 게이트 절연막(314)을 제거하여 셀 영역에서 활성영역의 기판을 노출시킬 수도 있다.
상기 기판 상에 터널절연막(320), 전하트랩절연막(322) 및 블로킹절연막(324)이 차례로 적층된 다층전하저장절연층(326)을 형성하고, 상기 다층전하저장절연층(326) 상에 도전막(328)을 형성한다. 상기 도전막(328)은 일함수가 4eV보다 큰 금속의 단일층 또는 복합층으로 형성할 수 있다. 예컨대, 상기 도전막(328)은 탄탈룸나이트라이드(TaN), 탄탈룸(Ta), 루테늄(Ru), 텅스텐실리사이드(WSi), 텅스텐(W), 텅스텐나이트라이드(WN), 티타늄(Ti), 티타늄나이트라이드(TiN), 탄탈룸티타늄(TaTi), 탄탈룸플래티넘(TaPt), 탄탈럼실리콘나이 트라이드(TaSiN), 탄탈룸티타늄나이트라이드(TaTiN), 하프늄나이트라이드(HfN), 티타늄알루미늄나이트라이드(Ti2AlN), 몰리브덴(Mo) 및 플래티넘(Pt)으로 구성된 그룹 중 선택된 금속으로 형성하거나, 둘 이상의 금속의 합금 또는 적층하여 형성할 수 있다.
상기 셀 영역을 제외한 주변회로 영역의 상기 도전막(328)을 제거하여 상기 제 2 반도체막(318)을 노출시킨다. 열 공정에 의해 상기 터널절연막을 형성하여 상기 터널절연막(322)이 상기 셀 영역의 기판 상에만 제한적으로 형성될 수도 있다. 결과적으로, 상기 셀 영역에는 다층전하저장절연층(326), 도전막(328)이 적층되어 있고, 주변회로 영역에는 제 2 반도체막(318)이 형성된다.
도 4c를 참조하면, 상기 기판의 전면에 제 3 반도체막(332)을 형성한다. 상기 제 3 반도체막(332), 상기 제 2 반도체막(318), 상기 제 1 반도체막(317) 및 상기 도전막(328)을 패터닝하여 도 4a의 셀 게이트 전극(340C), 저전압 게이트 전극(340L), 고전압 게이트 전극(340H) 및 저항 패턴(340R)을 형성할 수 있다. 상기 셀 게이트 전극(340C), 저전압 게이트 전극(340L) 및 고전압 게이트 전극(340H) 상부의 실리사이드층(338)은 상기 제 3 반도체막(332) 상에 실리사이드층을 형성하고 저항영역의 실리사이드층을 제거하여 형성하거나, 게이트 전극들을 형성한 이후에 상기 소오스/드레인 영역(360)의 실리사이드화 공정에서 함께 형성할 수 있다. 이 실시예에서도 상기 고전압 게이트 전극 및 상기 저전압 게이트 전극의 최하층 반도체막은 폴리실리콘막일 수 있고, 상기 셀 게이트 전극의 도전막은 4eV보다 큰 일함 수를 가지는 금속의 단일층 또는 복합층 상에 폴리실리콘막이 더 형성된 것일 수 있다.
본 발명의 제 1 내지 제 4 실시예에서 저전압 영역 및 고전압 영역의 소오스/드레인 영역의 실리사이드층은 자기정렬 실리사이드화 공정으로 형성할 수 있고, 이 때, 저전압 영역 및 고전압 영역의 게이트 전극에도 실리사이드층이 형성될 수 있다. 그러나, 셀 게이트 전극의 실리사이드층은 소오스/드레인 영역의 자기정렬 실리사이드화 공정에서 형성되지 않을 수 있다. 또한, 높은 저항을 유지하기 위하여 저항 패턴에는 실리사이드층이 형성되지 않는다.
도 5는 상술한 제 1 내지 제 3 실시예에서 제 3 반도체막 또는 제 4 반도체막 상에 실리사이층을 형성하지 않고, 주변회로의 소오스/드레인 영역에 실리사이드층을 형성하는 단계에서 게이트 전극 상에 실리사이드층을 형성하는 방법이다.
도 5를 참조하면, 이 방법은 게이트 전극을 패터닝하고 셀의 소오스 및 드레인 영역(50)과 주변회로 영역의 소오스/드레인 영역(60)을 형성하고, 스페이서 절연막(34)을 형성한 이후, 자기정렬 실리사이드화공정을 적용하여 셀 게이트 전극(40C), 저전압 게이트 전극(40L), 고전압 게이트 전극(40H) 및 소오스/드레인 영역(60)에 동시에 실리사이드층(38)을 형성한다. 이 때, 저항 패턴(40R) 상에 실리사이드층이 형성되는 것을 방지하기 위하여 상기 실리사이드화공정을 실시하기 이전에 상기 저항 영역의 전면에 실리사이드화방지층(SBL;Silicidation Barrier Layer;36)을 형성한다. 상기 실리사이드화방지층은 예컨대 실리콘옥시나이트라이드막으로 형성할 수 있다. 이 실시예를 적용하는 경우, 소오스/드레인 영역(60)을 형 성하는 동안 저전압 게이트 전극(40L)과 고전압 게이트 전극(40H)의 반도체층에도 상기 소오스/드레인 영역(60)과 동일한 도전형으로 불순물을 주입할 수 있다. 따라서, 이 실시예는 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극이 서로 다른 도전형으로 도우핑된 듀얼 게이트 구조를 형성하는데 적용할 수 있다.
상기 실리사이드화공정에 적합한 물질은 코발트, 니켈, 티타늄 등이 있다. 실리사이드화공정을 실시하기 전에 상기 소오스/드레인 영역(60) 상의 자연산화막 및 불순물을 제거하기 위한 세정공정에서 상기 전하저장절연층(26)을 구성하는 블로킹절연막(22)의 일부분도 함께 제거될 수 있다.
도 6은 상술한 제 1 내지 제 4 실시예에서, 셀 게이트 전극(40C)의 실리사이드층은 게이트 전극 패터닝 이전에 형성하고, 저전압 게이트 전극(40L) 및 고전압 게이트 전극(40H)의 실리사이드층은 소오스/드레인 영역(60)의 실리사이드층과 함께 형성하는 방법을 도시한다.
도 6을 참조하면, 도 1d에 도시된 것과 같이 기판의 전면에 제 3 반도체막(32)을 형성하고, 상기 셀 영역의 제 3 반도체막(32) 상에 실리사이드층(38a)을 형성한다. 저전압 영역, 고전압 영역 및 저항 영역에서는 실리사이드층을 형성한 다음 제거하여 제 3 반도체막(32)을 노출시킨다. 제 1 실시예 뿐만아니라 제 2 내지 제 4 실시예에서도 이와 마찬가지로, 셀 영역에는 실리사이드층을 형성하고, 주변회로 영역에는 반도체막을 노출시킬 수 있다.
계속해서, 게이트 전극 패터닝 공정을 실시하여 실리사이드층(38a)을 포함하는 셀 게이트 전극(40C)과, 반도체막(32)가 노출된 저전압 게이트 전극(40L), 고전 압 게이트 전극(40H) 및 저항 패턴(40R)을 형성하고, 셀 영역에 소오스 영역 및 드레인 영역(50)을 형성하고, 주변회로 영역에 소오스/드레인 영역(60)을 형성하고, 스페이서 절연막(34)을 형성한다.
이 단계에서, 상기 셀 게이트 전극(40C) 상에는 실리사이드층(38a)이 형성되어 있지만, 저전압 게이트 전극(40L) 및 고전압 게이트 전극(40H) 상에는 실리사이드층이 형성되어 있지 않다. 상기 저전압 게이트 전극(40L), 상기 고전압 게이트 전극(40H)과 상기 소오스/드레인 영역(60)에 실리사이드층을 형성하기 위하여 상기 셀 영역 및 상기 저항 영역의 전면에 실리사이드화방지층을 형성한다. 상기 실리사이드화방지층은 예컨대 실리콘옥시나이트라이드막으로 형성할 수 있다.
자기정렬실리사이드화 공정을 실시하여 상기 저전압 게이트 전극(40L), 상기 고전압 게이트 전극(40H)과 상기 소오스/드레인 영역(60)의 노출된 반도체막에 실리사이드층(38)을 형성한다. 상기 실리사이드층은 니켈, 코발트, 티타늄 등으로 형성할 수 있다. 이 실시예에서도 실리사이드층이 형성될 영역의 자연산화막 및 불순물을 제거하기 위하여 세정공정이 실리사이드화공정 이전에 실시되고, 셀 영역의 블로킹절연막의 일부분이 이 때 제거될 수도 있다.
이 실시예를 적용하는 경우도, 소오스/드레인 영역(60)을 형성하는 동안 저전압 게이트 전극(40L)과 고전압 게이트 전극(40H)의 반도체층에도 상기 소오스/드레인 영역(60)과 동일한 도전형으로 불순물을 주입할 수 있다.
도 7 및 도 8은 셀 영역의 실리사이드층 형성공정을 보다 구체적으로 설명하기 위한 단면도이다.
도 7을 참조하면, 본 발명의 제 1 내지 제 4 실시예에서 셀 영역의 소오스 영역 및 드레인 영역(450)과 셀 게이트 전극(440C)상에 실리사이드층(438)을 형성할 수 있다. 상기 실리사이드층(438)은 셀 게이트 전극(440C) 측벽에 스페이서 절연막(434)을 형성한 이후, 상기 셀 게이트 전극(440C)과 상기 스페이서 절연막(434)에 정렬되도록 상기 다층전하저장절연층(426)을 패터닝하여 상기 소오스 영역 및 드레인 영역(450)을 노출시키고, 도 5에서 설명된 것과 같이 자기정렬실리사이드화공정을 실시한다. 그 결과, 상기 셀 게이트 전극(440C)와 상기 소오스 영역 및 상기 드레인 영역(450)에 실리사이드층이 형성된다. 셀 게이트 전극(440C)의 적층구조는 제 1 내지 제 4 실시예에 따라 달라질 수 있음은 자명하다.
이 실시예를 따르는 경우, 셀 게이트 전극(440C) 하부의 다층전하저장절연층(426)은 상기 스페이서 절연막(434)의 측벽에 정렬된 측벽을 가지게 된다. 따라서, 다층전하저장절연층(426)의 식각되는 면이 채널 영역을 벗어나기 때문에 식각 손상에 의한 데이터의 불량을 억제할 수 있는 구조가 될 수 있다.
도 8은 다층전하저장층(426)이 스페이서 절연막(434)의 측벽에 정렬된 측벽을 가지면서 소오스 영역 및 드레인 영역(450)에는 실리사이드층이 형성되지 않은 구조를 형성하는 방법이다. 이 구조는 식각 손상에 의한 데이터 불량을 억제할 수 있으면서 실리사이드층에 의한 누설전류 발생을 억제할 수 있는 구조이다. 즉, 셀 게이트 전극(440C)에는 실리사이드층(438)을 형성하면서 소오스 영역 및 드레인 영역(450)에는 실리사이드층을 형성하지 않기 위하여 소오스 영역 및 드레인 영역을 덮는 실리사이드화방지층(436)을 형성하고 실리사이드화공정을 실시하여 셀 게이트 전극(440C) 상에 실리사이드층(438)을 형성할 수 있다.
도 9 및 도 10은 각각 본 발명의 바람직한 실시예에 따른 노어형 비휘발성 기억 장치의 평면도 및 단면도이다.
도 9 및 도 10을 참조하면, 도 1 내지 도 8을 참조하여 설명된 본 발명의 실시예들을 적용하여 노어형 비휘발성 기억 장치를 형성할 수 있다. 도시된 것과 같이 노어형 비휘발성 깅억 장치는 소자분리막(STI)에 의해 한정된 활성영역 상부를 가로질러 워드라인(WL, 440C)이 형성되어 있고, 워드라인과 워드라인 사이에 소자분리막(STI)에 의해 한정된 활성영역에 각각 드레인 영역(450d)이 형성되어 있고, 워드라인과 워드라인 사이에 연결된 활성영역에 공통소오스라인(CSL)이 형성되어 있다. 상기 공통소오스라인(CSL)은 소오스 영역(450s)들이 연결된 구조이다. 상기 드레인 영역(450d)에 층간절연막(500)을 관통하여 비트라인 콘택(BC, 510)이 전기적으로 연결되어 있다.
노어형 비휘발성 기억 장치는 상기 공통소오스 라인(CSL)을 형성하기 위하여 공통소오스 라인(CSL)이 형성될 영역이 소자분리막(STI)를 제거하는 단계가 필요하다. 이 과정에서 상기 공통소오스 라인(CSL) 상의 다층전하저장절연층(426)이 제거된다. 따라서, 상기 다층전하저장절연층(426)은 소오스 영역(450s) 측으로는 셀 게이트 전극(워드라인; WL, 440C)의 측벽에 정렬된 측벽을 가지고, 드레인 영역(450d) 측으로는 상기 드레인 영역(450d)까지 신장되어 있다. 스페이서 절연막도 드레인 영역 측의 스페이서 절연막(434d)은 상기 다층전하저장절연층(426) 상에 위치하고, 소오스 영역 측의 스페이서 절연막(434s)은 상기 다층전하저장절연층(426) 의 측벽에 접촉한다. 상기 스페이서 절연막(434s, 434d)을 형성한 이후에 셀 게이트 전극(440C)와 상기 노출된 공통소오스 라인(CSL)에 실리사이드층(438)을 형성한다. 따라서, 상기 공통 소오스 라인(CSL)에 실리사이드층(438)이 형성되어 공통 소오스 라인(CSL)의 저항을 낮출 수 있다.
도 11 및 도 12는 각각 본 발명의 바람직한 실시예에 따른 노어형 비휘발성 기억 장치의 제조 과정의 일부를 나타낸 단면도이다.
도 11을 참조하면, 소오스 영역(450s)와 드레인 영역(450d) 모두에 실리사이드층이 형성되지 않도록 하기 위하여 자기정렬 실리사이드화 공정을 진행하기 전에 상기 소오스 영역(450s)을 덮는 실리사이드화방지층(436)을 형성할 수 있다. 상기 실리사이드화방지층(436)을 형성한 이후에 실리사이드화공정을 실시함으로써 게이트 전극(440C) 상에는 실리사이드층(438)을 형성하면서 상기 소오스 영역(450s) 및 상기 드레인 영역(450d)에는 실리사이드층을 형성하지 않을 수 있다.
도 12를 참조하면, 실리사이드화방지층(436)을 형성하지 않고 게이트 전극(440C)의 측벽에 형성되는 스페이서 절연막(434s)를 이용하여 소오스 영역(450s)의 실리사이드화를 방지할 수 있다. 통상적으로 드레인 영역(450d)의 폭은 비트라인 콘택을 형성하기 위하여 폭이 넓은 것에 비해 소오스 영역(450s)은 폭이 좁게 형성된다. 이를 이용하여 상기 소오스 영역(450s) 상에서 대향하는 셀 게이트 전극(440C)의 측벽에형성되는 스페이서 절연막(434s)이 연결되어 상기 소오스 영역(450s)은 상기 스페이서 절연막(434s)로 덮이게 된다. 상기 드레인 영역(450d) 상에서 형성되는 스페이서 절연막(434d)은 서로 연결되지 않더라도 상기 드레인 영역 (450d) 상에는 다층전하저장절연층(326)이 형성되기 때문에 실리사이드층이 형성되지 않는다.
도 13은 본 발명에 따른 노어형 비휘발성 기억 장치의 변형례를 나타낸 단면도이다. 도시된 것과 같이 게이트 전극(440C) 상에는 실리사이드층(438)이 형성되어 있고, 소오스 영역(450s) 및 드레인 영역(450d)에는 실리사이드층이 형성되어 있지 않다. 다층전하저장절연층(326)은 상기 소오스 영역(450s) 측으로는 상기 게이트 전극(440C)의 측벽에 정렬된 측벽을 가지고, 상기 드레인 영역(450d) 측으로는 상기 드레인 영역(450d)까지 신장되어 있다. 상기 다층전하저장절연층(326)의 블로킹 절연막(324)은 상기 드레인 영역(450d) 측으로 상기 스페이서 절연막(434d)의 측벽에 정렬된 측벽을 가진다. 이는 주변회로 영역의 소오스/드레인 영역에 실리사이드층을 형성하기 위하여 자연산화막 제거 및 불순물 제거시 함께 제거된 것에 따른 것이다.
상술한 것과 같이 본 발명에 따르면 다층전하저장절연층에 접하는 셀 게이트 전극과 게이트 절연막에 접하는 주변회로 게이트 전극을 다른 단계에서 형성하여 셀 게이트 전극과 주변회로 게이트 전극을 구성하는 물질을 다르게 형성할 수 있다. 따라서, 기억 셀의 기입, 소거 효율 및 데이터 유지 특성을 향상시키는데 적합한 물질로 셀 게이트 전극을 형성하고, 기억 셀의 특성에 영향을 주지 않으면서 주변회로 트랜지스터의 특성을 향상시키는데 적합한 물질로 주변회로 게이트 전극을 형성할 수 있다.

Claims (22)

  1. 기판에 정의된 셀 영역 및 주변 회로 영역;
    셀 영역의 기판 상에 형성된 다층 전하저장절연층;
    상기 다층 전하저장절연층 상에 형성된 도전막 및 반도체막이 적층된 셀 게이트 전극;
    주변 회로 영역의 기판 상에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 반도체 막이 적층된 주변 회로 게이트 전극을 포함하되, 상기 주변회로 게이트 전극의 최하층 반도체막은 상기 도전막과 다른 물질인 것을 특징으로 하는 비휘발성 기억 장치.
  2. 청구항 1에 있어서,
    상기 도전막은 일함수가 적어도 4eV인 금속의 단일층 또는 복합층인 것을 특징으로 하는 비휘발성 기억 장치.
  3. 청구항 2에 있어서,
    상기 도전막은 상기 금속의 단일층 또는 복합층 상에 형성된 폴리실리콘막을 더 포함하는 것을 특징으로 하는 비휘발성 기억 장치.
  4. 청구항 1에 있어서,
    상기 도전막은 탄탈룸나이트라이드(TaN), 탄탈룸(Ta), 루테늄(Ru), 텅스텐실리사이드(WSi), 텅스텐(W), 텅스텐나이트라이드(WN), 티타늄(Ti), 티타늄나이트라이드(TiN), 탄탈룸티타늄(TaTi), 탄탈룸플래티넘(TaPt), 탄탈럼실리콘나이트라이드(TaSiN), 탄탈룸티타늄나이트라이드(TaTiN), 하프늄나이트라이드(HfN), 티타늄알루미늄나이트라이드(Ti2AlN), 몰리브덴(Mo), 플래티넘(Pt)으로 구성된 그룹 중 선택된 하나 이상의 금속으로 이루어진 것을 특징으로 하는 비휘발성 기억 장치.
  5. 청구항 1에 있어서,
    상기 최하층 반도체막은 폴리실리콘막인 것을 특징으로 하는 비휘발성 기억 장치.
  6. 청구항 1에 있어서,
    셀 게이트 전극의 최상층 반도체막과 주변회로 게이트 전극의 최상층 반도체막은 동일한 물질인 것을 특징으로 하는 비휘발성 기억 장치.
  7. 청구항 1에 있어서,
    상기 셀 게이트 전극의 반도체막 및 상기 주변회로 게이트 전극의 반도체막 상에 각각 실리사이드층이 더 형성된 것을 특징으로 하는 비휘발성 기억 장치.
  8. 청구항 7에 있어서,
    상기 셀 게이트 전극 상의 실리사이드층과 상기 주변회로 게이트 전극 상의 실리사이드층은 다른 금속실리사이드인 것을 특징으로 하는 비휘발성 기억 장치.
  9. 청구항 8에 있어서,
    상기 주변회로 게이트 전극 양측의 기판 내에 형성된 소오스/드레인 영역; 및
    상기 소오스/드레인 영역에 형성된 실리사이드층을 더 포함하되,
    상기 주변회로 게이트 전극 상의 실리사이드층과 상기 소오스/드레인 영역 상의 실리사이드층은 동일한 금속실리사이드인 것을 특징으로 하는 비휘발성 기억 장치.
  10. 청구항 1에 있어서,
    상기 반도체 기판에 복수의 활성영역을 한정하는 소자분리막을 더 포함하되,
    상기 셀 게이트 전극 및 상기 주변회로 게이트 전극은 각각 활성영역의 상부를 가로지르고, 상기 주변회로 게이트 전극의 최하층 반도체막은 상기 소자분리막에 정렬된 측벽을 가지는 것을 특징으로 하는 비휘발성 기억 장치.
  11. 청구항 1에 있어서,
    상기 반도체 기판에 정의된 저항 영역; 및
    상기 저항 영역에 형성된 저항 패턴을 더 포함하되,
    상기 저항 패턴은 상기 주변회로 게이트 전극의 반도체막과 동일한 적층구조를 가지는 것을 특징으로 하는 비휘발성 기억 장치.
  12. 청구항 11에 있어서,
    상기 셀 게이트 전극 및 상기 주변회로 게이트 전극의 반도체막 상에는 실리사이드층이 형성되어 있고, 상기 저항 패턴의 반도체막 상에는 실리사이드층이 형성되지 않은 것을 특징으로 하는 비휘발성 기억 장치.
  13. 청구항 1에 있어서,
    상기 셀 게이트 전극 양측의 반도체 기판 내에 각각 형성된 소오스 영역 및 드레인 영역; 및
    상기 셀 게이트 전극의 측벽에 형성된 스페이서 절연막을 더 포함하되, 상기 다층전하저장절연층은 상기 셀 게이트 전극 및 상기 스페이서 절연막 하부에 정렬된 것을 특징으로 하는 비휘발성 기억 장치.
  14. 청구항 1에 있어서,
    상기 셀 게이트 전극 양측의 반도체 기판 내에 각각 형성된 소오스 영역 및 드레인 영역; 및
    상기 셀 게이트 전극의 측벽에 형성된 스페이서 절연막을 더 포함하되, 상기 다층전하저장절연층은 상기 드레인 영역까지 신장되고 일 측벽은 상기 소오스 영역 측의 셀 게이트 전극 측벽에 정렬된 것을 특징으로 하는 비휘발성 기억 장치.
  15. 청구항 1 내지 청구항 12 중 어느 하나의 항에 있어서,
    상기 다층 전하저장층은 터널절연막, 전하트랩절연막 및 블로킹절연막으로 적층된 것임을 특징으로 하는 비휘발성 기억 장치.
  16. 청구항 15에 있어서,
    상기 셀 게이트 전극 양측의 반도체 기판 내에 형성된 소오스 영역 및 드레인 영역; 및
    상기 셀 게이트 전극의 측벽에 형성된 스페이서 절연막을 더 포함하되,
    상기 블로킹절연막은 상기 셀 게이트 전극 및 상기 스페이서 절연막 하부에 정렬되고,
    상가 터널절연막 및 상기 전하트랩절연막은 상기 소오스 영역 및 상기 드레인 영역까지 신장된 것을 특징으로 하는 비휘발성 기억 장치.
  17. 청구항 15에 있어서,
    상기 셀 게이트 전극 양측의 반도체 기판 내에 형성된 소오스 영역 및 드레인 영역; 및
    상기 셀 게이트 전극의 측벽에 형성된 스페이서 절연막을 더 포함하되,
    상기 블로킹절연막은 상기 셀 게이트 전극 및 상기 스페이서 절연막 하부에 정렬되고,
    상기 터널절연막 및 상기 전하트랩절연막은 상기 드레인 영역까지 신장되고, 일 측벽은 상기 소오스 영역 측의 게이트 전극의 측벽에 정렬된 것을 특징으로 하는 비휘발성 기억 장치.
  18. 반도체 기판에 정의된 셀 영역 및 주변 회로 영역;
    상기 반도체 기판에 형성되어 상기 셀 영역 및 상기 주변 회로 영역에 복수개의 활성영역을 한정하는 소자분리막;
    상기 셀 영역의 활성영역들 상에 형성된 다층전하저장절연층;
    상기 다층전하저장절연층 상에 형성되어 상기 셀 영역의 활성영역들 상부를 가로지르되, 금속막과 도전막이 적층된 복수개의 셀 게이트 라인;
    상기 셀 게이트 라인의 일 측벽에 인접하여 상기 셀 게이트 라인과 평행하게 상기 반도체 기판 내에 형성된 공통 소오스 라인;
    상기 셀 게이트 라인의 타 측벽에 인접하여 상기 소자분리막으로 한정된 활성영역들에 각각 형성된 드레인 영역;
    상기 주변 회로 영역의 활성영역 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 반도체막이 적층된 주변 회로 게이트 전극; 및
    상기 셀 게이트 라인 및 상기 주변회로 게이트 전극의 측벽에 형성된 측벽 스페이서를 포함하되, 상기 주변회로 게이트 전극의 최하층 반도체막과 상기 도전막은 다른 물질인 것을 특징으로 하는 비휘발성 기억 장치.
  19. 청구항 18에 있어서,
    상기 다층전하저장층은 상기 공통 소오스 라인 및 상기 드레인 영역까지 신장된 것을 특징으로 하는 비휘발성 기억 장치.
  20. 청구항 18에 있어서,
    상기 다층전하저장층은 상기 셀 게이트 라인 및 상기 측벽 스페이서 하부에 정렬된 것을 특징으로 하는 비휘발성 기억 장치.
  21. 청구항 18에 있어서,
    상기 다층전하저장층은 일 방향으로 상기 공통 소오스 라인 측의 셀 게이트 라인의 측벽에 정렬된 측벽을 가지고, 타 방향으로 상기 드레인 영역까지 신장된 것을 특징으로 하는 비휘발성 기억 장치.
  22. 청구항 20 또는 청구항 21에 있어서,
    상기 공통 소오스 라인은 양측의 셀 게이트 라인들 사이에 위치하고,
    상기 공통 소오스 라인의 양측에서 대향하는 셀 게이트 라인들의 측벽들에 형성된 측벽 스페이서는 서로 연결되어 상기 공통 소오스 라인을 덮는 것을 특징으 로 하는 비휘발성 기억 장치.
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