CN103050380B

CN103050380B - 半导体器件的形成方法

Info

Publication number: CN103050380B
Application number: CN201210559698.1A
Authority: CN
Inventors: 王哲献
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2012-12-20
Filing date: 2012-12-20
Publication date: 2016-09-07
Anticipated expiration: 2032-12-20
Also published as: CN103050380A

Abstract

一种半导体器件的形成方法，包括：提供具有存储区、逻辑区和电容区的半导体衬底，存储区的半导体衬底表面具有闪存栅极结构；分别在闪存栅极结构表面和电容区表面形成第一介质层、以及第一介质层表面的第一多晶硅层；分别在电容区的第一多晶硅层表面、以及逻辑区的半导体衬底表面形成第二介质层、以及第二介质层表面的第二多晶硅层；在电容区的第一多晶硅层和第二多晶硅层表面分别形成导电插塞。所述半导体器件的形成方法形成工艺简化，工艺成本降低，生产效率提高。

Description

半导体器件的形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。

背景技术

多晶硅-绝缘体-多晶硅(PIP，Poly-Insulator-Poly)电容器和多晶硅-多晶硅-衬底(PPS，Poly-Poly-Substrate）电容器在逻辑电路或闪存存储器电路中，被广泛应用于防止噪音和模拟器件的频率解调。

请参考图1，是现有的PIP电容的结构示意图，包括：半导体衬底10，所述半导体衬底10内形成有浅沟槽隔离结构11，且所述浅沟槽隔离结构11表面与半导体衬底10表面齐平；位于所述浅沟槽隔离结构11表面的第一多晶硅层13，且所述第一多晶硅层13掺杂有N型离子；位于所述第一多晶硅层13表面的第一介质层14；位于所述第一介质层14表面的第二多晶硅层15；需要说明的是，所述第一多晶硅层13和第二多晶硅层15分别与导电插塞（未示出）相连接。

请参考图2，是现有的PPS电容的结构示意图，包括：半导体衬底20，所述半导体衬底20内形成有掺杂阱29，以及位于所述掺杂阱29两侧的浅沟槽隔离结构21；位于所述掺杂阱29表面的隧穿介质层22；位于所述隧穿介质层22表面的第一多晶硅层23，且所述第一多晶硅层23掺杂有N型离子；位于所述第一多晶硅层23表面的第一介质层24；位于所述第一介质层24表面的第二多晶硅层25；需要说明的是，所述第一多晶硅层23、第二多晶硅层25以及半导体衬底20分别与导电插塞（未示出）相连接。

然而，现有工艺在闪存存储器电路中形成的PIP电容或PPS电容时，会使工艺步骤增加，从而提高工艺成本。

更多的电容器的形成方法请参公开号为US 2010/0163947A1考美国专利文件。

发明内容

本发明解决的问题是提供一种半导体器件的形成方法，简化在闪存存储器电路中的电容形成工艺，节省工艺时间，节约生产成本。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底具有存储区、逻辑区和电容区，所述存储区的半导体衬底表面具有闪存栅极结构；在存储区、逻辑区和电容区形成覆盖半导体衬底和闪存栅极结构表面的第一介质薄膜、以及所述第一介质薄膜表面的第一多晶硅薄膜；刻蚀部分第一多晶硅薄膜和第一介质薄膜，在所述闪存栅极结构表面和电容区表面形成第一介质层、以及所述第一介质层表面的第一多晶硅层；在形成第一多晶硅层之后，在存储区、逻辑区和电容区形成覆盖所述半导体衬底、闪存栅极结构和第一多晶硅层表面的第二介质薄膜、以及第二介质薄膜表面的第二多晶硅表面；刻蚀部分第二多晶硅薄膜和第二介质薄膜，在电容区的第一多晶硅层表面、以及逻辑区的半导体衬底表面形成第二介质层、以及第二介质层表面的第二多晶硅层；在电容区的第一多晶硅层和第二多晶硅层表面分别形成导电插塞。

可选地，所述电容区的半导体衬底内具有浅沟槽隔离结构，所述浅沟槽隔离结构的表面与半导体衬底表面齐平。

可选地，所述电容区的第一多晶硅层和第二多晶硅层形成于所述浅沟槽隔离结构表面。

可选地，所述电容区的第一多晶硅层和第二多晶硅层形成于相邻浅沟槽隔离结构所隔离的半导体衬底表面。

可选地，所述相邻浅沟槽隔离结构所隔离的半导体衬底经过阱区掺杂。

可选地，所述闪存栅极结构包括：第一绝缘层、第一绝缘层表面的浮栅层、浮栅层表面的第二绝缘层、以及第二绝缘层表面的控制栅层。

可选地，形成于所述闪存栅极结构表面的第一多晶硅层用于作为字线层。

可选地，电容区的第二多晶硅层和第二介质层覆盖部分第一多晶硅层的表面，以及所述第一多晶硅层和第一介质层一侧的侧壁。

可选地，所述第一介质层和第二介质层的材料为氧化硅和氮化硅中的一种或两种组合。

可选地，所述导电插塞的材料为铜、钨或铝。

可选地，在形成第一多晶硅层之后，形成第二介质薄膜之前，对逻辑区的半导体衬底进行阱区掺杂。

与现有技术相比，本发明的技术方案具有以下优点：

存储区的半导体衬底表面形成有闪存栅极结构，在所述闪存栅极结构表面和电容区的分别形成第一介质层、和所述第一介质层表面的第一多晶硅层，其中，所述闪存栅极结构表面的第一多晶硅层作为字线层；之后，在逻辑区的半导体衬底表面、以及电容区的第一多晶硅层表面分别形成第二介质层、以及所述第二介质层表面的第二多晶硅层，其中，所述逻辑区的第二介质层和第二多晶硅层作为晶体管的栅极结构；因此，电容区所形成的电容利用已有的晶体管以及闪存单元器件的工艺步骤形成，无需额外增加沉积或刻蚀等工艺步骤，从而能够节省工艺成本，节约工艺时间，提高生产效率。

进一步的，当电容区的半导体衬底内具有浅沟槽隔离结构，且所述电容区的第一多晶硅层和第二多晶硅层形成于所述浅沟槽隔离结构表面，则所形成的电容器为PIP电容；此外，当电容区的电容区的第一多晶硅层和第二多晶硅层形成于半导体衬底表面，则所形成的电容器为PPS电容。

附图说明

图1是现有的PIP电容的剖面结构示意图；

图2是现有的PPS电容的剖面结构示意图；

图3和图4是现有技术形成电容器和逻辑晶体管的过程的剖面结构示意图；

图5至图10是本发明的第一实施例所述的半导体器件的形成过程中的剖面结构示意图；

图11至图12是本发明的第二实施例所述的半导体器件的形成过程中的剖面结构示意图。

具体实施方式

如背景技术所述，现有工艺在闪存存储器电路中形成的PIP电容或PPS电容时，会使工艺步骤增加，从而提高工艺成本。

现有的闪存存储器电路中包括闪存单元器件、逻辑器件和电容器，其中，所述电容器在形成逻辑器件的同时被形成，以此简化工艺步骤；具体地，请参考图3和图4，为现有技术形成电容器和逻辑晶体管的过程的剖面结构示意图。

请参考图3，提供半导体衬底100，所述半导体衬底100具有电容区101和逻辑区102，在所述半导体衬底100表面形成介质薄膜103和所述介质薄膜103表面的多晶硅薄膜104。

请参考图4，刻蚀部分所述介质薄膜103和多晶硅薄膜104，分别在所述电容区101和逻辑区102的半导体衬底100表面形成电容结构110和栅极结构120，所述电容结构110包括：介质层103a和多晶硅层104a，所述栅极结构120包括：介质层103b和多晶硅层104b。

然而，经过本发明的发明人研究发现，如图4所示的电容区101所形成的电容结构110仅为MOS电容器，而所述MOS电容器相较于PIP电容或PPS电容，其单位面积的电容值较低，且工作电压较低，不利于闪存存储器电路性能的提高。因此，若需要在闪存存储器电路中集成PIP电容或PPS电容，需要在图4的基础上，额外在所述电容结构110的表面继续形成第二介质层、以及所述第二介质层表面的第二多晶硅层；从而增加了工艺步骤，提高了工艺成本。

经过本发明的发明人进一步研究，在存储区的半导体衬底表面形成闪存栅极结构之后，且所述闪存栅极结构包括浮栅和控制栅，在所述闪存栅极结构表面和电容区分别形成第一介质层、和所述第一介质层表面的第一多晶硅层，其中，所述闪存栅极结构表面的第一多晶硅层作为字线层；之后，在逻辑区的半导体衬底表面、以及电容区的第一多晶硅层表面分别形成第二介质层、以及所述第二介质层表面的第二多晶硅层，其中，所述逻辑区的第二介质层和第二多晶硅层作为晶体管的栅极结构；从而，电容区的表面形成PIP电容或PPS电容，而且所形成的PIP电容或PPS电容在晶体管以及闪存存储器的工艺步骤中形成，无需额外增加沉积和刻蚀工艺，能够节省工艺成本，节约工艺时间，提高产出效率。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

第一实施例

图5至图10是本发明的第一实施例所述的半导体器件的形成过程中的剖面结构示意图。

请参考图5，提供半导体衬底200，所述半导体衬底200具有存储区I、逻辑区III和电容区II，所述存储区I的半导体衬底200表面具有闪存栅极结构201。

所述半导体衬底200用于为后续工艺提供工作平台；所述半导体衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI）衬底、绝缘体上锗（GOI）衬底、玻璃衬底或III-V族化合物衬底（例如氮化硅或砷化镓等）。

在本实施例中，所述电容区II的半导体衬底200内具有浅沟槽隔离结构202，所述浅沟槽隔离结构202的表面与半导体衬底200表面齐平；所述浅沟槽隔离结构202的材料为氧化硅，所述浅沟槽隔离结构的形成工艺为本领域技术人员所熟知，在此不再赘述；而后续在所述电容区II形成的第一多晶硅层和第二多晶硅层位于所述浅沟槽隔离结构202表面，从而本实施例所形成的电容器为PIP电容。

所述闪存栅极结构201包括：第一绝缘层210、第一绝缘层210表面的浮栅层211、浮栅层211表面的第二绝缘层212、以及第二绝缘层212表面的控制栅层213；因此，后续形成于所述闪存栅极结构201表面的第一多晶硅层用于作为闪存器件的字线层；进而，由于闪存栅极结构201表面的第一多晶硅层与电容区II表面的第一多晶硅层同时形成，而电容区II表面的第二多晶硅层与后续形成的晶体管栅极结构中的栅电极层同时形成，因此形成本实施例的PIP电容无需额外形成多晶硅层的工艺步骤，能够节约成本且节省工艺时间。

所述浮栅层211和控制栅层213的材料为多晶硅，所述第一绝缘层210的材料为氧化硅，所述第二绝缘层212的材料为氧化硅、或氧化硅-氮化硅-氧化硅（ONO，Oxide-Nitride-Oxide）层；所述闪存栅极结构201的形成工艺为沉积工艺、以及沉积工艺之后的刻蚀工艺形成，所述沉积工艺较佳的是化学气相沉积工艺，所述刻蚀工艺较佳的是各向异性的干法刻蚀工艺。

请参考图6，在存储区I、逻辑区III和电容区II形成覆盖半导体衬底200和闪存栅极结构201表面的第一介质薄膜204、以及所述第一介质薄膜204表面的第一多晶硅薄膜203。

所述第一介质薄膜204的材料为氧化硅和氮化硅中的一种或两种组合，形成工艺为热氧化工艺或沉积工艺；所述第一介质薄膜204用于隔离第一多晶硅表面与半导体衬底200或闪存栅极结构201。

位于电容区II的所述第一多晶硅薄膜203在后续用于形成电容器的下电极，而位于所述闪存栅极结构201表面的第一多晶硅薄膜203在后续用于形成字线层，能够简化工艺步骤，节约成本。

所述第一多晶硅薄膜203的厚度为1000~2000埃；较佳的，所述第一多晶硅薄膜203的材料为掺杂多晶硅，且所掺杂的离子为N型离子时，所形成的电容器更稳定，性能更优越；或者，所述第一多晶硅薄膜203还能够通过沉积工艺形成非掺杂多晶硅，并通过离子注入工艺注入N型离子；在本实施例中，所述第一多晶硅薄膜203的形成工艺为低压化学气相沉积工艺（LPCVD），所掺杂的离子为磷，并通过原位掺杂工艺进行掺杂，则所述低压化学气相沉积工艺的反应气体为硅烷和磷烷。

请参考图7，刻蚀部分第一多晶硅薄膜203（如图6所示）和第一介质薄膜204（如图6所示），在所述闪存栅极结构201表面和电容区II表面形成第一介质层、以及所述第一介质层表面的第一多晶硅层。

所述刻蚀第一多晶硅薄膜203和第一介质薄膜204的工艺为各向异性的干法刻蚀，包括：在所述第一多晶硅薄膜203表面形成掩膜层，所述掩膜层覆盖闪存栅极结构201表面需要形成字线层的位置，以及电容区II需要形成电容器下电极的位置，所述掩膜层的材料为光刻胶或氮化硅；以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第一多晶硅薄膜203和第一介质薄膜204，在所述闪存栅极结构201的表面形成第一介质层204b和第一多晶硅层203b，在电容区II的浅沟槽隔离结构202表面形成第一介质层204a和第一多晶硅层203a。

其中，形成于所述闪存栅极结构201表面的第一多晶硅层203b用于作为闪存单元器件的字线层，形成于浅沟槽隔离结构202表面的第一多晶硅层203a用于作为所需形成的PIP电容的下电极；由于所述PIP电容的下电极与闪存单元器件的字线层同时形成，而后续形成于所述下电极表面的PIP电容的上电极在形成逻辑晶体管的栅电极层时同时形成，因此本实施例的半导体器件的形成过程中，无需增加额外的多晶硅层的形成步骤即可形成PIP电容，能够简化工艺，减少成本，提高产出。

需要说明的是，在形成第一多晶硅层之后，对逻辑区III的半导体衬底进行阱区掺杂，以便后续在所述逻辑区III的半导体衬底200表面形成晶体管的栅极结构。

请参考图8，在形成第一多晶硅层之后，在存储区I、逻辑区III和电容区II形成覆盖所述半导体衬底200、闪存栅极结构201和第一多晶硅层表面的第二介质薄膜205、以及第二介质薄膜205表面的第二多晶硅表面206。

所述第二介质薄膜205和第二多晶硅薄膜206的材料以及形成工艺与第一介质薄膜204（如图6所示）和第一多晶硅表面203（如图6所示）相同，在此不作赘述。

所述第二多晶硅薄膜206和第二介质薄膜205在后续刻蚀工艺之后，在逻辑区III的半导体衬底表面形成晶体管的栅极结构，同时在电容区II的第一多晶硅层203a的表面形成电容器的上电极，因此，本实施例中的PIP电容在形成闪存单元器件和逻辑晶体管器件的过程中同时被形成，而无需额外的多晶硅层的形成工艺，能够简化工艺步骤，节约成本。

请参考图9，刻蚀部分第二多晶硅薄膜206和第二介质薄膜205，在电容区II的第一多晶硅层203a表面、以及逻辑区III的半导体衬底200表面形成第二介质层、以及第二介质层表面的第二多晶硅层。

在本实施例中，采用各项异性的干法刻蚀工艺在电容区II和逻辑区III形成第二介质层表面的第二多晶硅层。所述刻蚀第二多晶硅薄膜206和第二介质薄膜205的工艺与刻蚀第一多晶硅薄膜203（如图6所示）和第一介质薄膜204（如图6所示）相同，在此不作赘述。

本实施例中，刻蚀后形成于逻辑区III的半导体衬底200表面的第二介质层205b作为形成于逻辑区III的晶体管的栅介质层，形成于第二介质层205b表面的第二多晶硅层206b作为晶体管的栅电极层；形成于电容区II的第一多晶硅层203a表面的第二介质层205a用于隔离所形成的PIP电容的下电极和上电极，而形成于所述第二介质层205a表面的第二多晶硅层206a作为所形成的PIP电容的上电极。因此，本实施例所形成的PIP电容的上电极在形成逻辑区III晶体管的栅电极层的同时被形成，无需额外增加形成电容器多晶硅层的工艺步骤，从而简化了工艺，节省了时间，节约了成本。

其次，本实施例中，电容区II的第二多晶硅层206a和第二介质层205a覆盖部分第一多晶硅层203a的表面，以及所述第一多晶硅层203a和第一介质层204a一侧的侧壁，使后续形成与第一多晶硅层203a连接的导电插塞时，无需刻蚀位于所述第一多晶硅层203a表面的第二多晶硅层206a即能够直接在第一多晶硅层203a表面形成，简化工艺步骤，且使电容器的性能稳定。

需要说明的是，在逻辑区III形成第二介质层205b和第二多晶硅层206b之后，在所述第二介质层205b和第二多晶硅层206b两侧的半导体衬底200表面形成侧墙，并在所述第二多晶硅层206b和侧墙两侧的半导体衬底200内形成源区和漏区，从而形成晶体管；所述晶体管为PMOS管或NMOS管，也可以是由PMOS管和NMOS管构成的CMOS管。

请参考图10，在电容区的第一多晶硅层203a和第二多晶硅层206a表面分别形成导电插塞207。

所述导电插塞207的材料为铜、钨或铝，形成工艺为：形成覆盖存储区I、电容区II和逻辑区III的第一多晶硅层203a、第一多晶硅层203b、第二多晶硅层206a、第一多晶硅层203a和半导体衬底200表面的介质层（未示出），所述介质层具有暴露出部分第一多晶硅层203a和第一多晶硅层203a表面的开口；在所述开口内填充满金属，并采用化学机械抛光工艺去除高于所述介质层表面的金属，形成导电插塞207。

在一实施例中，在填充金属之前，在所述介质层表面以及开口的侧壁和底部表面形成阻挡层，所述阻挡层的材料为氮化钛或氮化钽，所述阻挡层用于在化学机械抛光工艺中作为抛光停止层。

本实施例所形成的电容器形成于浅沟槽隔离结构202表面，构成PIP电容。其中，所述PIP电容的第一多晶硅层203a与形成于闪存栅极结构201表面作为字线层的第一多晶硅层203b同时形成，而第二多晶硅层206a与形成于逻辑区III作为晶体管的栅电极层的第二多晶硅层206b同时形成，因此形成所述PIP电容无需增加额外形成多晶硅层的工艺步骤，从而简化了工艺，节省了时间，并降低了器件的生产成本。

第二实施例

请参考图11，提供半导体衬底300，所述半导体衬底300具有存储区I、逻辑区III和电容区II，所述存储区I的半导体衬底300表面具有闪存栅极结构301。

所述电容区II的半导体衬底300内具有浅沟槽隔离结构302，所述浅沟槽隔离结构302的表面与半导体衬底300表面齐平；本实施例中，后续形成于所述电容区II的第一多晶硅层和第二多晶硅层位于相邻浅沟槽隔离结构302所隔离的半导体衬底300表面；所述相邻浅沟槽隔离结构302所隔离的半导体衬底300经过阱区掺杂；因此，本实施例所形成的电容器为PPS电容器。

所述闪存栅极结构301与第一实施例所述的闪存栅极结构201（如图5所示）相同，在此不作赘述。

请参考图12，在所述闪存栅极结构301表面和电容区II表面形成第一介质层、以及所述第一介质层表面的第一多晶硅层；在电容区II的第一多晶硅层表面、以及逻辑区III的半导体衬底300表面形成第二介质层、以及第二介质层表面的第二多晶硅层；在电容区II的第一多晶硅层和第二多晶硅层表面、以及半导体衬底300表面分别形成导电插塞307。

形成于存储区I的第一多晶硅层303b和第一介质层304b，电容区II的第一多晶硅层303a、第一介质层304a、第二多晶硅层306a和第二介质层305a，以及逻辑区的第二多晶硅层306b和第二介质层305b与第一实施例所述，在此不作赘述。

需要说明的是，所述第一多晶硅层303a和第二多晶硅层306a能够掺杂离子，所掺杂的离子为P型离子或N型离子，且所掺杂的离子的导电类型与掺杂阱的导电类型相同。

本实施例所形成的电容器形成于相邻浅沟槽隔离结构302所隔离的半导体衬底300表面，构成PPS电容。其中，所述PPS电容的第一多晶硅层303a与形成于闪存栅极结构301表面作为字线层的第一多晶硅层303b同时形成，而第二多晶硅层306a与形成于逻辑区III作为晶体管的栅电极层的第二多晶硅层306b同时形成，因此形成所述PIP电容无需增加额外形成多晶硅层的工艺步骤，从而简化了工艺，节省了时间，并降低了器件的生产成本。

综上所述，存储区的半导体衬底表面形成有闪存栅极结构，在所述闪存栅极结构表面和电容区的分别形成第一介质层、和所述第一介质层表面的第一多晶硅层，其中，所述闪存栅极结构表面的第一多晶硅层作为字线层；之后，在逻辑区的半导体衬底表面、以及电容区的第一多晶硅层表面分别形成第二介质层、以及所述第二介质层表面的第二多晶硅层，其中，所述逻辑区的第二介质层和第二多晶硅层作为晶体管的栅极结构；因此，电容区所形成的电容利用已有的晶体管以及闪存单元器件的工艺步骤形成，无需额外增加沉积或刻蚀等工艺步骤，从而能够节省工艺成本，节约工艺时间，提高生产效率。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种半导体器件的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底具有存储区、逻辑区和电容区，所述存储区的半导体衬底表面具有闪存栅极结构；

在存储区、逻辑区和电容区形成覆盖半导体衬底和闪存栅极结构表面的第一介质薄膜、以及所述第一介质薄膜表面的第一多晶硅薄膜；

刻蚀部分第一多晶硅薄膜和第一介质薄膜，在所述闪存栅极结构表面和电容区表面形成第一介质层、以及所述第一介质层表面的第一多晶硅层；

在形成第一多晶硅层之后，在存储区、逻辑区和电容区形成覆盖所述半导体衬底、闪存栅极结构和第一多晶硅层表面的第二介质薄膜、以及第二介质薄膜表面的第二多晶硅薄膜；

刻蚀部分第二多晶硅薄膜和第二介质薄膜，在电容区的第一多晶硅层表面、以及逻辑区的半导体衬底表面形成第二介质层、以及第二介质层表面的第二多晶硅层；

在电容区的第一多晶硅层和第二多晶硅层表面分别形成导电插塞。

2.如权利要求1所述半导体器件的形成方法，其特征在于，所述电容区的半导体衬底内具有浅沟槽隔离结构，所述浅沟槽隔离结构的表面与半导体衬底表面齐平。

3.如权利要求2所述半导体器件的形成方法，其特征在于，所述电容区的第一多晶硅层和第二多晶硅层形成于所述浅沟槽隔离结构表面。

4.如权利要求2所述半导体器件的形成方法，其特征在于，所述电容区的第一多晶硅层和第二多晶硅层形成于相邻浅沟槽隔离结构所隔离的半导体衬底表面。

5.如权利要求4所述半导体器件的形成方法，其特征在于，所述相邻浅沟槽隔离结构所隔离的半导体衬底经过阱区掺杂。

6.如权利要求1所述半导体器件的形成方法，其特征在于，所述闪存栅极结构包括：第一绝缘层、第一绝缘层表面的浮栅层、浮栅层表面的第二绝缘层、以及第二绝缘层表面的控制栅层。

7.如权利要求6所述半导体器件的形成方法，其特征在于，形成于所述闪存栅极结构表面的第一多晶硅层用于作为字线层。

8.如权利要求1所述半导体器件的形成方法，其特征在于，电容区的第二多晶硅层和第二介质层覆盖部分第一多晶硅层的表面，以及所述第一多晶硅层和第一介质层一侧的侧壁。

9.如权利要求1所述半导体器件的形成方法，其特征在于，所述第一介质层和第二介质层的材料为氧化硅和氮化硅中的一种或两种组合。

10.如权利要求1所述半导体器件的形成方法，其特征在于，所述导电插塞的材料为铜、钨或铝。

11.如权利要求1所述半导体器件的形成方法，其特征在于，在形成第一多晶硅层之后，形成第二介质薄膜之前，对逻辑区的半导体衬底进行阱区掺杂。