CN111403392B - 一种堆叠电容、闪存器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种堆叠电容、闪存器件及其制造方法。本发明所提供的闪存器件中的堆叠电容具有存储晶体管的结构，至少包括衬底以及沿衬底高度方向由低到高依次堆叠在衬底上的隧穿氧化层、浮栅极层、层间介质层和控制栅极层，其中，形成堆叠电容的层间介质层包括沿衬底高度方向由低到高依次堆叠的第一氧化层和氮化物层；堆叠电容还包括引出控制栅极层的第一接触和引出浮栅极层的第二接触，以使浮栅极层和控制栅极层在外加电压下构成堆叠电容的一对极板。本发明还提供了上述结构的制造方法。本发明所提供的堆叠电容的单元面积电容值被有效提高，在保证性能稳定性的情况下缩减了器件尺寸。本发明所提供的制造方法与现有工艺兼容，不增加制造成本。

Description

一种堆叠电容、闪存器件及其制造方法
技术领域
本发明涉及半导体领域，尤其涉及基于浮栅极的闪存器件结构及其制造工艺。
背景技术
闪存由于其具有高密度、低价格和电可编程/擦除的优点已被广泛作为非易失性记忆体应用的最优选择。闪存中需要用到一些电容结构，现有技术中的电容结构包括二极管、MOS电容等。这些电容使用器件中的不同组成部分构成，例如，对于闪存中的1.8V/5V器件区域，会使用1.8V或是5.0V器件的势阱与源漏区进行组合来形成电容。
与此同时，自从早年德州仪器的Jack Kilby博士发明了集成电路之时起，科学家们和工程师们已经在半导体器件和工艺方面作出了众多发明和改进。近50年来，半导体尺寸已经有了明显的降低，这转化成不断增长的处理速度和不断降低的功耗。迄今为止，半导体的发展大致遵循着摩尔定律，摩尔定律大致是说密集集成电路中晶体管的数量约每两年翻倍。现在，半导体工艺正在朝着20nm以下发展，其中一些公司正在着手14nm工艺。这里仅提供一个参考，一个硅原子约为0.2nm，这意味着通过20nm工艺制造出的两个独立组件之间的距离仅仅约为一百个硅原子。
正是由于对小尺寸芯片的需求，半导体器件的制造流程需要将各个电路元件进行面积的缩减。半导体器件制造因此变得越来越具有挑战性，并且朝着物理上可能的极限推进。
对于闪存结构而言，其逻辑区域是器件的核心区域之一，在不同技术节点下，逻辑区域占据整个晶圆面积的占比随器件闪存单元(cell)技术节点的缩减而增减。请参考图1，图1示出了Nor Flash在不同节点下其逻辑区域所占比例的对比图。从图1中可以看出，虽然Nor Flash的逻辑区域的所占比例随着产品容量的增加而降低，但对于相同容量的不同技术节点而言(图中示出了55nm、55nm和65nm三代节点)，Nor Flash的逻辑区域的所占比例随着技术节点的缩减而增减。这对于实现整体芯片面积的缩减是个限制性因素，因此，亟需要对于如何缩减逻辑区域进行研究。为了缩减逻辑区域，降低逻辑区域的占比，从而达到节省晶圆面积的作用，考虑有效提高电容结构的单元面积电容值的做法不失可行性。
因此，亟需要一种堆叠电容结构、闪存器件及其制造方法，能够有效提高电容结构的单元面积电容值，从而能够起到降低电容结构的所占面积，达到节省晶圆面积的作用。同时，还需要一并保证电容结构电容值的稳定性，以避免对电路的性能造成负面影响。
发明内容
以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。
为了解决现有技术中存在的上述问题，本发明提供了一种堆叠电容，上述堆叠电容具有闪存器件中存储晶体管的结构，至少包括衬底以及沿上述衬底高度方向由低到高依次堆叠在上述衬底上的隧穿氧化层、浮栅极层、层间介质层和控制栅极层，其中，
形成上述堆叠电容的层间介质层包括沿上述衬底高度方向由低到高依次堆叠的第一氧化层和氮化物层；
上述堆叠电容还包括引出上述控制栅极层的第一接触和引出上述浮栅极层的第二接触，以使上述浮栅极层和上述控制栅极层在外加电压下构成上述堆叠电容的一对极板。
在上述堆叠电容的一实施例中，可选的，上述堆叠电容还包括分别引出上述存储晶体管的结构中的源漏离子区域的第三接触，上述源漏离子区域位于上述衬底上部；以及
上述第三接触并联于上述第一接触，以使上述浮栅极层和上述衬底在外加电压下构成上述堆叠电容的另一对极板。
在上述堆叠电容的一实施例中，可选的，形成上述堆叠电容的层间介质层的等效电学厚度略大于上述隧穿氧化层的等效电学厚度。
本发明还提供了一种闪存器件，上述闪存器件至少包括存储管区域和堆叠电容区域，上述存储管区域中的存储晶体管至少包括衬底以及沿上述衬底高度方向由低到高依次堆叠在上述衬底上的隧穿氧化层、浮栅极层、层间介质层和控制栅极层，上述堆叠电容区域中的堆叠电容具有上述存储晶体管的结构，其中，
形成上述堆叠电容的层间介质层包括沿上述衬底高度方向由低到高依次堆叠的第一氧化层和氮化物层；
上述堆叠电容还包括引出上述控制栅极层的第一接触和引出上述浮栅极层的第二接触，以使上述浮栅极层和上述控制栅极层在外加电压下构成上述堆叠电容的一对极板。
在上述闪存结构的一实施例中，可选的，上述堆叠电容还包括分别引出上述存储晶体管的结构中的源漏离子区域的第三接触，上述源漏离子区域位于上述衬底上部；以及
上述第三接触并联于上述第一接触，以使上述浮栅极层和上述衬底在外加电压下构成上述堆叠电容的另一对极板。
在上述闪存结构的一实施例中，可选的，形成上述堆叠电容的层间介质层的等效电学厚度略大于上述隧穿氧化层的等效电学厚度。
在上述闪存结构的一实施例中，可选的，形成上述存储晶体管的层间介质层包括沿上述衬底高度方向由低到高依次堆叠的第一氧化层、氮化物层和第二氧化层。
在上述闪存结构的一实施例中，可选的，上述闪存器件还包括低压器件区域，上述低压器件区域中的低压器件至少包括衬底、衬底上方的控制栅极以及衬底与控制栅极之间的层间介质层；以及
形成上述低压器件的层间介质层至少包括厚度小于上述第二氧化层的低压薄氧层。
本发明还提供了一种闪存器件的制造方法，上述闪存器件至少包括存储管区域和堆叠电容区域，上述制造方法包括：
同步地在上述存储管区域和上述堆叠电容区域的衬底上依次形成隧穿氧化层、浮栅极层以及包含第一氧化层、氮化物层和第二氧化层的层间介质层；
去除上述堆叠电容区域中层间介质层顶部的第二氧化层；
同步地在在上述存储管区域和上述堆叠电容区域的层间介质层上形成控制栅极层和引出上述控制栅极层的第一接触；以及
在上述堆叠电容区域形成引出浮栅极层的第二接触，以使上述堆叠电容区域的浮栅极层和控制栅极层在外加电压下构成堆叠电容的一对极板。
在上述制造方法的一实施例中，可选的，上述制造方法还包括：
同步地在上述存储管区域和上述堆叠电容区域的衬底上部形成源漏离子区域；
在上述堆叠电容区域形成引出源漏离子区域的第三接触；以及
将上述第三接触与上述堆叠电容区域的第一接触并联，以使上述堆叠电容区域的浮栅极层和衬底在外加电压下构成上述堆叠电容的另一对极板。
在上述制造方法的一实施例中，可选的，去除上述堆叠电容区域中层间介质层顶部的第二氧化层进一步包括：
以上述堆叠电容区域中层间介质层的氮化物层为蚀刻停止层去除上述第二氧化层，以控制上述堆叠电容区域的层间介质层的等效电学厚度略大于上述隧穿氧化层的等效电学厚度。
在上述制造方法的一实施例中，可选的，上述闪存器件还包括低压器件区域，上述低压器件区域中的低压器件至少包括衬底、衬底上方的控制栅极以及衬底与控制栅极之间的层间介质层；其中
上述制造方法还包括：
在上述低压器件区域的衬底上方形成至少包含高压厚氧层的层间介质层；
去除上述堆叠电容区域中层间介质层顶部的第二氧化层还包括：
同步地去除上述低压器件区域中层间介质层顶部的高压厚氧层。
在上述制造方法的一实施例中，可选的，上述制造方法还包括：
在去除了上述低压器件区域的第二氧化层后，在上述低压器件区域的衬底上方形成厚度小于上述第二氧化层的低压薄氧层。
根据本发明所提供的堆叠电容、闪存器件及其制造方法，在堆叠电容区域利用现有工艺中原有的厚氧化硅去除步骤，将浮栅极层和控制栅极层中间的层间介质层氧化硅-氮化硅-氧化硅(ONO)的最上层的氧化硅去除(利用氮化硅作为停止层)。通过降低层间介质层的厚度，能够提高堆叠电容的电容值，可以在保证堆叠电容稳定性的情况下，有效提高单位面积的电容值，从而可以降低逻辑区所占的面积，有利于实现存储单元尺寸的继续缩减，保证小尺寸存储单元的优势和竞争力。本发明所提供的制造方法并未增加任何光罩，因此不会造成制造成本的上升。并且，本发明所提供的制造方法在工艺流程上能够与现有的工艺流程兼容，具有普适性。
附图说明
在结合以下附图阅读本公开的实施例的详细描述之后，能够更好地理解本发明的上述特征和优点。在附图中，各组件不一定是按比例绘制，并且具有类似的相关特性或特征的组件可能具有相同或相近的附图标记。
图1示出了Nor Flash在不同节点下其逻辑区域所占比例的对比图。
图2示出了本发明所提供的闪存器件中存储晶体管区域的俯视示意图。
图3A示出了图2中的A-A’方向的存储晶体管/堆叠电容的具体结构。
图3B示出了图2中的B-B’方向的存储晶体管/堆叠电容的具体结构。
图4示出了本发明所提供的闪存器件部分区域的俯视示意图。
图5示出了本发明所提供的堆叠电容的结构与接线示意图。
图6示出了本发明所提供的堆叠电容的等效电路图。
图7A示出了图2中的A-A’方向的堆叠电容优选实施例的具体结构。
图7B示出了图2中的B-B’方向的堆叠电容优选实施例的具体结构。
图8A进一步标识了图3B中层间介质层不同区域的等效电容。
图8B进一步标识了图7B中层间介质层不同区域的等效电容。
图9A示出了现有技术中闪存器件的部分工艺流程的示意图。
图9B示出了本发明所提供的闪存器件的部分工艺流程的示意图。
图10A示出了步骤904中闪存器件中间结构的俯视示意图。
图10B示出了步骤904’中闪存器件中间结构的俯视示意图。
100 衬底
110 有源区/P型阱
111 源漏离子区
120 浅沟槽隔离
210 隧穿氧化层
220 浮栅极层
230 层间介质层
231 第一氧化层
232 氮化物层
233 第二氧化层
240 控制栅极层
250 侧墙
400 闪存器件
410 存储晶体管区域
420 堆叠电容区域
430 高压器件区域
440 低压器件区域
510 第一接触
520 第二接触
530 第三接触
730 层间介质层
具体实施方式
以下结合附图和具体实施例对本发明作详细描述。注意，以下结合附图和具体实施例描述的诸方面仅是示例性的，而不应被理解为对本发明的保护范围进行任何限制。
本发明涉及基于浮栅极的闪存器件结构及其制造工艺。更具体的，本发明的实施例还提供一种闪存器件中的堆叠电容结构。本发明所提供的堆叠电容、闪存结构及其制造方法，能够提高堆叠电容的电容值，可以在保证堆叠电容稳定性的情况下，有效提高单位面积的电容值，从而可以降低逻辑区所占的面积，有利于实现存储单元尺寸的继续缩减，保证小尺寸存储单元的优势和竞争力。本发明所提供的制造方法并未增加任何光罩，因此不会造成制造成本的上升。并且，本发明所提供的制造方法在工艺流程上能够与现有的工艺流程兼容，具有普适性。
给出以下描述以使得本领域技术人员能够实施和使用本发明并将其结合到具体应用背景中。各种变型、以及在不同应用中的各种使用对于本领域技术人员将是容易显见的，并且本文定义的一般性原理可适用于较宽范围的实施例。由此，本发明并不限于本文中给出的实施例，而是应被授予与本文中公开的原理和新颖性特征相一致的最广义的范围。
在以下详细描述中，阐述了许多特定细节以提供对本发明的更透彻理解。然而，对于本领域技术人员显而易见的是，本发明的实践可不必局限于这些具体细节。换言之，公知的结构和器件以框图形式示出而没有详细显示，以避免模糊本发明。
请读者注意与本说明书同时提交的且对公众查阅本说明书开放的所有文件及文献，且所有这样的文件及文献的内容以参考方式并入本文。除非另有直接说明，否则本说明书(包含任何所附权利要求、摘要和附图)中所揭示的所有特征皆可由用于达到相同、等效或类似目的的可替代特征来替换。因此，除非另有明确说明，否则所公开的每一个特征仅是一组等效或类似特征的一个示例。
注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。
如本文使用的术语“在...上方(over)”、“在...下方(under)”、“在...之间(between)”和“在...上(on)”指的是这一层相对于其它层的相对位置。同样地，例如，被沉积或被放置于另一层的上方或下方的一层可以直接与另一层接触或者可以具有一个或多个中间层。此外，被沉积或被放置于层之间的一层可以直接与这些层接触或者可以具有一个或多个中间层。相比之下，在第二层“上”的第一层与该第二层接触。此外，提供了一层相对于其它层的相对位置(假设相对于起始基底进行沉积、修改和去除薄膜操作而不考虑基底的绝对定向)。
如上所述，为了降低逻辑区域的面积，本发明提供了一种堆叠电容结构以及包含其的闪存器件。图2示出了本发明所提供的闪存器件中核心部件存储晶体管的俯视示意图。如图2所示出的，存储晶体管包括形成在衬底中的有源区110和位于衬底上方的控制栅极240。从图2中可以看出，闪存器件中存储晶体管的有源区110沿图2中的竖直方向延伸，有源区110中还形成有存储晶体管的源漏离子注入区111，存储晶体管的控制栅极240沿图2中的水平方向延伸。请一并结合图3A和图3B来从图2中的A-A’方向和B-B’方向理解存储晶体管的具体结构。
如图3A所示，在A-A’方向上，存储晶体管包括衬底100，以及沿衬底100高度方向由低到高依次堆叠在衬底100上方的隧穿氧化层210、浮栅极层220、第一氧化层231、氮化物层232、第二氧化层233以及控制栅极层240。
第一氧化层231、氮化物层232和第二氧化层233构成浮栅极层220与控制栅极层240之间的层间介质层230(ONO)。在A-A’方向上，隧穿氧化层210、浮栅极层220、第一氧化层231、氮化物层232、第二氧化层233以及控制栅极层240两侧形成有侧墙250以保护上述各层。
从A-A’方向上来看，衬底100均为有源区110，在图3A所示出的实施例中，该有源区110为N沟道存储单元的P型势阱以及在衬底100上部的存储晶体管的N型源漏离子注入区域。可以理解的是，P型势阱可以通过对衬底100进行P型掺杂形成，P型掺杂可具有掺杂物，例如硼(B)或其他第三族(group III)元素。N型源漏离子注入区域可以通过在衬底100上部进行N型掺杂形成，N型掺杂可具有掺杂物，例如砷(As)、磷(P)、其他第五族(group V)元素或前述的组合。需要注意的是，上述N沟道存储单元仅为本发明所提供的闪存器件中存储晶体管的一种示意，本领域技术人员可以根据需要改变掺杂类型以设置P沟道存储单元，存储晶体管的类型不应不当地限制本发明的保护范围。
如图3B所示，在B-B’方向上，存储晶体管包括衬底100，以及沿衬底100高度方向由低到高依次堆叠在衬底100上方的隧穿氧化层210、浮栅极层220、第一氧化层231、氮化物层232、第二氧化层233以及控制栅极层240。第一氧化层231、氮化物层232和第二氧化层233构成浮栅极层220与控制栅极层240之间的层间介质层230(ONO)。在B-B’方向上，控制栅极层240与层间介质层230呈延伸状。
在B-B’方向上，衬底100包括有源区110和间隔开各个有源区110的浅沟槽隔离120，即STI(shallow trench isolation)，如上所述，在图3B所示出的实施例中，有源区110表征为N沟道存储单元的P型势阱。可以理解的是，P型势阱可以通过对衬底100进行P型掺杂形成，P型掺杂可具有掺杂物，例如硼(B)或其他第三族(group III)元素。需要注意的是，上述N沟道存储单元仅为本发明所提供的闪存器件中存储晶体管的一种示意，本领域技术人员可以根据需要改变掺杂类型以设置P沟道存储单元，存储晶体管的类型不应不当地限制本发明的保护范围。
浅沟槽隔离120不仅起到在衬底100中隔离各个有源区110，以定义出多个存储晶体管，浅沟槽隔离120还包括高于衬底100的部分(图3B中有高度H标识的部分)，该高于衬底100的浅沟槽隔离部分系用以作为侧墙250来定义形成浮栅极层220，也就是说，高于衬底100的浅沟槽隔离部分的上表面原本与浮栅极层220齐平。但在现有的存储晶体管结构中，需要对高于衬底100的浅沟槽隔离部分进行回刻，图3B中所示出的即是对高于衬底100的浅沟槽隔离部分进行回刻后的结构示意图。
正因为对高于衬底100的浅沟槽隔离部分进行了回刻，存储晶体管的控制栅极层240以及层间介质层230在B-B’方向的是呈台阶状地包围浮栅极层220，如图3B虚线框中圈出的部分所示。这也就意味着在浮栅极与控制栅极之间在B-B’方向上的接触长度增加了对浅沟槽隔离部分进行回刻的两倍高度。
根据图2、图3A和图3B已经清楚地描述了本发明所提供的闪存器件中的存储晶体管的具体结构。如上所描述的，在闪存器件中需要使用到一些电容结构，现有技术中就会利用闪存器件的不同组成部分重新组合来构成电容，以简便制造流程和节省制造成本。因此，可以理解的是，在本发明所提供的闪存器件中，利用上述的存储晶体管结构来等效地形成电容结构，请结合图4、图5和图6来理解。
图4示出了本发明所提供的闪存器件400部分区域的俯视示意图，如图4所示出的，本发明所提供的闪存器件至少包括存储晶体管区域410、堆叠电容区域420、低压器件区域440以及高压器件区域430。其中，堆叠电容区域420中的堆叠电容具有与存储晶体管相同的结构，也就是说存储晶体管结构在形成在存储晶体管区域410的同时一并形成在堆叠电容区域420，通过后续改变结构中各个层的接线关系来将堆叠电容区域420的“存储晶体管”用作堆叠电容。
图5示出了在本发明所提供的闪存器件中利用存储晶体管结构通过改变各个层的接线关系来实现堆叠电容效果的堆叠电容的结构与接线示意图。图5从图2的A-A’方向示意了堆叠电容结构与接线关系。如图5所示，堆叠电容结构包括引出控制栅极层240的第一接触510、引出浮栅极层220的第二接触520以及引出源漏离子区111的第三接触530。根据电学原理，可以知道，通过导通第一接触510和第二接触520，相当于以层间介质层230作为中间绝缘层，以控制栅极层240和浮栅极层220作为一对极板构成电容C1。通过导通第二接触520和第三接触530，相当于以隧穿氧化层210作为中间绝缘层，以浮栅极层220和衬底100作为一对极板构成电容C2。
为了提高单位面积的有效电容值，根据电学原理，可以将第一接触510与第三接触530并联，从而相当于将电容C1与电容C2并联，该堆叠电容结构的总电容值为C1+C2，如图6中所示出的。并且，可以理解的是，电容C1的电容值由层间介质层230的厚度决定，上述的厚度系指等效电学厚度EOT，Equivalent Oxide Thickness。同理，电容C2的电容值有隧穿氧化层210的EOT决定。
在本发明所提供的上述堆叠电容结构的实施例中，已经能够增加单位面积的有效电容值，从而为缩减器件尺寸提供了可能。在另一优选的实施例中，本发明所提供的堆叠电容结构能够在上述的实施例基础上更进一步的提升有效电容值，请参考图7A、图7B来理解本发明所提供的堆叠电容结构的优选实施例。
图7A、图7B分别从图2中的A-A’和B-B’示出了堆叠电容结构的优选实施例。可以从图7A和图7B中看出，相比于采用图3A、图3B中所示出的结构作为堆叠电容结构，图7A和图7B所示出的堆叠电容结构的层间介质层730仅包括(保留)沿衬底100高度方向由低到高依次堆叠的第一氧化层231和氮化物层232，并不包含图3A、图3B中所示出的第二氧化层233。
由于浮栅极层220与控制栅极层240之间的层间绝缘层的厚度下降，根据电学原理，可以知道电容C1的电容值被提高，从而能够提高并联后的电容值，提升整体的堆叠电容值，可以提高单位面积的有效电容值，从而可以降低逻辑区所占的面积，有利于实现存储单元尺寸的继续缩减，保证小尺寸存储单元的优势和竞争力。
请参考表一，表一系分别对图3A、3B和图7A、7B所示出的堆叠电容结构进行电学测试后的相关电学参数，表一中的数据能够验证本发明所提供的堆叠电容结构的优选实施例能够有效提升堆叠电容的电容值，能够实现上述的技术效果。
表一
如上所描述的，本发明所提供的堆叠电容结构中，由于对定义浮栅极层220的突出于衬底100的浅沟槽隔离部分进行回刻，层间介质层以及控制栅极层240呈台阶状地包围浮栅极层220，实际上，浮栅极层220的两侧被包围部分亦可以与控制栅极层240形成额外的电容，请参考图8A和图8B。虽然此部分电容能够一定程度上增加单位面积的有效电容，但由于浮栅极厚度的变化以及浅沟槽隔离区回刻高度的变化的不确定性，此部分电容的存在容易导致整个堆叠电容结构的电容值不稳定，从而对电路的性能有一定的负面影响。
本领域技术人员可以知道，对于图8A，堆叠电容中层间介质层230在晶圆可接受度测试(WAT，wafer acceptance test)中的等效电学厚度EOT可以通过下列公式计算：
EOT(WAT)＝ε0εr*A/(Ca1+Cono+Ca2)
而实际上，堆叠电容中层间介质层230的等效电学厚度EOT可以通过下列公式计算：
EOT(Real)＝ε0εr*(A+n*2a)/(n*Ca1+Cono+n*Ca2)
其中，ε0：为真空介电常数；εr：为氧化硅相对介电常数；A和a分别为电极面积；Ca1、Cono和Ca2分别为所测得的电容值；n表征样品结构指数，块状结构则n为1，指状结构则n为指的个数。
对于块状结构而言，EOT(WAT)<EOT(Real)；对于指状结构而言，EOT(WAT)<<EOT(Real)，也就是说，对于指状结构而言，Ca1和Ca2的存在对测试精度影响较大。
而对比图8B，图8B所示出的堆叠电容中层间介质层730在晶圆可接受度测试(WAT，wafer acceptance test)中的等效电学厚度EOT可以通过下列公式计算：
EOT(WAT)＝ε0εr*A/(Ca1’+Con+Ca2’)
而实际上，图8B所示出的堆叠电容中层间介质层730的等效电学厚度EOT可以通过下列公式计算：
EOT(Real)＝ε0εr*(A+n*2a)/(n*Ca1’+Con+n*Ca2’)
其中，Ca1’、Con和Ca2’分别为所测得的电容值。
由于Ca1’、Ca2’和Con较之Ca1、Ca2和Cono都有所增大，使得堆叠结构中层间介质层730的EOT下降。但是由于A远大于a，Ca1’、Ca2’的增大相较于Con的增大变化较小，因此，通过降低层间介质层730的厚度增加额外电容能够一定程度上消除Ca1’、Ca2’对整个堆叠电容结构电容值的影响，从而能够有效地提高测试精度。也就是说，通过本发明所提供的上述堆叠电容结构的优选实施例，还能够有效改善图3A、图3B示出结构中的不足。
根据本发明所提供的堆叠电容结构的优选实施例，通过降低层间介质层的厚度，能够进一步提高堆叠电容的电容值，可以在保证堆叠电容稳定性的情况下，有效提高单位面积的电容值，从而可以降低逻辑区所占的面积，有利于实现存储单元尺寸的继续缩减，保证小尺寸存储单元的优势和竞争力。
需要注意的是，虽然通过降低浮栅极层220与控制栅极层240之间的层间介质层的厚度能够有效地提高C1的电容值，但是，为了保证器件的可靠性，避免由于层间介质层厚度降低导致击穿，层间介质层需要被控制不能过于单薄。根据电学原理，需要控制改善后的层间介质层730(包含第一氧化层231和氮化物层232)的等效电学厚度仍然大于隧穿氧化层210的等效电学厚度，即控制改善后的层间介质层730的等效电学厚度略大于隧穿氧化层210的等效电学厚度，从而保证浮栅极层220施加的电压还是隧穿氧化层210是弱的一端，在提高单位面积有效电容值的同时能够避免影响器件的可靠性。
本发明还提供了一种包含上述堆叠电容结构优选实施例的闪存器件，以及闪存器件的制造方法，本发明所提供的闪存器件中的逻辑区所占面积在提高了堆叠电容的单位面积电容之后能够被有效缩减。同时，本发明所提供的制造方法并未增加任何光罩，因此不会造成制造成本的上升。并且，本发明所提供的制造方法在工艺流程上能够与现有的工艺流程兼容，具有普适性。
如上所描述的，图4示出了本发明所提供的闪存器件400部分区域的俯视示意图。对于低压器件区域440和高压器件区域430，两种器件均包括衬底，衬底上方的栅极以及衬底与栅极之间的栅氧层(Gate Oxide)。可以理解的是，低压器件与高压器件具有不同厚度的栅氧层，其中高压器件的栅氧层较厚，低压器件的栅氧层较薄。而在现有的闪存器件的制造流程上，为了降低低压区域离子注入对较薄的栅氧层所照成的负面影响，通常会在低压器件区域440和高压器件区域430同步地形成厚氧化硅层，随后在对低压器件区域440进行离子注入后，将低压器件区域440的厚氧化硅层去除，并且在对应的区域形成薄氧化硅。
图9A示意了现有技术中闪存器件的部分工艺流程的示意图。如图9A所示，现有的部分工艺包括：步骤901，在存储晶体管区域410以及堆叠电容区域420形成ONO层间介质层；步骤902，在低压器件区域440和高压器件区域430同步地形成高压器件区域430的厚氧化硅层；步骤903，低压器件区域440离子注入；步骤904，低压器件区域440的厚氧化硅层去除；步骤905，在低压器件区域440形成薄氧化硅层；以及步骤906：栅极多晶硅形成。
尤其在步骤904中，请一并参考图10A，图10A的闪存器件400俯视图示出了现有技术中仅将低压器件区域440的厚氧化硅层去除。而在本申请中，由于需要去除堆叠电容中层间介质层最顶部的氧化层来降低浮栅极层220与控制栅极层240之间的层间介质层的厚度，提高单位面积的有效电容值，本发明所提供的制造方法通过改变步骤904，使得在改进后的步骤904’中能够一并去除低压器件中的厚氧化硅层以及堆叠电容中层间介质层最顶部的氧化硅层。
图9B示意了本发明所提供的闪存器件的部分工艺流程的示意图。其中步骤901-步骤903以及步骤905、步骤906均与现有工艺相同。改进的步骤904’为：同步地去除低压器件区域440的高压厚氧层和堆叠电容区域420顶部的氧化硅层。请一并参考图10B，如图10B所示，不仅低压器件区域440的厚氧化硅层被去除，堆叠电容区域420层间介质层最顶部的第二氧化层230同样被去除。
本领域技术人员可以明白，上述氧化硅层可以通过现有或将有的刻蚀手段、机械研磨手段等去除。在本发明所提供的一实施例中，对于堆叠电容区域420的第二氧化层230，其刻蚀系以下方的氮化物层232为刻蚀停止层，最终停在氮化物层232上。
本发明所提供的改进后的制造工艺流程中，仅需要改变原有步骤904中所采用的光罩即可以调整需要去除氧化硅层的区域，也就是说，并没有在现有工艺的基础上额外增加新的光罩，从而并没有增加额外的工艺成本。并且，本发明所提供的制造工艺能够与现有工艺流程所兼容，具有较高的普适性。
虽并未在图9B中示出，本领域技术人员应当知道，为了使得堆叠电容区域420中的“存储晶体管”结构能够被用来当作电容，在后段工艺(BEOL)中，不仅需要形成引出存储栅极层和源漏离子注入区的接触，还需要形成引出浮栅极层220的接触。同时，需要改变引出控制栅极层和源漏离子注入区的接触连接关系，即需要将引出控制栅极层的接触与引出源漏离子注入区的接触并联。
基于此，已经描述了本发明所提供的堆叠电容结构，包含上述堆叠结构的闪存器件及其制造方法的各种实施例。根据本发明所提供的堆叠电容、闪存器件及其制造方法，在堆叠电容区域利用现有工艺中原有的厚氧化硅去除步骤，将浮栅极层和控制栅极层中间的层间介质层氧化硅-氮化硅-氧化硅(ONO)的最上层的氧化硅去除(利用氮化硅作为停止层)。通过降低层间介质层的厚度，能够提高堆叠电容的电容值，可以在保证堆叠电容稳定性的情况下，有效提高单位面积的电容值，从而可以降低逻辑区所占的面积，有利于实现存储单元尺寸的继续缩减，保证小尺寸存储单元的优势和竞争力。本发明所提供的制造方法并未增加任何光罩，因此不会造成制造成本的上升。并且，本发明所提供的制造方法在工艺流程上能够与现有的工艺流程兼容，具有普适性。
尽管已经关于特定的示例性实施例描述了本公开，但将明显的是，可以对这些实施例做出各种修改和改变而不偏离本公开的更广泛的精神和范围。因此，本说明书和附图应被视为是说明性的含义而不是限制性的含义。
应当理解的是，本说明书将不用于解释或限制权利要求的范围或意义。此外，在前面的详细描述中，可以看到的是，各种特征被在单个实施例中组合在一起以用于精简本公开的目的。本公开的此方法不应被解释为反映所要求保护的实施例要求比在每个权利要求中明确列举的特征更多的特征的目的。相反，如所附权利要求所反映的，创造性主题在于少于单个所公开的实施例的所有特征。因此，所附权利要求据此并入详细描述中，其中每个权利要求独立地作为单独的实施例。
在该描述中提及的一个实施例或实施例意在结合该实施例描述的特定的特征、结构或特性被包括在电路或方法的至少一个实施例中。在说明书中各处出现的短语一个实施例不一定全部指的是同一实施例。

Claims (10)

1.一种堆叠电容，所述堆叠电容具有闪存器件中存储晶体管的结构，至少包括衬底以及沿所述衬底高度方向由低到高依次堆叠在所述衬底上的隧穿氧化层、浮栅极层、层间介质层和控制栅极层，其中，
所述堆叠电容区域中层间介质层顶部的第二氧化层被去除；形成所述堆叠电容的层间介质层由沿所述衬底高度方向由低到高依次堆叠的第一氧化层和氮化物层组成；
所述堆叠电容还包括引出所述控制栅极层的第一接触和引出所述浮栅极层的第二接触，以使所述浮栅极层和所述控制栅极层在外加电压下构成所述堆叠电容的一对极板；
其中，所述堆叠电容区域中层间介质层的氮化物层作为蚀刻停止层去除所述第二氧化层，以控制所述堆叠电容区域的层间介质层的等效电学厚度大于所述隧穿氧化层的等效电学厚度。
2.如权利要求1所述的堆叠电容，其特征在于，所述堆叠电容还包括分别引出所述存储晶体管的结构中的源漏离子区域的第三接触，所述源漏离子区域位于所述衬底上部；以及
所述第三接触并联于所述第一接触，以使所述浮栅极层和所述衬底在外加电压下构成所述堆叠电容的另一对极板。
3.一种闪存器件，所述闪存器件至少包括存储管区域和堆叠电容区域，所述存储管区域中的存储晶体管至少包括衬底以及沿所述衬底高度方向由低到高依次堆叠在所述衬底上的隧穿氧化层、浮栅极层、层间介质层和控制栅极层，所述堆叠电容区域中的堆叠电容具有所述存储晶体管的结构，其中，
所述堆叠电容区域中层间介质层顶部的第二氧化层被去除；形成所述堆叠电容的层间介质层由沿所述衬底高度方向由低到高依次堆叠的第一氧化层和氮化物层组成；
所述堆叠电容还包括引出所述控制栅极层的第一接触和引出所述浮栅极层的第二接触，以使所述浮栅极层和所述控制栅极层在外加电压下构成所述堆叠电容的一对极板；
其中，所述堆叠电容区域中层间介质层的氮化物层作为蚀刻停止层去除所述第二氧化层，以控制所述堆叠电容区域的层间介质层的等效电学厚度大于所述隧穿氧化层的等效电学厚度。
4.如权利要求3所述的闪存器件，其特征在于，所述堆叠电容还包括分别引出所述存储晶体管的结构中的源漏离子区域的第三接触，所述源漏离子区域位于所述衬底上部；以及
所述第三接触并联于所述第一接触，以使所述浮栅极层和所述衬底在外加电压下构成所述堆叠电容的另一对极板。
5.如权利要求3所述的闪存器件，其特征在于，形成所述存储晶体管的层间介质层包括沿所述衬底高度方向由低到高依次堆叠的第一氧化层、氮化物层和第二氧化层。
6.如权利要求5所述的闪存器件，其特征在于，所述闪存器件还包括低压器件区域，所述低压器件区域中的低压器件至少包括衬底、衬底上方的控制栅极以及衬底与控制栅极之间的层间介质层；以及
形成所述低压器件的层间介质层至少包括厚度小于所述第二氧化层的低压薄氧层。
7.一种闪存器件的制造方法，所述闪存器件至少包括存储管区域和堆叠电容区域，其特征在于，所述制造方法包括：
同步地在所述存储管区域和所述堆叠电容区域的衬底上依次形成隧穿氧化层、浮栅极层以及包含第一氧化层、氮化物层和第二氧化层的层间介质层；
去除所述堆叠电容区域中层间介质层顶部的第二氧化层；
同步地在在所述存储管区域和所述堆叠电容区域的层间介质层上形成控制栅极层和引出所述控制栅极层的第一接触；以及
在所述堆叠电容区域形成引出浮栅极层的第二接触，以使所述堆叠电容区域的浮栅极层和控制栅极层在外加电压下构成堆叠电容的一对极板；
其中，去除所述堆叠电容区域中层间介质层顶部的第二氧化层进一步包括：
以所述堆叠电容区域中层间介质层的氮化物层为蚀刻停止层去除所述第二氧化层，以控制所述堆叠电容区域的层间介质层的等效电学厚度大于所述隧穿氧化层的等效电学厚度。
8.如权利要求7所述的制造方法，其特征在于，还包括：
同步地在所述存储管区域和所述堆叠电容区域的衬底上部形成源漏离子区域；
在所述堆叠电容区域形成引出源漏离子区域的第三接触；以及
将所述第三接触与所述堆叠电容区域的第一接触并联，以使所述堆叠电容区域的浮栅极层和衬底在外加电压下构成所述堆叠电容的另一对极板。
9.如权利要求7所述的制造方法，其特征在于，所述闪存器件还包括低压器件区域，所述低压器件区域中的低压器件至少包括衬底、衬底上方的控制栅极以及衬底与控制栅极之间的层间介质层；其中
所述制造方法还包括：
在所述低压器件区域的衬底上方形成至少包含高压厚氧层的层间介质层；
去除所述堆叠电容区域中层间介质层顶部的第二氧化层还包括：
同步地去除所述低压器件区域中层间介质层顶部的高压厚氧层。
10.如权利要求9所述的制造方法，其特征在于，还包括：
在去除了所述低压器件区域的高压厚氧层后，在所述低压器件区域的衬底上方形成厚度小于所述第二氧化层的低压薄氧层。
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