CN112133697A - 集成电路半导体器件 - Google Patents

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金昊俊
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Abstract

一种集成电路半导体器件包括：衬底的第一区域中的多桥沟道型晶体管，其中所述多桥沟道型晶体管包括：衬底上的纳米片堆叠结构；纳米片堆叠结构上的第一栅介电层；以及第一栅介电层上的第一栅电极；以及衬底的第二区域中的鳍型晶体管，其中所述鳍型晶体管包括：衬底上的有源鳍；有源鳍上的第二栅介电层；以及第二栅介电层上的第二栅电极，其中纳米片堆叠结构的宽度大于有源鳍的宽度。

Description

集成电路半导体器件
相关申请的交叉引用
本申请要求于2019年6月25日在韩国知识产权局递交的韩国专利申请No.10-2019-0075788的优先权，其全部公开内容通过引用合并于此。
技术领域
本发明构思涉及一种集成电路半导体器件，更具体地，涉及一种包括多个晶体管的集成电路半导体器件。
背景技术
集成电路半导体器件采用以低电压进行操作的晶体管和以高电压进行操作的晶体管。随着半导体器件集成度变得更高，使用了三维晶体管。然而，以高电压和低电压进行操作的三维晶体管可能不能可靠地形成在衬底上。
发明内容
根据本发明构思的示例性实施例，提供了一种集成电路半导体器件，包括：衬底的第一区域中的多桥沟道型晶体管，其中所述多桥沟道型晶体管包括：衬底上的纳米片堆叠结构；纳米片堆叠结构上的第一栅介电层；以及第一栅介电层上的第一栅电极；以及衬底的第二区域中的鳍型晶体管，其中所述鳍型晶体管包括：衬底上的有源鳍；有源鳍上的第二栅介电层；以及第二栅介电层上的第二栅电极，其中纳米片堆叠结构的宽度大于有源鳍的宽度。
根据本发明构思的示例性实施例，提供了一种集成电路半导体器件，包括：衬底的第一区域中的多桥沟道型晶体管，其中所述多桥沟道型晶体管包括：在衬底上在第一方向上延伸的第一场子鳍；第一场子鳍上的纳米片堆叠结构；纳米片堆叠结构上的第一栅介电层；以及在第一栅介电层上在垂直于第一方向的第二方向上延伸的第一栅电极；衬底的第二区域中的鳍型晶体管，其中所述鳍型晶体管包括：在第一方向上延伸的第二场子鳍；在第二场子鳍上在第一方向上延伸的有源鳍；有源鳍上的第二栅介电层；以及在第二栅介电层上在第二方向上延伸的第二栅电极，其中纳米片堆叠结构在第二方向上的宽度大于有源鳍在第二方向上的宽度。
根据本发明构思的示例性实施例，提供了一种集成电路半导体器件，包括：衬底的第一区域中的多桥沟道型晶体管，其中所述多桥沟道型晶体管包括：在衬底上在第一方向上延伸的第一场子鳍；在第一场子鳍上在垂直于第一方向的第二方向上延伸的第一栅电极；与第一场子鳍和第一栅电极彼此交叉的区域重叠的纳米片堆叠结构；以及纳米片堆叠结构的纳米片与第一栅电极之间的第一栅介电层；以及衬底的第二区域中的鳍型晶体管，其中所述鳍型晶体管包括：在衬底上在第一方向上延伸的第二场子鳍，在第二场子鳍上在第二方向上延伸的第二栅电极；与第二场子鳍和第二栅电极彼此交叉的区域重叠的有源鳍；以及有源鳍与第二栅电极之间的第二栅介电层，其中纳米片堆叠结构在第二方向上的宽度大于有源鳍在第二方向上的宽度。
根据本发明构思的示例性实施例，提供了一种集成电路半导体器件，包括：衬底的第一区域中的第一晶体管，其中第一晶体管包括在第一方向上堆叠的多个纳米片；以及衬底的第二区域中的第二晶体管，其中第二晶体管包括有源鳍，其中多个纳米片中的第一纳米片在垂直于第一方向的第二方向上的宽度大于有源鳍在第二方向上的宽度。
附图说明
通过结合附图详细描述本发明构思的示例性实施例，将更清楚地理解本发明构思的上述和其他特征，在附图中：
图1是根据本发明构思的示例性实施例的集成电路半导体器件的布局图；
图2是图1的集成电路半导体器件的沿线IIa-IIa’和线IIb-IIb’截取的横截面图；
图3是图1的集成电路半导体器件的沿线IIIa-IIIa’和线IIIb-IIIb’截取的横截面图；
图4、图5、图6、图7、图8、图9和图10是示出了根据本发明构思的示例性实施例的制造图2的集成电路半导体器件的方法的横截面图；
图11A、图11B、图11C和图11D是示出了根据本发明构思的示例性实施例的制造图5的集成电路半导体器件的工艺的横截面图；
图12A、图12B、图12C和图12D是示出了根据本发明构思的示例性实施例的制造图5的集成电路半导体器件的工艺的横截面图；
图13A、图13B、图13C和图13D是示出了根据本发明构思的示例性实施例的制造图5的集成电路半导体器件的工艺的横截面图；
图14是根据本发明构思的示例性实施例的集成电路半导体器件的布局图；
图15是图14的集成电路半导体器件的沿线XVa-XVa’和线XVb-XVb’截取的横截面图；
图16是图14的集成电路半导体器件的沿线XVIa-XVIa’和线XVIb-XVIb’截取的横截面图；
图17、图18、图19、图20、图21、图22、图23和图24是示出了根据本发明构思的示例性实施例的制造图15的集成电路半导体器件的方法的横截面图；
图25、图26、图27和图28是示出了根据本发明构思的示例性实施例的制造图15的集成电路半导体器件的方法的横截面图；
图29A和图29B是根据本发明构思的示例性实施例的集成电路半导体器件的横截面图；
图30是根据本发明构思的示例性实施例的包括集成电路半导体器件的半导体芯片的框图；
图31是根据本发明构思的示例性实施例的包括集成电路半导体器件的半导体芯片的框图；
图32是根据本发明构思的示例性实施例的包括集成电路半导体器件的电子设备的框图；以及
图33是根据本发明构思的示例性实施例的静态随机存取存储器(SRAM)单元的等效电路图。
具体实施方式
在下文中，将参考附图详细描述本发明构思的示例性实施例。本领域技术人员将认识到，所描述的实施例可以以各种不同的方式来修改，并且因此不应该限于本文中所阐述的实施例。
图1是根据本发明构思的示例性实施例的集成电路半导体器件1的布局图。
例如，集成电路半导体器件1可以在衬底上包括第一区域R1和第二区域R2。在本发明构思的一些示例性实施例中，第一区域R1可以包括以低电压(例如，小于1伏特(V)的电压)进行操作的逻辑单元区域。逻辑单元区域可以是其中形成有第一多桥沟道型晶体管MBC1的区域。第一多桥沟道型晶体管MBC1可以包括金属氧化物半导体(MOS)晶体管。
第二区域R2可以是以高电压(例如，等于或大于1V的电压)进行操作的输入/输出区域。输入/输出区域可以包括第一鳍型晶体管FIN1。第一鳍型晶体管FIN1可以是普通鳍型晶体管GE FIN。普通鳍型晶体管GE FIN可以包括除下面描述的斑马鳍型晶体管之外的鳍型晶体管。
在图1中，第一方向(X方向)可以是沟道长度方向，并且第二方向(Y方向)可以是沟道宽度方向。在下文中，将更详细地描述集成电路半导体器件1的布局。然而，应当理解，本发明构思不限于图1的布局。
第一区域R1中的第一多桥沟道型晶体管MBC1可以包括在第一方向上延伸的第一场子鳍30。第一场子鳍30可以被设置为第一多桥沟道型晶体管MBC1的有源区。可以设置多个第一场子鳍30。例如，第一场子鳍30可以在第二方向上彼此间隔开。第一场子鳍30可以在第二方向上具有第一宽度W1。可以通过调节第一宽度W1来调节第一多桥沟道型晶体管MBC1的沟道宽度。
第一栅电极50在第一场子鳍30上在垂直于第一方向的第二方向(Y方向)上延伸。可以设置多个第一栅电极50。例如，第一栅电极50可以在第一方向上彼此间隔开。第一栅电极50可以在第一方向上具有第三宽度W3。可以通过调节第三宽度W3来调节第一多桥沟道型晶体管MBC1的沟道长度。
纳米片堆叠结构49可以位于第一区域R1中第一场子鳍30和第一栅电极50彼此交叉的区域中。纳米片堆叠结构49可以在第二方向和第一方向上分别具有第五宽度W5和第六宽度W6。第五宽度W5可以等于第一场子鳍30的第一宽度W1。第一宽度W1和第五宽度W5可以为约15nm至约50nm。第六宽度W6可以大于第一栅电极50在第一方向上的第三宽度W3。
可以通过调节第五宽度W5来调节第一多桥沟道型晶体管MBC1的沟道宽度。可以通过调节第六宽度W6来调节第一多桥沟道型晶体管MBC1的沟道长度。纳米片堆叠结构49在第二方向上的第五宽度W5可以大于第二区域R2的有源鳍40在第二方向上的第二宽度W2。下面将描述具有第二宽度W2的有源鳍40。
可以通过调节第一宽度W1、第三宽度W3、第五宽度W5和第六宽度W6来改变第一多桥沟道型晶体管MBC1的电流驱动能力。尽管纳米片堆叠结构49的平面形状被示作大致矩形，但是本发明构思不限于此。例如，纳米片堆叠结构49的平面形状可以是圆形。
第二区域R2的第一鳍型晶体管FIN1可以包括在第一方向上延伸的有源鳍40。如下所述，在第一方向上延伸的第二场子鳍38可以位于有源鳍40之下。有源鳍40可以被设置为第一鳍型晶体管FIN1的有源区。如下所述，有源鳍40可以在垂直于衬底表面的第三方向(Z方向)上处于比第一场子鳍30高的高度。有源鳍40可以在第二方向上具有第二宽度W2。可以通过调节有源鳍40的第二宽度W2来调节第一鳍型晶体管FIN1的沟道宽度。
有源鳍40的第二宽度W2可以与第一场子鳍30的第一宽度W1不同。在本发明构思的一些示例性实施例中，有源鳍40的第二宽度W2可以小于第一场子鳍30的第一宽度W1。另外，有源鳍40在第二方向上的第二宽度W2可以小于第一区域R1的纳米片堆叠结构49在第二方向上的第五宽度W5。
在本发明构思的一些示例性实施例中，有源鳍40可以包括彼此间隔开的两个有源鳍。换言之，有源鳍40可以包括彼此间隔开的一对有源鳍，并且多对有源鳍可以沿第二方向彼此间隔开。纳米片堆叠结构49在第二方向上的第五宽度W5可以大于或等于两个有源鳍在第二方向上的宽度之和(例如，W2+W2)。
第二栅电极52在有源鳍40上在垂直于第一方向的第二方向(Y方向)上延伸。多个第二栅电极52可以沿第一方向彼此间隔开。第二栅电极52可以在第一方向上具有第四宽度W4。可以通过调节第二栅电极52的第四宽度W4来调节第一鳍型晶体管FIN1的沟道长度。
在本发明构思的一些示例性实施例中，第二栅电极52的第四宽度W4可以与第一栅电极50的第三宽度W3不同。在本发明构思的一些示例性实施例中，第二栅电极52的第四宽度W4可以大于第一栅电极50的第三宽度W3。因此，第一鳍型晶体管FIN1以比第一多桥沟道型晶体管MBC1高的电压进行操作。可以通过调节第二宽度W2和第四宽度W4来改变第一鳍型晶体管FIN1的电流驱动能力。
在上述集成电路半导体器件1中，三维晶体管的第一多桥沟道型晶体管MBC1形成在衬底上的第一区域R1(换言之，低电压操作区域)中。另外，三维晶体管的第一鳍型晶体管FIN1(例如，普通鳍型晶体管GE FIN)形成在衬底上的第二区域R2(换言之，高电压操作区域)中。因此，在根据本实施例的集成电路半导体器件1中，可以可靠地形成以高电压和低电压进行操作的三维晶体管。下面将更详细地进行描述。
图2是图1的集成电路半导体器件1的沿线IIa-IIa’和线IIb-IIb’截取的横截面图。
例如，集成电路半导体器件1可以分别在衬底(例如，衬底10)的第一区域R1和第二区域R2中包括第一多桥沟道型晶体管MBC1和第一鳍型晶体管FIN1。如上所述，第一鳍型晶体管FIN1可以是普通鳍型晶体管GE FIN。
第一阱区12可以形成在衬底10的第一区域R1中。第一阱区12可以在第二方向(Y方向)上包括P型阱区、N型阱区和P型阱区。衬底10可以包括半导体材料如硅、锗或硅锗，或者III-V族半导体化合物如GaP、GaAs或GaSb。
在第一区域R1中，可以形成在第三方向(Z方向)上从衬底10的表面突出的第一场子鳍30。第一场子鳍30可以形成在第一阱区12上。第一场子鳍30可以具有与第一阱区12相同的导电类型。第一场子鳍30可以包括与衬底10相同的主体。第一场子鳍30在衬底10上在第三方向(Z方向)上从第二高度SL2突出到第一高度SL1。如下所述，第一高度SL1可以是靠近衬底10的表面的高度。
第一器件隔离层42可以形成在衬底10上。第一器件隔离层42可以形成在第一场子鳍30周围。第一器件隔离层42可以不形成在第一场子鳍30的顶部上。第一器件隔离层42可以包括氧化硅膜、氮化硅膜或它们的组合。
纳米片堆叠结构49形成在第一场子鳍30上。纳米片堆叠结构49可以在第三方向(Z方向)上(换言之，在垂直于衬底10的表面的方向上)处于与第二区域R2的有源鳍40相同的高度。纳米片堆叠结构49包括在第三方向上彼此间隔开的多个第一纳米片34。
在图2中，堆叠了三个第一纳米片34，但是可以堆叠更多或更少的纳米片。纳米片34的数量没有限制。每个第一纳米片34可以包括硅层。第一栅介电层46形成为围绕第一纳米片34。第一栅电极50形成在第一栅介电层46上。
第二阱区14可以形成在衬底10的第二区域R2中。第二阱区14可以在第二方向(Y方向)上包括P型阱区、N型阱区和P型阱区。
在第二区域R2中，可以形成在第三方向(Z方向)上从衬底10的表面突出的第二场子鳍38。第二场子鳍38可以形成在第二阱区14上。第二场子鳍38可以具有与第二阱区14相同的导电类型。尽管在图2中示出了两个第二场子鳍38形成在一个第二阱区14中，但是可以在其中形成一个或更多个第二场子鳍38。例如，可以在第二阱区14的P型阱区之一上方形成三个第二场子鳍38。形成在第二阱区14中的第二场子鳍38的数量不受限制。
第二场子鳍38可以包括与衬底10相同的主体。第二场子鳍38可以包括鳍型有源图案。第二场子鳍38在衬底10上在第三方向(Z方向)上从第二高度SL2突出到第一高度SL1。第二场子鳍38可以在垂直于衬底10的表面的方向上处于与第一区域R1的第一场子鳍30相同的高度。如下所述，第一高度SL1可以是靠近衬底10的表面的高度。
第二器件隔离层44可以形成在衬底10上。第二器件隔离层44可以形成在第二场子鳍38周围。第二器件隔离层44可以包括与第一器件隔离层42相同的材料。
在第三方向(Z方向)(换言之，垂直于衬底10的表面的方向)上与第二场子鳍38连接的有源鳍40形成在第二场子鳍38上。有源鳍40可以包括与衬底10或第二场子鳍38不同的主体。
有源鳍40可以是包括单个半导体层(例如，硅层)的普通鳍。有源鳍40可以包括外延层，例如硅外延层。有源鳍40相对于衬底10的表面在第三方向(Z方向)上从第一高度SL1突出。有源鳍40在第三方向(Z方向)上从第二器件隔离层44的表面突出。
有源鳍40在第三方向(Z方向)(换言之，垂直于衬底10的表面的方向)上处于比第一区域R1的第一场子鳍30高的高度。有源鳍40可以包括硅层。第二栅介电层48形成在有源鳍40的顶表面和侧表面上。第二栅电极52形成在第二栅介电层48上。
在本发明构思的一些示例性实施例中，第一区域R1的第一栅介电层46和第二区域R2的第二栅介电层48可以在制造工艺中同时形成。当第一栅介电层46和第二栅介电层48同时或分别形成时，由于有源鳍40是鳍的形式，因此第一栅介电层46可以容易地形成在第一纳米片34之间的空间中。
在本发明构思的一些示例性实施例中，第一栅介电层46和第二栅介电层48可以是具有比氧化硅层高的介电常数的高介电层。例如，第一栅介电层46和第二栅介电层48均可以包括从以下项中选择的至少一项：氧化铪(HfO2)、硅酸铪(HfSiO)、氮氧化铪(HfON)、氮氧化铪硅(HfSiON)、氧化铪铝(HfAlO3)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化钛(TiO2)、氧化钡锶钛(BaSrTiO)、氧化钡钛(BaTiO)、氧化锶钛(SrTiO)、氧化钇(YO)、氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化铅钪钽(PbScTaO)。
在本发明构思的一些示例性实施例中，第一区域R1的第一栅电极50和第二区域R2的第二栅电极52可以在制造工艺中同时形成。在本发明构思的一些示例性实施例中，第一栅电极50和第二栅电极52均可以包括金属或金属氮化物。在本发明构思的示例性实施例中，第一栅电极50和第二栅电极52均可以包括Ti、TiN、Ta、TaN、TiAlC、TiAlCN、TiAlSiCN、钴、钨等。
图3是图1的集成电路半导体器件的沿线IIIa-IIIa’和线IIIb-IIIb’截取的横截面图。
在下文中，简要提供或省略参考图2给出的描述。第一场子鳍30可以位于第一区域R1中的衬底10上。衬底10可以包括图2的第一阱区12，例如N型区域。第一场子鳍30可以是与第一阱区12具有相同导电类型的鳍。第一场子鳍30可以包括与衬底10相同的材料。第一场子鳍30在第三方向(Z方向)上从第二高度SL2到第一高度SL1形成在衬底10上。第一高度SL1可以是靠近衬底10的表面的高度。
纳米片堆叠结构49形成在第一场子鳍30上。纳米片堆叠结构49包括在第三方向(Z方向)上彼此间隔开的多个纳米片34。第一栅介电层46形成为围绕纳米片34。第一栅电极50形成在第一栅介电层46上、纳米片34之间以及纳米片34上。
在本发明构思的一些示例性实施例中，第一栅间隔物56可以形成在第一栅电极50的两个侧壁上。第一源漏区54可以形成在第一栅电极50两侧下方、纳米片堆叠结构49的两侧。第一层间绝缘层58可以形成在第一栅电极50和第一栅间隔物56周围。
第二场子鳍38可以位于第二区域R2中的衬底10上。第二场子鳍38可以包括鳍型有源图案。第二场子鳍38在第三方向(Z方向)上从第二高度SL2到第一高度SL1形成在衬底10上。衬底10可以包括图2的第二阱区14，例如P型区域。第二场子鳍38可以具有与第二阱区14相同的导电类型。
有源鳍40形成在第二场子鳍38上。有源鳍40可以是普通有源鳍。有源鳍40可以在第三方向(Z方向)(换言之，垂直于衬底10的表面的方向)上处于比第一区域R1的第一场子鳍30高的高度。第二栅介电层48形成在有源鳍40的一定区域上。第二栅电极52形成在第二栅介电层48上。
在本发明构思的一些示例性实施例中，第二栅介电层48也可以形成在第二栅电极52的两个侧壁上。在本发明构思的一些示例性实施例中，第二栅间隔物62可以形成在第二栅电极52周围。在本发明构思的一些示例性实施例中，第二栅间隔物62可以不形成在第二区域R2中。第二源漏区60可以形成在第二栅电极52下方、有源鳍40的两侧。第二层间绝缘层64可以形成在第二栅电极52和第二栅间隔物62周围。
图4至图10是示出了根据本发明构思的示例性实施例的制造图2的集成电路半导体器件的方法的横截面图。
例如，在图4至图10中，与图1和图2的附图标记相同的附图标记表示与图1和图2中的元件相同的元件。因此，简要提供或省略与参考图1和图2给出的描述相同的描述。
参考图4，分别在衬底10的第一区域R1和第二区域R2中形成第一阱区12和第二阱区14。第一阱区12和第二阱区14均可以包括彼此分离的P型阱区、N型阱区和P型阱区。衬底10的上表面可以对应于第一高度SL1。
参考图5，在衬底10的第一区域R1中形成其中第一半导体层16和纳米片半导体层18交替堆叠的半导体堆叠材料层20。可以在衬底10的第一高度SL1之上形成半导体堆叠材料层20。可以通过外延生长方法形成第一半导体层16和纳米片半导体层18。第一半导体层16和纳米片半导体层18可以包括不同的半导体材料。
在本发明构思的一些示例性实施例中，第一半导体层16可以包括SiGe且纳米片半导体层18可以包括Si，但是它们不限于此。第一半导体层16可以包括相对于纳米片半导体层18被蚀刻的材料。第一半导体层16和纳米片半导体层18可以具有相同的厚度，但是本发明构思不限于此。
在衬底10的第二区域R2中形成有源半导体层22。可以通过外延生长方法形成有源半导体层22。在第二区域R2中，可以在衬底10上在衬层24内形成有源半导体层22。可以通过衬层24将有源半导体层22与第一区域R1的半导体堆叠材料层20分离。
在本发明构思的一些示例性实施例中，衬层24可以包括氮化硅层。在本发明构思的一些示例性实施例中，衬层24可以包括氧化硅层。在本发明构思的一些示例性实施例中，有源半导体层22可以包括硅层。在本发明构思的一些示例性实施例中，可以不形成衬层24，并且可以仅形成有源半导体层22。下面更详细地描述在第二区域R2中形成衬层24和有源半导体层22的制造工艺。
参考图6，在第一区域R1的半导体堆叠材料层20上形成第一掩模图案26。在半导体堆叠材料层20中最上面的纳米片半导体层18上形成第一掩模图案26。在第二区域R2的有源半导体层22上形成第二掩模图案28。例如，在衬层24之间形成第二掩模图案28。
在本发明构思的一些示例性实施例中，第一掩模图案26和第二掩模图案28均可以包括硬掩模图案。硬掩模图案可以包括氮化硅、多晶硅、旋涂式硬掩模(SOH)材料或它们的组合，但是不限于此。
参考图7，在第一区域R1中，使用第一掩模图案26作为蚀刻掩模来蚀刻半导体堆叠材料层20，从而形成半导体堆叠图案36和第一场子鳍30。半导体堆叠图案36可以具有其中第一半导体图案32和纳米片34相堆叠的堆叠结构。纳米片34可以包括纳米片半导体层18。
可以通过蚀刻衬底10的一部分来形成第一场子鳍30。在第一区域R1中，第一场子鳍30可以是有源区。半导体堆叠图案36可以形成在第一场子鳍30上。
在第二区域R2中，使用第二掩模图案28作为蚀刻掩模来蚀刻有源半导体层22，以形成有源鳍40和第二场子鳍38。有源鳍40可以包括有源半导体层22。第二场子鳍38可以包括有源图案。有源鳍40可以形成在第二场子鳍38上并与之连接。
如上所述，可以在相对于衬底10的表面的相同高度形成第一场子鳍30和第二场子鳍38。第一场子鳍30和第二场子鳍38可以包括与衬底10相同的主体。第一场子鳍30和第二场子鳍38在垂直于衬底10的表面的方向上从第二高度SL2突出到第一高度SL1。
可以在垂直于衬底10的表面的方向上的相同高度形成半导体堆叠图案36和有源鳍40。半导体堆叠图案36和有源鳍40均可以包括作为与衬底10不同的主体的外延层。有源鳍40可以在垂直于衬底10的表面的方向上处于比第一场子鳍30高的高度。例如，有源鳍40的顶部可以处于与半导体堆叠图案36的顶部相对应的高度。
参考图8和图9，如图8中所示去除第一掩模图案26和第二掩模图案28。形成第一器件隔离层42以围绕第一区域R1的第一场子鳍30。形成第二器件隔离层44以围绕第二区域R2的第二场子鳍38。在本发明构思的一些示例性实施例中，第一器件隔离层42和第二器件隔离层44的表面可以处于靠近衬底10的表面的第一高度SL1。
如图9中所示，去除第一区域R1的第一半导体图案32以形成纳米片堆叠结构49。纳米片堆叠结构49可以具有其中纳米片34彼此间隔开堆叠的结构。纳米片堆叠结构49可以在垂直于衬底10的表面的方向上处于与有源鳍40相同的高度。
参考图10，在第一区域R1中构成纳米片堆叠结构49的每个纳米片34的表面上形成第一栅介电层46。第一栅介电层46形成为围绕每个纳米片34。在第二区域R2中有源鳍40的表面和侧壁上形成第二栅介电层48。在本发明构思的一些示例性实施例中，第一栅介电层46和第二栅介电层48可以同时形成。
当第一栅介电层46和第二栅介电层48同时或分别形成时，由于有源鳍40是鳍的形式，因此可以在纳米片34之间的空间中形成第一栅介电层46。
随后，如图2中所示，在第一区域R1中，通过栅形成工艺(例如，替代栅形成工艺)在第一栅介电层46上以及第一纳米片34之间形成第一栅电极50。在第二区域R2中，在第二栅介电层48上形成第二栅电极52。
图11A至图11D是示出了根据本发明构思的示例性实施例的制造图5的集成电路半导体器件的工艺的横截面图。
例如，在图11A至图11D中，与图5的附图标记相同的附图标记表示与图5的元件相同的元件，并且因此简要提供或省略与参考图5给出的描述相同的描述。参考图11A至图11D，衬底10可以包括第一区域R1和第二区域R2，并且第二区域R2位于第一区域R1之间。
参考图11A和图11B，如图11A中所示，在具有第一区域R1和第二区域R2的衬底10的整个表面上顺序堆叠第一半导体材料层和纳米片半导体材料层。
随后，使用掩模图案19蚀刻第一半导体材料层和纳米片半导体材料层，以在第一区域R1中形成包括第一半导体层16和纳米片半导体层18的半导体堆叠材料层20。形成开口21以暴露半导体堆叠材料层20之间的第二区域R2的衬底10。
随后，在衬底10的表面、开口21的内壁、半导体堆叠材料层20的侧壁以及掩模图案19的表面上形成衬层材料层24m-1。衬层材料层24m-1可以包括氮化硅层。
如图11B中所示，蚀刻衬层材料层24m-1以在开口21的内壁和半导体堆叠材料层20的侧壁上形成衬层24-1。衬层24-1可以对应于图5的衬层24。
参考图11C和11D，如图11C中所示，形成有源半导体材料层22m-1以填充开口21的内部。可以通过衬层24-1将有源半导体材料层22m-1与半导体堆叠材料层20分离。可以通过外延生长方法形成有源半导体材料层22m-1。有源半导体材料层22m-1可以包括硅层。
参考图11D，对有源半导体材料层22m-1进行化学机械抛光以形成有源半导体层22-1。有源半导体层22-1对应于图5的有源半导体层22。掩模图案19在形成有源半导体层22-1期间或之后去除。
图12A至图12D是示出了根据本发明构思的示例性实施例的制造图5的集成电路半导体器件的工艺的横截面图。
例如，除了在第二区域R2中未形成衬层之外，图12A至图12D可以与图11A至图11D相同。在图12A至图12D中，与图5和图11A至图11D的附图标记相同的附图标记表示与图5和图11A至图11D的元件相同的元件，并且因此简要提供或省略与参考图5和图11A至图11D给出的描述相同的描述。
参考图12A和图12B，如图12A中所示，在第一区域R1中形成包括第一半导体层16和纳米片半导体层18的半导体堆叠材料层20。在第一区域R1中，形成在形成半导体堆叠材料层20时使用的掩模图案19。在第二区域R2中，形成开口21以暴露半导体堆叠材料层20之间的衬底10。
如图12B中所示，在掩模图案19上形成有源半导体材料层22m-2，同时填充开口21的内部。通过非选择性外延生长法在衬底10的表面以及半导体堆叠材料层20和掩模图案19的表面上形成有源半导体材料层22m-2。有源半导体材料层22m-2可以包括硅层。因此，可以在有源半导体材料层22m-2形成在开口21中的部分与有源半导体材料层22m-2形成在掩模图案19上的部分之间形成台阶st1。台阶st1可以是有源半导体材料层20中与开口21重叠的凹部。
参考图12C和图12D，如图12C中所示，在有源半导体材料层22m-2上形成封盖层23以填充位于开口21中的台阶st1。封盖层23包括多晶硅层。
参考图12D，对封盖层23和有源半导体材料层22m-2进行化学机械抛光以形成有源半导体层22-2。有源半导体层22-2可以与半导体堆叠材料层20分离，而无需衬层。有源半导体层22-2对应于图5的有源半导体层22。掩模图案19在形成有源半导体层22-2期间或之后去除。
图13A至图13D是示出了根据本发明构思的示例性实施例的制造图5的集成电路半导体器件的工艺的横截面图。
例如，除了衬层24-3包括氧化硅层并在第二区域R2中形成凹陷部分ds1之外，图13A至图13D可以与图11A至图11D相同。在图13A至图13D中，与图5和图11A至图11D的附图标记相同的附图标记表示与图5和图11A至图11D的元件相同的元件，并且因此简要提供或省略与参考图5和图11A至图11D给出的描述相同的描述。
参考图13A和图13B，如图13A中所示，在第一区域R1中形成包括第一半导体层16和纳米片半导体层18的半导体堆叠材料层20。在第一区域R1中，形成在形成半导体堆叠材料层20时使用的掩模图案19。在第二区域R2中，形成开口21以暴露半导体堆叠材料层20之间的衬底10。
随后，在衬底10的表面、开口21的内壁、半导体堆叠材料层20的侧壁以及掩模图案19的表面上形成衬层材料层24m-3。衬层材料层24m-3可以包括氧化硅层。
如图13B中所示，蚀刻衬层材料层24m-3以在开口21的内壁和半导体堆叠材料层20的侧壁上形成衬层24-3。衬层24-3可以对应于图5的衬层24。在蚀刻诸如氧化硅层的衬层材料层24m-3之后，衬层24-3可以并未完全覆盖衬底10上最上面的纳米片半导体层18的侧壁。换言之，衬底10上最上面的纳米片半导体层18的至少一个侧壁可以暴露于外。
参考图13C和13D，如图13C中所示，形成有源半导体材料层22m-3以填充开口21的内部。可以通过外延生长方法形成有源半导体材料层22m-3。有源半导体材料层22m-3可以包括硅层。
可以通过衬层24-3将有源半导体材料层22m-3与半导体堆叠材料层20分离。由于最上面的纳米片半导体层18暴露于外，因此有源半导体材料层22m-3可能会过度生长，并且因此可以在与开口21相邻的掩模图案19上形成椭圆部分sp1。
参考图13D，对有源半导体材料层22m-3进行化学机械抛光以形成有源半导体层22-3。有源半导体层22-3对应于图5的有源半导体层22。在对有源半导体材料层22m-3进行化学机械抛光期间，由于椭圆部分sp1的有源半导体材料层22m-3，因此可以在开口21上形成凹陷的凹陷部分ds1。另外，半导体堆叠材料层20的上表面和有源半导体层22-3的表面可以不处于相同高度。掩模图案19在形成有源半导体层22-3期间或之后去除。
如上参考图11A至图11D、图12A至图12D以及图13A至图13D所述，根据本发明构思的示例性实施例，衬底10可以包括第一区域R1和第二区域R2，具有或不具有衬层24-1和24-3。衬层24-1和24-3可以包括各种材料层，例如氮化硅层和氧化硅层。
可以在第一区域R1中形成包括第一半导体层16和纳米片半导体层18的半导体堆叠材料层20。另外，可以在第二区域R2中形成有源半导体层22-1、22-2和22-3。可以通过外延生长方法形成半导体堆叠材料层20以及有源半导体层22-1、22-2和22-3。
图14是根据本发明构思的示例性实施例的集成电路半导体器件3的布局图。
例如，除了第一区域R1-1包括第二多桥沟道型晶体管MBC2以及第二区域R2-1包括第二鳍型晶体管FIN2之外，集成电路半导体器件3可以与图1的集成电路半导体器件1大致相同。第二鳍型晶体管FIN2包括斑马鳍型晶体管ZE FIN。
第一区域R1-1可以对应于图1的第一区域R1。第二区域R2-1可以对应于图1的第二区域R2。关于图14，简要提供或省略与参考图1给出的描述相对应的描述。在本发明构思的一些示例性实施例中，第一区域R1-1可以包括以低电压(例如，小于1V的电压)进行操作的逻辑单元区域，并且第二区域R2-1可以包括以高电压(例如，1V或更高)进行操作的输入/输出区域。
如上所述，第一区域R1-1包括第二多桥沟道型晶体管MBC2，第二区域R2-1包括第二鳍型晶体管FIN2，例如斑马鳍型晶体管ZE FIN。斑马鳍型晶体管ZE FIN可以包括与上述普通鳍型晶体管GE FIN的晶体管不同的晶体管。
在图14中，第一方向(X方向)可以是沟道长度方向，并且第二方向(Y方向)可以是沟道宽度方向。在下文中，将更详细地描述集成电路半导体器件3的布局，并且本发明构思不限于图14的布局。
第一区域R1-1的第二多桥沟道型晶体管MBC2可以包括在第一方向(X方向)上延伸的第一场子鳍102。第一场子鳍102可以在第二方向(Y方向)上具有第七宽度W7。第一栅电极142在第一场子鳍102上在垂直于第一方向的第二方向(Y方向)上延伸。第一栅电极142可以在第一方向上具有第九宽度W9。
纳米片堆叠结构139可以位于第一区域R1-1中第一场子鳍102和第一栅电极142彼此交叉的区域中。纳米片堆叠结构139可以在第二方向和第一方向上分别具有第十一宽度W11和第十二宽度W12。可以通过调整第七宽度W7、第九宽度W9、第十一宽度W11和第十二宽度W12来改变第二多桥沟道型晶体管MBC2的电流驱动能力。
尽管纳米片堆叠结构139的平面形状被示作大致矩形，但是本发明构思不限于此。例如，纳米片堆叠结构139的平面形状可以是圆形。
第二区域R2-1的第二鳍型晶体管FIN2可以包括在第一方向上延伸的第二场子鳍104。第二场子鳍104可以是有源区。第二场子鳍104可以在第二方向上具有第八宽度W8。
在本发明构思的一些示例性实施例中，第二场子鳍104的第八宽度W8可以等于第一场子鳍102的第七宽度W7。在本发明构思的一些示例性实施例中，第二场子鳍104的第八宽度W8可以小于第一场子鳍102的第七宽度W7。在本发明构思的其他示例性实施例中，第二场子鳍104的第八宽度W8可以大于第一场子鳍102的第七宽度W7。
第二栅电极144在第二场子鳍104上在垂直于第一方向的第二方向(Y方向)上延伸。第二栅电极144可以在第一方向上具有第十宽度W10。
在本发明构思的一些示例性实施例中，第二栅电极144的第十宽度W10可以大于第一栅电极142的第九宽度W9。在第二栅电极144的第十宽度W10大于第一栅电极142的第九宽度W9的情况下，第二鳍型晶体管FIN2以比第二多桥沟道型晶体管MBC2高的电压进行操作。
斑马型有源鳍141可以位于第二区域R2-1中第二场子鳍104和第二栅电极144彼此交叉的区域中。斑马型有源鳍141可以分别在第二方向和第一方向上具有第十三宽度W13和第十四宽度W14。斑马型有源鳍141的第十三宽度W13可以小于纳米片堆叠结构139的第十一宽度W11。斑马型有源鳍141的第十四宽度W14可以大于纳米片堆叠结构139的第十二宽度W12。可以通过调节第八宽度W8、第十宽度W10、第十三宽度W13和第十四宽度W14来改变第二鳍式晶体管FIN2的电流驱动能力。
尽管斑马型有源鳍141的平面形状被示作大致矩形，但是本发明构思不限于此。例如，斑马型有源鳍141的平面形状可以是圆形。
斑马盖层132形成在斑马型有源鳍141周围。斑马型有源鳍141可以是指包括斑马盖层132的斑马型有源鳍。由于设置了斑马盖层132，因此斑马鳍型晶体管ZE FIN可以更稳定地执行电操作。
在上述集成电路半导体器件3中，三维晶体管的第二多桥沟道型晶体管MBC2形成在衬底上的第一区域R1-1(换言之，低电压操作区域)中。另外，三维晶体管的第二鳍型晶体管FIN2(例如，斑马鳍型晶体管ZE FIN)形成在衬底上的第二区域R2-1(换言之，高电压操作区域)中。因此，在根据本实施例的集成电路半导体器件3中，可以如下面更详细地描述的那样可靠地形成以高电压和低电压进行操作的三维晶体管。
图15是图14的集成电路半导体器件3的沿线XVa-XVa’和线XVb-XVb’截取的横截面图。
例如，如上所述，除了第一区域R1-1包括第二多桥沟道型晶体管MBC2以及第二区域R2-1包括第二鳍型晶体管FIN2之外，集成电路半导体器件3可以与图2的集成电路半导体器件1大致相同。第二鳍型晶体管FIN2包括斑马鳍型晶体管ZE FIN。
第一区域R1-1可以对应于图2的第一区域R1。第二区域R2-1可以对应于图2的第二区域R2。关于图15，简要提供或省略与参考图2给出的描述相对应的描述。
在第三方向(Z方向)上从衬底100的表面突出的第一场子鳍102可以形成在第一区域R1-1中。如上参考图2所述，第一阱区可以形成在衬底100中。衬底100可以包括与图2的衬底10相同的材料。第一场子鳍102可以包括与衬底100相同的主体。
第一场子鳍102在衬底100上在第三方向(Z方向)上从第二高度SL2突出到第一高度SL1。第一高度SL1可以是靠近衬底100的表面的高度。第一场子鳍102可以突出高于第一高度SL1。
第一器件隔离层103可以形成在衬底100上第一场子鳍102的侧面。第一器件隔离层103可以包括与图2的第一器件隔离层42相同的材料。纳米片堆叠结构139形成在第一场子鳍102上。纳米片堆叠结构139可以在第三方向(Z方向)(换言之，垂直于衬底100的表面的方向)上处于与第二区域R2-1的斑马型有源鳍141相同的高度。纳米片堆叠结构139包括在第三方向上彼此间隔开的多个第一纳米片108。
在图15中，堆叠了三个第一纳米片108，但是可以堆叠更多或更少的纳米片。第一纳米片108的数量没有限制。每个第一纳米片108可以包括硅层。第一栅介电层138形成为围绕第一纳米片108。第一栅电极142形成在第一栅介电层138上以及第一纳米片108之间。
在第三方向(Z方向)上从衬底100的表面突出的第二场子鳍104可以形成在第二区域R2-1中。如上参考图2所述，第二阱区可以形成在衬底100中。第二场子鳍104可以包括与衬底100相同的主体。
第二场子鳍104可以包括鳍型有源图案。第二场子鳍104在衬底100上在第三方向(Z方向)上从第二高度SL2突出到第一高度SL1。第二场子鳍104可以在垂直于衬底100的表面的方向上处于与第一区域R1-1的第一场子鳍102相同的高度。第二场子鳍104可以低于第一高度SL1。第二场子鳍104也可以高于第一高度SL1。第一高度SL1可以是靠近衬底100的表面的高度。
第二器件隔离层105可以形成在衬底100上第二场子鳍104的侧面。第二器件隔离层105可以包括与第一器件隔离层103相同的材料。在第三方向(Z方向)上(换言之，在垂直于衬底100的表面的方向上)连接到第二场子鳍104的斑马型有源鳍141形成在第二场子鳍104上。斑马型有源鳍141可以形成为与衬底100或第二场子鳍104不同的主体。
斑马型有源鳍141可以包括多个半导体层，例如第二半导体图案112和第二纳米片114。第二半导体图案112和第二纳米片114均可以包括外延层。第二半导体图案112可以包括SiGe层，并且第二纳米片114可以包括硅层。
斑马型有源鳍141相对于衬底100的表面在第三方向(Z方向)上从第一高度SL1突出。斑马型有源鳍141在第三方向(Z方向)(换言之，垂直于衬底100的表面的方向)上处于比第一区域R1-1的第一场子鳍102高的高度。可以形成斑马盖层132以围绕斑马型有源鳍141。斑马盖层132可以包括硅层。第二栅介电层140形成在斑马型有源鳍141的顶表面和侧表面上。第二栅电极144形成在第二栅介电层140上。
在本发明构思的一些示例性实施例中，第一区域R1-1的第一栅介电层138和第二区域R2-1的第二栅介电层140可以在制造工艺中同时形成。当第一栅介电层138和第二栅介电层140同时或分别形成时，由于斑马型有源鳍141是鳍的形式，因此第一栅介电层138可以容易地形成在第一纳米片108之间的空间中。
在本发明构思的一些示例性实施例中，第一栅介电层138和第二栅介电层140均可以包括具有比氧化硅层高的介电常数的高介电层。第一栅介电层138和第二栅介电层140可以包括与图2的第一栅介电层46和第二栅介电层48相同的材料。
在本发明构思的一些示例性实施例中，第一区域R1-1的第一栅电极142和第二区域R2-1的第二栅电极144可以在制造工艺中同时形成。在本发明构思的一些示例性实施例中，第一栅电极142和第二栅电极144可以包括与图2的第一栅电极50和第二栅电极52相同的材料。
图16是图14的集成电路半导体器件3的沿线XVIa-XVIa’和线XVIb-XVIb’截取的横截面图。
例如，简要提供或省略参考图15给出的描述。第一场子鳍102可以位于第一区域R1-1中的衬底100上。第一场子鳍102可以包括与衬底100相同的材料。第一场子鳍102在第三方向(Z方向)上从第二高度SL2到第一高度SL1形成在衬底100上。第一高度SL1可以是靠近衬底100的表面的高度。
纳米片堆叠结构139形成在第一场子鳍102上。纳米片堆叠结构139包括被形成为在第三方向(Z方向)上彼此间隔开的多个纳米片108。第一栅介电层138形成为围绕纳米片108。第一栅电极142形成在第一栅介电层138上、纳米片108之间以及纳米片108上。
在本发明构思的一些示例性实施例中，第一栅间隔物154可以形成在第一栅电极142的两个侧壁上。第一源漏区152可以形成在第一栅电极142两侧下方、纳米片堆叠结构139的两侧。第一层间绝缘层156可以形成在第一栅电极142和第一栅间隔物154周围。
第二场子鳍104可以位于第二区域R2-1中的衬底100上。第二场子鳍104可以包括鳍型有源图案。第二场子鳍104在第三方向(Z方向)上从第二高度SL2到第一高度SL1形成在衬底100上。
斑马型有源鳍141形成在第二场子鳍104上。斑马型有源鳍141可以包括第二半导体堆叠图案116，例如第二半导体图案112和第二纳米片114。斑马型有源鳍141可以在第三方向(Z方向)(换言之，垂直于衬底的表面的方向)上处于比第一区域R1-1的第一场子鳍102高的高度。
斑马盖层132可以形成在斑马型有源鳍141的两个侧壁和一部分表面上。例如，斑马盖层132可以覆盖斑马型有源鳍141。斑马盖层132可以包括硅层。第二栅介电层140形成在斑马型有源鳍141的一部分上。第二栅电极144形成在第二栅介电层140上。
在本发明构思的一些示例性实施例中，第二栅间隔物160可以形成在第二栅电极144周围。第二源漏区158可以形成在第二栅电极144下方、斑马型有源鳍141的两侧。第二层间绝缘层162可以形成在第二栅电极144和第二栅间隔物160周围。
图17至图24是示出了根据本发明构思的示例性实施例的制造图15的集成电路半导体器件3的方法的横截面图。
例如，在图17至图24中，与图14和图15的附图标记相同的附图标记表示与图14和图15的元件相同的元件，并且因此简要提供或省略与参考图14和图15给出的描述相同的描述。为了便于描述，作为示例，在图17至图24中示出了一个纳米片堆叠结构139和一个斑马型有源鳍141。
参考图17，在衬底100的第一区域R1-1中形成第一场子鳍102和围绕第一场子鳍102的第一器件隔离层103。第一场子鳍102从第二高度SL2突出到第一高度SL1。第一场子鳍102可以突出高于第一器件隔离层103的表面。例如，第一场子鳍102可以突出到第一高度SL1上方。第一高度SL1可以是靠近衬底100的表面的高度。
在衬底100的第二区域R2-1中形成第二场子鳍104和围绕第二场子鳍104的第二器件隔离层105。第二场子鳍104从衬底100的第二高度SL2突出到第一高度SL1。第二场子鳍104可以突出高于第二器件隔离层105的表面。例如，第二场子鳍104可以突出到第一高度SL1上方。在本发明构思的一些示例性实施例中，第一场子鳍102和第二场子鳍104可以在制造工艺中的相同阶段形成。在本发明构思的一些示例性实施例中，可以在垂直于衬底100的表面的方向上的相同高度形成第一场子鳍102和第二场子鳍104。
在第一区域R1-1的第一场子鳍102上形成其中第一半导体图案106和第一纳米片108交替堆叠多次的第一半导体堆叠图案110。可以通过外延生长方法形成第一半导体图案106和第一纳米片108。第一半导体图案106和第一纳米片108可以包括不同的半导体材料。
在本发明构思的一些示例性实施例中，第一半导体图案106可以包括SiGe，并且第一纳米片108可以包括Si，但是它们不限于此。第一半导体图案106和第一纳米片108可以具有相同厚度，但是本发明构思不限于此。
在第二区域R2-1的第二场子鳍104上形成其中第二半导体图案112和第二纳米片114交替堆叠多次的第二半导体堆叠图案116。如下所述，第二区域R2-1的第二半导体堆叠图案116可以构成斑马型有源鳍141。可以通过外延生长方法形成第二半导体图案112和第二纳米片114。第二半导体图案112和第二纳米片114可以包括不同的半导体材料。
在本发明构思的一些示例性实施例中，第二半导体图案112可以包括SiGe，并且第二纳米片114可以包括Si，但是它们不限于此。第二半导体图案112和第二纳米片114可以具有相同厚度，但是本发明构思不限于此。
可以在衬底100的第一高度SL1之上形成第一半导体堆叠图案110和第二半导体堆叠图案116。在本发明构思的一些示例性实施例中，第一半导体堆叠图案110和第二半导体堆叠图案116可以在制造工艺中的相同阶段形成。在本发明构思的一些示例性实施例中，可以在垂直于衬底100的表面的方向上的相同高度形成第一半导体堆叠图案110和第二半导体堆叠图案116。
形成第一阻挡层123以覆盖第一区域R1-1的第一半导体堆叠图案110。第一阻挡层123包括第一氧化硅层118、第一氮化硅层120和第二氧化硅层122。
形成第二阻挡层129以覆盖第二区域R2-1的第二半导体堆叠图案116。第二阻挡层129包括第三氧化硅层124、第二氮化硅层126和第四氧化硅层128。在本发明构思的一些示例性实施例中，第一阻挡层123和第二阻挡层129可以在制造工艺中的相同步骤形成。
参考图18和图19，如图18中所示，在第一区域R1-1的第一阻挡层123上形成第一掩模图案130。第一掩模图案130可以包括硬掩模图案。硬掩模图案可以包括氮化硅、多晶硅、SOH材料或它们的组合，但是不限于此。
随后，使用第一掩模图案130作为蚀刻掩模，去除第二区域R2-1的第四氧化硅层128。在这种情况下，仅第二阻挡层129的第三氧化硅层124和第二氮化硅层126留在第二区域R2-1中。
参考图19和图20，如图19中所示，去除第一掩模图案130，然后通过湿法蚀刻去除留在第二区域R2-1中的第二氮化硅层126。在本发明构思的一些示例性实施例中，可以使用磷酸溶液来去除留在第二区域R2-1中的第二氮化硅层126。
随后，如图20中所示，通过湿法蚀刻去除留在第二区域R2-1中的第三氧化硅层124。在本发明构思的一些示例性实施例中，可以通过缓冲氧化物蚀刻剂(BOE)溶液去除留在第二区域R2-1中的第三氧化硅层124。
在去除第三氧化硅层124时，第一区域R1-1的第二氧化硅层122也可以被部分蚀刻。在这种情况下，可以在第二区域R2-1中在第二场子鳍104上形成包括第二半导体堆叠图案116的斑马型有源鳍141。斑马型有源鳍141可以在垂直于衬底100的表面的方向上处于比第一场子鳍102高的高度。
参考图21和图22，如图21中所示，形成斑马盖层132以覆盖斑马型有源鳍141。可以通过外延生长方法形成斑马盖层132。斑马盖层132可以包括硅层。
如图22中所示，使用斑马盖层132作为掩模，通过使用湿法蚀刻方法来顺序地去除第一区域R1-1中的第二氧化硅层122、第一氮化硅层120和第一氧化硅层118。
可以通过如上所述的磷酸溶液或BOE溶液去除第二氧化硅层122、第一氮化硅层120和第一氧化硅层118。在这种情况下，仅第一半导体堆叠图案110留在第一区域R1-1的第一场子鳍102上。
参考图23和图24，如图23中所示，从第一区域R1-1的第一半导体堆叠图案110选择性地去除第一半导体图案106。在这种情况下，可以在第一区域R1-1中形成纳米片堆叠结构139。纳米片堆叠结构139可以具有其中第一纳米片108彼此间隔开堆叠的结构。纳米片堆叠结构139可以在垂直于衬底100的表面的方向上处于与斑马型有源鳍141相同的高度。
如图24中所示，在第一区域R1-1中构成纳米片堆叠结构139的第一纳米片108的表面上形成第一栅介电层138。第一栅介电层138围绕第一纳米片108。在第二区域R2-1中形成第二栅介电层140以围绕斑马型有源鳍141和斑马盖层132。在本发明构思的一些示例性实施例中，第一栅介电层138和第二栅介电层140可以同时形成。
当第一栅介电层138和第二栅介电层140同时或分别形成时，由于斑马型有源鳍141和斑马盖层132是鳍的形式，因此可以容易地在第一纳米片108之间的空间中形成第一栅介电层138。
随后，如图15中所示，在第一区域R1-1中，通过栅形成工艺(例如，替代栅形成工艺)在第一栅介电层138上以及第一纳米片108之间形成第一栅电极142。在第二区域R2-2中，在第二栅介电层140上形成第二栅电极144。
图25至图28是示出了根据本发明构思的示例性实施例的制造图15的集成电路半导体器件3的方法的横截面图。
例如，除了第一阻挡层146和第二阻挡层148包括氧化硅层之外，图25至图28可以与图17至图24相同。在图25至图28中，与图17至图24的附图标记相同的附图标记表示与图17至图24的元件相同的元件，并且因此简要提供或省略与参考图17至图24给出的描述相同的描述。
参考图25和26，如图17和图25中所示，在衬底100的第一区域R1-1中形成第一场子鳍102、第一器件隔离层103和第一半导体堆叠图案110。在衬底100的第二区域R2-1中形成第二场子鳍104、第二器件隔离层105和第二半导体堆叠图案116。
形成第一阻挡层146以覆盖第一区域R1-1的第一半导体堆叠图案110。第一阻挡层146包括氧化硅层。形成第二阻挡层148以覆盖第二区域R2-1的第二半导体堆叠图案116。第二阻挡层148包括氧化硅层。
如图26中所示，在第一区域R1-1的第一阻挡层146上形成第一掩模图案150。第一掩模图案150可以包括硬掩模图案。硬掩模图案可以包括氮化硅、多晶硅、SOH材料或它们的组合，但是不限于此。
参考图27和图28，如图27中所示，使用第一掩模图案150作为蚀刻掩模，通过湿法蚀刻方法来去除第二区域R2-1的第二阻挡层148。在这种情况下，可以在第二区域R2-1中在第二场子鳍104上形成包括第二半导体堆叠图案116的斑马型有源鳍141。
如图28中所示，在去除第一掩模图案150之后，形成斑马盖层132以覆盖斑马型有源鳍141。可以通过外延生长方法形成斑马盖层132。斑马盖层132可以包括硅层。接下来，去除第一区域R1-1的第一阻挡层146。在这种情况下，第一半导体堆叠图案110被暴露。
接下来，如图23和图24中所示，在第一区域R1-1中形成纳米片堆叠结构139和第一栅介电层138。在第二区域R2-1中形成第二栅介电层140以围绕斑马型有源鳍141和斑马盖层132。
随后，如图15中所示，在第一区域R1-1中，在第一栅介电层138上以及第一纳米片108之间形成第一栅电极142。在第二区域R2-1中，在第二栅介电层140上形成第二栅电极144。
图29A和图29B是根据本发明构思的示例性实施例的集成电路半导体器件5的横截面图。
例如，除了集成电路半导体器件5包括在第一纳米片108之间第一栅电极142的两个侧壁上具有栅间隔物SP1和SP2的第三多桥沟道型晶体管MBC3之外，图29A和图29B的集成电路半导体器件5与图16的集成电路半导体器件3相同。关于图29A和图29B，省略与上面参考图16给出的描述相同的描述。
在图29A的第三多桥沟道型晶体管MBC3的栅间隔物SP1中，面向第一栅电极142的一个侧壁具有笔直的形状。在图29B的第三多桥沟道型晶体管MBC3的栅间隔物SP2中，面向第一栅电极142的一个侧壁是倒圆的。栅间隔物SP1和栅间隔物SP2各自的这一个侧壁的形状可以根据制造工艺而不同地制作。
图29A和图29B的集成电路半导体器件5可以包括第二鳍型晶体管FIN2，例如斑马鳍型晶体管ZE FIN。斑马鳍型晶体管ZE FIN可以在第二纳米片114之间第二半导体图案112的两个侧壁上不包括栅间隔物。
在本发明构思的一些示例性实施例中，第三多桥沟道型晶体管MBC3可以包括N型金属氧化物半导体(NMOS)晶体管，并且第二鳍型晶体管FIN2可以是P型金属氧化物半导体(PMOS)晶体管。如上所述，集成电路半导体器件5可以通过在第一纳米片108之间第一栅电极142的两个侧壁上包括栅间隔物SP1和SP2来减小寄生电容。
图30是根据本发明构思的示例性实施例的包括集成电路半导体器件的半导体芯片200的框图。
例如，半导体芯片200可以包括逻辑区域202、静态随机存取存储器(SRAM)区域204和输入/输出区域206。逻辑区域202可以包括逻辑单元区域203。SRAM区域204可以包括SRAM单元区域205和SRAM外围电路区域208。第一晶体管210可以布置在逻辑单元区域203中，并且第二晶体管212可以布置在SRAM单元区域205中。第三晶体管214可以布置在SRAM外围电路区域208中，并且第四晶体管216可以布置在输入/输出区域206中。
半导体芯片200可以包括根据本发明构思的上述示例性实施例的集成电路半导体器件1或集成电路半导体器件3。在本发明构思的一些示例性实施例中，第一晶体管210和第二晶体管212均可以包括上述的第一多桥沟道型晶体管MBC1或第二多桥沟道型晶体管MBC2。
在本发明构思的一些示例性实施例中，第三晶体管214和第四晶体管216可以包括上述的普通鳍型晶体管FIN1(GE FIN)或斑马鳍型晶体管FIN2(ZE FIN)。
图31是根据本发明构思的示例性实施例的包括集成电路半导体器件的半导体芯片250的框图。
例如，半导体芯片250可以包括逻辑区域252。逻辑区域252可以包括逻辑单元区域254和输入/输出区域256。第一晶体管258和第二晶体管260可以布置在逻辑单元区域254中。第一晶体管258和第二晶体管260可以是不同导电类型的晶体管。第三晶体管262可以布置在输入/输出区域256中。
半导体芯片250可以包括根据本发明构思的上述示例性实施例的集成电路半导体器件1、集成电路半导体器件3或集成电路半导体器件5。在本发明构思的一些示例性实施例中，第一晶体管258和第二晶体管260均可以包括上述的第一多桥沟道型晶体管MBC1或第二多桥沟道型晶体管MBC2。在本发明构思的一些示例性实施例中，第三晶体管262可以包括上述的普通鳍型晶体管FIN1(GE FIN)或斑马鳍型晶体管FIN2(ZE FIN)。
图32是根据本发明构思的示例性实施例的包括集成电路半导体器件的电子设备300的框图。
例如，电子设备300可以包括片上系统(SOC)310。SOC 310可以包括处理器311、嵌入式存储器313和高速缓冲存储器315。处理器311可以包括一个或多个处理器核C1-Cn。处理器核C1-Cn可以处理数据和信号。处理器核C1-Cn可以包括根据本发明构思的上述示例性实施例的集成电路半导体器件1、集成电路半导体器件3或集成电路半导体器件5。
电子设备300可以通过使用所处理的数据和信号来执行其自身的功能。在示例中，处理器311可以包括应用处理器。嵌入式存储器313可以与处理器311交换第一数据DAT1。第一数据DAT1可以是由处理器核C1-Cn处理或待处理的数据。嵌入式存储器313可以管理第一数据DAT1。例如，嵌入式存储器313可以缓冲第一数据DAT1。嵌入式存储器313可以用作处理器311的缓冲存储器或工作存储器。
嵌入式存储器313可以包括SRAM。SRAM可以比动态随机存取存储器(DRAM)更快地进行操作。当SRAM嵌入在SOC 310中时，可以实现具有小尺寸并以高速进行操作的电子设备300。此外，当SRAM嵌入在SOC 310中时，可以减少电子设备300的有功功率消耗。
在示例中，SRAM可以包括根据本发明构思的上述示例性实施例的集成电路半导体器件1或集成电路半导体器件3。高速缓冲存储器315可以与处理器核C1-Cn一起安装在SOC310上。高速缓冲存储器315可以存储高速缓存数据DATe。高速缓存数据DATe可以包括处理器核C1-Cn使用的数据。高速缓冲存储器315可以具有较小的存储容量，但是可以以非常高的速度进行操作。
例如，高速缓冲存储器315可以包括SRAM，SRAM包括根据本发明构思的上述示例性实施例的集成电路半导体器件1、集成电路半导体器件3或集成电路半导体器件5。当使用高速缓冲存储器315时，可以减少处理器311访问嵌入式存储器313的次数和处理器311访问嵌入式存储器313的时间。因此，当使用高速缓冲存储器315时，可以提高电子设备300的操作速度。在图32中，为了易于理解，将高速缓冲存储器315示作与处理器311分离的组件。然而，高速缓冲存储器315可以被配置为包括在处理器311中。
图33是根据本发明构思的示例性实施例的SRAM单元的等效电路图。
例如，可以通过使用根据本发明构思的上述示例性实施例的集成电路半导体器件1、集成电路半导体器件3或集成电路半导体器件5来实现SRAM单元。例如，SRAM单元可以应用于图32中所示的嵌入式存储器313和/或高速缓冲存储器315。
SRAM单元可以包括第一上拉晶体管PU1、第一下拉晶体管PD1、第二上拉晶体管PU2、第二下拉晶体管PD2、第一存取晶体管PA1和第二存取晶体管PA2。
第一上拉晶体管PU1和第二上拉晶体管PU2可以是P型MOS晶体管，而第一下拉晶体管PD1和第二下拉晶体管PD2以及第一存取晶体管PA1和第二存取晶体管PA2可以是N型MOS晶体管。
第一上拉晶体管PU1和第一下拉晶体管PD1可以构成第一反相器。彼此连接的第一上拉晶体管Pu1和第一下拉晶体管PD1的栅电极(例如，栅极)可以对应于第一反相器的输入端子，并且第一节点N1可以对应于第一反相器的输出端子。
第二上拉晶体管PU2和第二下拉晶体管PD2可以构成第二反相器。彼此连接的第二上拉晶体管PU2和第二下拉晶体管PD2的栅电极(例如，栅极)可以对应于第二反相器的输入端子，并且第二节点N2可以对应于第二反相器的输出端子。
可以组合第一反相器和第二反相器以构成锁存结构。第一上拉晶体管PU1和第一下拉晶体管PD1的栅电极可以电连接到第二节点N2，并且第二上拉晶体管PU2和第二下拉晶体管PD2的栅极可以电连接到第一节点N1。
第一存取晶体管PA1的第一源/漏极可以连接到第一节点N1，并且第一存取晶体管PA1的第二源/漏极可以连接到第一位线BL1。第二存取晶体管PA2的第一源/漏极可以连接到第二节点N2，并且第二存取晶体管PA2的第二源/漏极可以连接到第二位线BL2。
第一存取晶体管PA1和第二存取晶体管PA2的栅电极可以电连接到字线WL。因此，可以使用根据本发明构思的上述示例性实施例的集成电路半导体器件1或集成电路半导体器件3来实现SRAM单元。
在根据本发明构思的上述示例性实施例的集成电路半导体器件中，三维晶体管的第一多桥沟道型晶体管形成在衬底的第一区域(换言之，低电压操作区域)中。三维晶体管的鳍型晶体管(例如，具有普通有源鳍的普通鳍型晶体管或具有斑马型有源鳍的斑马鳍型晶体管)形成在衬底的第二区域(换言之，高电压操作区域)中。因此，在根据本发明构思的上述示例性实施例的集成电路半导体器件中，以高电压和低电压进行操作的三维晶体管可以可靠地形成在衬底上。
尽管已参考本发明构思的示例性实施例具体示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求所阐述的本发明构思的精神和范围的情况下，可以对本发明构思的实施例进行形式和细节上的各种改变。

Claims (24)

1.一种集成电路半导体器件，包括：
衬底的第一区域中的多桥沟道型晶体管，
其中所述多桥沟道型晶体管包括：所述衬底上的纳米片堆叠结构；所述纳米片堆叠结构上的第一栅介电层；以及所述第一栅介电层上的第一栅电极；以及
所述衬底的第二区域中的鳍型晶体管，
其中所述鳍型晶体管包括：所述衬底上的有源鳍；所述有源鳍上的第二栅介电层；以及所述第二栅介电层上的第二栅电极，
其中所述纳米片堆叠结构的宽度大于所述有源鳍的宽度。
2.根据权利要求1所述的集成电路半导体器件，其中所述有源鳍包括彼此间隔开的第一有源鳍和第二有源鳍，并且所述纳米片堆叠结构的宽度大于或等于所述第一有源鳍和所述第二有源鳍的宽度之和。
3.根据权利要求1所述的集成电路半导体器件，其中所述有源鳍在第一方向上延伸，所述第一栅电极和所述第二栅电极在垂直于所述第一方向的第二方向上延伸，
其中所述第一栅电极在所述第一方向上的宽度小于所述第二栅电极在所述第一方向上的宽度。
4.根据权利要求1所述的集成电路半导体器件，其中栅间隔物形成在所述第一栅电极的第一侧壁和第二侧壁上。
5.根据权利要求1所述的集成电路半导体器件，其中所述纳米片堆叠结构在垂直于所述衬底的表面的方向上处于与所述有源鳍相同的高度。
6.根据权利要求1所述的集成电路半导体器件，其中所述有源鳍包括单个半导体层。
7.根据权利要求1所述的集成电路半导体器件，其中所述有源鳍包括多个堆叠的半导体层。
8.根据权利要求7所述的集成电路半导体器件，其中盖层覆盖所述多个堆叠的半导体层。
9.根据权利要求1所述的集成电路半导体器件，其中所述有源鳍包括与所述衬底不同的主体。
10.一种集成电路半导体器件，包括：
衬底的第一区域中的多桥沟道型晶体管，
其中所述多桥沟道型晶体管包括：在所述衬底上在第一方向上延伸的第一场子鳍；所述第一场子鳍上的纳米片堆叠结构；所述纳米片堆叠结构上的第一栅介电层；以及在所述第一栅介电层上在垂直于所述第一方向的第二方向上延伸的第一栅电极；以及
所述衬底的第二区域中的鳍型晶体管，
其中所述鳍型晶体管包括：在所述第一方向上延伸的第二场子鳍；在所述第二场子鳍上在所述第一方向上延伸的有源鳍；所述有源鳍上的第二栅介电层；以及在所述第二栅介电层上在所述第二方向上延伸的第二栅电极，
其中所述纳米片堆叠结构在所述第二方向上的宽度大于所述有源鳍在所述第二方向上的宽度。
11.根据权利要求10所述的集成电路半导体器件，其中所述有源鳍包括彼此间隔开的两个有源鳍，其中所述纳米片堆叠结构在所述第二方向上的宽度大于或等于所述两个有源鳍在所述第二方向上的宽度之和。
12.根据权利要求10所述的集成电路半导体器件，其中所述第一栅电极在所述第一方向上的宽度小于所述第二栅电极在所述第一方向上的宽度。
13.根据权利要求10所述的集成电路半导体器件，其中所述纳米片堆叠结构在垂直于所述衬底的表面的第三方向上处于与所述有源鳍相同的高度。
14.根据权利要求10所述的集成电路半导体器件，其中所述第二场子鳍包括与所述衬底相同的主体，并且所述有源鳍包括与所述第二场子鳍不同的主体。
15.根据权利要求10所述的集成电路半导体器件，其中所述纳米片堆叠结构形成在所述第一场子鳍和所述第一栅电极彼此交叉的区域中。
16.一种集成电路半导体器件，包括：
衬底的第一区域中的多桥沟道型晶体管，
其中所述多桥沟道型晶体管包括：在所述衬底上在第一方向上延伸的第一场子鳍；在所述第一场子鳍上在垂直于所述第一方向的第二方向上延伸的第一栅电极；与所述第一场子鳍和所述第一栅电极彼此交叉的区域重叠的纳米片堆叠结构；以及所述纳米片堆叠结构的纳米片与所述第一栅电极之间的第一栅介电层；以及
所述衬底的第二区域中的鳍型晶体管，
其中所述鳍型晶体管包括：在所述衬底上在所述第一方向上延伸的第二场子鳍；在所述第二场子鳍上在所述第二方向上延伸的第二栅电极；与所述第二场子鳍和所述第二栅电极彼此交叉的区域重叠的有源鳍；以及所述有源鳍与所述第二栅电极之间的第二栅介电层，
其中所述纳米片堆叠结构在所述第二方向上的宽度大于所述有源鳍在所述第二方向上的宽度。
17.根据权利要求16所述的集成电路半导体器件，其中所述第一栅电极在所述第一方向上的宽度小于所述第二栅电极在所述第一方向上的宽度，
其中栅间隔物形成在所述第一栅电极的第一侧壁和第二侧壁上。
18.根据权利要求16所述的集成电路半导体器件，其中所述纳米片堆叠结构在垂直于所述衬底的表面的第三方向上处于与所述有源鳍相同的高度。
19.根据权利要求16所述的集成电路半导体器件，其中所述第二场子鳍包括与所述衬底相同的主体，并且所述有源鳍包括与所述第二场子鳍不同的主体。
20.根据权利要求16所述的集成电路半导体器件，其中所述第一区域包括以小于一伏特进行操作的逻辑单元区域，并且所述第二区域包括以等于或大于一伏特进行操作的输入/输出区域。
21.一种集成电路半导体器件，包括：
衬底的第一区域中的第一晶体管，其中所述第一晶体管包括在第一方向上堆叠的多个纳米片；以及
所述衬底的第二区域中的第二晶体管，其中所述第二晶体管包括有源鳍，
其中所述多个纳米片中的第一纳米片在垂直于所述第一方向的第二方向上的宽度大于所述有源鳍在所述第二方向上的宽度。
22.根据权利要求21所述的集成电路半导体器件，其中所述有源鳍包括从所述衬底的表面在所述第一方向上延伸的单个半导体层。
23.根据权利要求21所述的集成电路半导体器件，其中所述有源鳍包括在所述第一方向上堆叠的多个半导体图案。
24.根据权利要求21所述的集成电路半导体器件，其中所述第一晶体管以小于1伏特的电压进行操作且所述第二晶体管以大于或等于1伏特的电压进行操作。
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